JP2021082714A - 半導体装置 - Google Patents

Abstract

【課題】半導体チップ単体を組み合わせた場合と同等の集積化が可能でありながら、その取扱いが容易なチップサイズパッケージを実現可能な半導体装置を提供する。【解決手段】複数の半導体チップ３と、複数の半導体チップ３を搭載した第１共通電極１と、第１共通電極１に対向するプリント基板５と、プリント基板５に対向する第２共通電極９と、複数の半導体チップ３及びプリント基板５を封止し、且つ第２共通電極９及び第１共通電極１を露出する封止部材と、プリント基板５に挿入され、複数の半導体チップ３の制御電極に一端が接続され、第２共通電極９から他端が離間する複数の制御ピン６と、プリント基板５に挿入され、複数の半導体チップ３の主電極に一端が接続され、第２共通電極９に他端が接続された複数の主電流ピン７と、プリント基板５に挿入され、一端が複数の制御ピン６に電気的に接続され、他端が封止部材から露出する外部接続ピン８とを備える。【選択図】図６

Description

本発明は、パワー半導体素子等を搭載する半導体装置（半導体モジュール）に関する。

従来の一般的な半導体モジュールは、セラミクス絶縁基板の片面に半導体チップが搭載され、内部では、ワイヤボンディングやリボンボンディング、リードフレーム接続で配線される（特許文献１の図１５参照）。セラミクス絶縁基板は、熱拡散機能を持つ金属ベースに搭載され、主に樹脂のケースで覆われ、ケースの内部はゲルを満たすことで、絶縁性を向上させている。特許文献１の図１５では、模式的に１個の半導体チップを記載しているが、複数の半導体チップを並列に搭載することもある。また、特許文献１の図１５では、１回路分だけ記載しているが、必要に応じて、２回路分の半導体素子が入ったいわゆる２ｉｎ１構成や、６回路分の半導体素子が入った６ｉｎ１構成等になることもある。

一方、特許文献１の図１５に記載の半導体装置に搭載される半導体チップを構成する半導体の中で、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）等のワイドバンドギャップ半導体は、シリコン（Ｓｉ）に比べて、高速動作、低損失、高耐熱等の特徴がある。しかし、ワイドバンドギャップ半導体は、結晶欠陥の多さからチップを大型化すると歩留まりが低下してコストが増大するため、一般的に小型である。そのため、ワイドバンドギャップ半導体は、接続用パッドも小さく、リボンボンディングやリードフレームはおろか、太いワイヤボンディングも難しいため、スイッチングできる電流（定格電流）に見合わない細いワイヤを使う必要がある。

製造コストを度返しして、ワイドバンドギャップ半導体のチップを大型化し、パッドサイズを確保して、リボンボンディングやリードフレーム接続する場合もある。しかし、接続面積が大きくなったところに、高耐熱の特徴を活かして広い温度域でパワーサイクルやヒートサイクルをかけると、チップと配線材料の熱膨張差が大きくなって、チップ電極部やはんだ等の接続部にクラックが入り易くなる。そのため、チップを大型化しても、Ｓｉより広い温度域、即ち高温で使うことができず、やはり本来の性能を活かし難い場合がある。そこで、特許文献１に見られるような小型チップを多数集約し、微細なピンを半導体チップのパッドに接続する例もある。

特許文献１には、複数のパワー半導体チップが実装された複数の導電パターン部材と、導電パターン部材との対向面にパワー半導体チップ及び導電パターン部材にそれぞれ接続する複数の棒状導電接続部材を配置したプリント基板とを備える半導体装置が記載されている。特許文献２には、絶縁基板と、絶縁基板に固着された金属ブロックと、金属ブロックに固着された、ワイドバンドギャップ半導体を用いた複数の半導体素子と、半導体素子に固着された複数のインプラントピンと、インプラントピンに固着され、半導体素子に対向して配置されたプリント基板と、半導体素子とプリント基板の間に配置された封止材とを備える半導体装置が記載されている。また、特許文献３には複数の半導体素子の第１の主電極に第１の共通主電源板を電気的に接続し、第２の主電極に第２の共通主電源板を電気的に接続し、複数の半導体素子を圧接した状態で収納している圧接型半導体装置が記載されている。特許文献４には、半導体素子の複数を並列に接続し、半導体素子の出力電極の複数を互いに接続した出力電極接続体と、半導体素子の共通電極の複数を互いに接続した共通電極接続体とを備える半導体集積回路が記載されている。特許文献５には、半導体装置の第１及び第２主回路電極にそれぞれ接続された第１及び第２電極導体を備え、半導体装置が複数個の半導体素子を組み合わせた状態になっている平形半導体装置が記載されている。非特許文献１には、セラミック基板に厚銅板を貼り合わせた放熱基板にパワーチップを搭載し、パワーチップを銅ピンでパワー基板に接続したパワーモジュールが記載されている。

国際公開第２０１４／０６１２１１号 特開２０１２−１９１０１０号公報 特開２００１−２９８１５２号公報 特開平６−３４９８４５号公報 特開平１−１２２１４６号公報

梨子田典弘，日向裕一朗，堀尾真史著，「Ａｌｌ−ＳｉＣモジュール技術」，富士電機技報，２０１２年，ｖｏｌ．８５，ｎｏ．６，ｐ．４０３−４０７

特許文献１の図１５の構成は、半導体モジュールメーカ側で必要な容量且つ回路構成になるように半導体チップを組み合わせ、ワイヤボンディング等の接続を行って、パッケージの外に端子を出しておくことで、ユーザは、微細な半導体チップ自体を取り扱う必要が無く、パッケージの端子にバスバー等の配線を機械的に取り付けるだけでよい。しかし、特許文献１の図１５に記載の半導体装置は汎用的に作られるため、半導体チップ自体の大きさに比べて圧倒的に体積が大きく、内部配線が長くなる。

これに対し、昨今のワイドバンドギャップ半導体の登場とその特性を生かす高速スイッチング化に対応するために、低インダクタンス化を目指して、配線の短縮が求められている。更に、電気自動車等の普及に伴い、インバータ等の装置の小型化要求の流れがある。そのため、汎用の半導体モジュールを使わず、ワイドバンドギャップ半導体専用モジュールを組む事例が増えているが、更に進んで、半導体チップそのものとコンデンサ等の一般電子回路部品、ひいては冷却フィンまで一体化することで、ユーザ側で高密度実装し、装置全体で配線の短縮と小型化を図る流れとなっている。

しかし、前述のように、ワイドバンドギャップ半導体を用いた半導体チップのような小型のチップは、接続用パッドが小さく、一般的なＳｉチップで専用モジュールを組むユーザや、電子部品を組み立てる一般のユーザによって、自由に配線を行いにくいという課題がある。

上記課題に鑑み、本発明は、半導体チップ単体を組み合わせた場合と同等の集積化が可能でありながら、その取扱いが容易なチップサイズパッケージを実現可能な半導体装置を提供することを目的とする。

本発明の一態様は、（ａ）第１主電極と、第２主電極及び制御電極とを互いに対向する主面にそれぞれ有する複数の半導体チップと、（ｂ）複数の半導体チップのそれぞれの第１主電極を一方の主面に搭載した第１共通電極と、（ｃ）第１共通電極の一方の主面に対向する一方の主面を有するプリント基板と、（ｄ）プリント基板の他方の主面に対向する一方の主面を有する第２共通電極と、（ｅ）複数の半導体チップ及びプリント基板を封止し、且つ第２共通電極の他方の主面、及び第１共通電極の他方の主面を露出する封止部材と、（ｆ）プリント基板に挿入され、複数の半導体チップのそれぞれの制御電極に一端が接続され、第２共通電極から他端が離間する複数の制御ピンと、（ｇ）プリント基板に挿入され、複数の半導体チップのそれぞれの第２主電極に一端が接続され、第２共通電極に他端が接続された複数の主電流ピンと、（ｈ）プリント基板に挿入され、前記プリント基板を介して一端が前記複数の制御ピンに電気的に接続され、前記封止部材から他端が露出する外部接続ピンとを備える半導体装置であることを要旨とする。

本発明によれば、半導体チップ単体を組み合わせた場合と同等の集積化が可能でありながら、その取扱いが容易なチップサイズパッケージを実現可能な半導体装置を提供することができる。

本発明の実施形態に係る半導体装置の斜視図である。 本発明の実施形態に係る半導体装置の他の斜視図である。 本発明の実施形態に係る半導体装置の内部構造の斜視図である。 本発明の実施形態に係る半導体装置の内部構造の分解斜視図である。 本発明の実施形態に係る半導体装置の内部構造の他の分解斜視図である。 本発明の実施形態に係る半導体装置の側面図である。 本発明の実施形態に係る半導体装置の第１共通電極及び半導体チップの平面図である。 本発明の実施形態に係る半導体装置のプリント基板の配線層を省略した平面図である。 本発明の実施形態に係る半導体装置のプリント基板の平面図である。 本発明の実施形態に係る半導体装置の第２共通電極の平面図である。 本発明の実施形態に係る半導体装置の適用例の側面図である。 第１比較例に係る半導体装置の断面図である。 第２比較例に係る半導体装置の断面図である。 本発明の実施形態の第１変形例に係る半導体装置の側面図である。 本発明の実施形態の第２変形例に係る半導体装置の側面図である。 本発明の実施形態の第３変形例に係る半導体装置の第２共通電極の平面図である。 図１６のＡ−Ａ方向から見た断面図である。

以下において、図面を参照して実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、本明細書において、半導体チップ（半導体素子）の「第１主電極」とは、半導体チップが電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）の場合には、ソース電極又はドレイン電極のいずれか一方となる、主電流が流入若しくは流出する電極を意味する。半導体チップの「第１主電極」とは、半導体チップに主電流が流入若しくは流出する電極を意味する。例えば、半導体チップが絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の場合には、「第１主電極」はエミッタ電極又はコレクタ電極のいずれか一方となる電極に対応する。半導体チップが静電誘導（ＳＩ）サイリスタやゲートターンオフ（ＧＴＯ）サイリスタの場合には、「第１主電極」はアノード電極又はカソード電極のいずれか一方となる電極を意味する。また、半導体チップの「第２主電極」とは、半導体チップがＦＥＴやＳＩＴであれば、上記第１主電極とはならないソース電極又はドレイン電極のいずれか一方となる電極を意味する。ＩＧＢＴにおいては、「第２主電極」は上記第１主電極とはならないエミッタ電極又はコレクタ電極のいずれか一方となる電極を意味する。ＳＩサイリスタやＧＴＯサイリスタにおいては、「第２主電極」は上記第１主電極とはならないアノード電極又はカソード電極のいずれか一方となる電極を意味する。このように、半導体チップの「第１主電極」がソース電極であれば、「第２主電極」はドレイン電極を意味する。半導体チップの「第１主電極」がエミッタ電極であれば、「第２主電極」はコレクタ電極を意味する。半導体チップの「第１主電極」がアノード電極であれば、「第２主電極」はカソード電極を意味する。ＭＩＳＦＥＴ等で対称構造の半導体チップとなる場合は、バイアス関係を交換すれば「第１主電極」の機能と「第２主電極」の機能を交換可能な場合もある。

＜半導体装置の構成＞
本発明の実施形態に係る半導体装置（半導体モジュール）は、図１に示すように、全体が封止部材１０で覆われた略直方体形状を有する。本発明の実施形態に係る半導体装置の略直方体形状の同一の面において、封止部材１０から第２共通電極９及び外部接続ピン８が露出している。以下においては、本発明の実施形態に係る半導体装置の第２共通電極９及び外部接続ピン８が露出する面の法線方向をＺ軸方向とし、第２共通電極９及び外部接続ピン８が露出する面に連続し、且つ直交する面の法線方向をＸ軸方向とし、Ｘ軸方向及びＺ軸方向に直交する方向をＹ軸方向と定義する。

図２に示すように、本発明の実施形態に係る半導体装置の略直方体形状の第２共通電極９及び外部接続ピン８が露出する面に対向する面において、封止部材１０から第１共通電極１が露出している。

図３は、図１に示した本発明の実施形態に係る半導体装置の封止部材１０の図示を省略し、封止部材１０の外形のみを破線で示した場合の内部構造の斜視図である。図３に示した本発明の実施形態に係る半導体装置の内部構造を、第２共通電極９側から見た分解斜視図を図４に示し、第１共通電極１側から見た分解斜視図を図５に示す。

図４及び図５に示すように、第１共通電極１の一方の主面（素子搭載面）には、複数の接合材２を介して、複数の半導体チップ（半導体素子）３の一方の主面（非素子面）の第１主電極３３が接合されている。接合材２の材料としては、例えばはんだや、銀（Ａｇ）や銅（Ｃｕ）系の焼結材が使用可能である。複数の半導体チップ３の他方の主面（素子面）には、プリント基板５の一方の主面（素子対向面）が対向するように配置されている。

プリント基板５には、複数の制御ピン６、複数の主電流ピン７及び外部接続ピン８が挿入され、インプラント基板１１を構成している。複数の制御ピン６及び複数の主電流ピン７の一端が、複数の接合材４を介して、複数の半導体チップ３の他方の主面（素子面）の制御電極３１及び第２主電極３２にそれぞれ接続されている。接合材４の材料としては、例えばはんだや、銀（Ａｇ）や銅（Ｃｕ）系の焼結材が使用可能である。プリント基板５の他方の主面（非素子対向面）には、第２共通電極９の一方の主面（素子対向面）が配置されている。

次に、本発明の実施形態に係る半導体装置のより詳細な構成を説明する。本発明の実施形態に係る半導体装置は、図６及び図７に示すように、複数の半導体チップ３ａ，３ｂ，３ｃ，３ｄと、複数の半導体チップ３ａ〜３ｄを接合材２ａ，２ｂ等を介して搭載した第１共通電極１を備える。接合材２ａ，２ｂは、図４及び図５に示した接合材２に含まれる。複数の半導体チップ３ａ〜３ｄは、図４及び図５に示した複数の半導体チップ３に対応する。

半導体チップ３ａ〜３ｄとしては、例えばＩＧＢＴ、ＭＯＳトランジスタ、ＳＩサイリスタ、ＧＴＯサイリスタ等が採用可能であるが、ここでは半導体チップ３ａ〜３ｄがＩＧＢＴの場合を例示する。半導体チップ３ａ〜３ｄは、例えば、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）等のワイドバンドギャップ半導体基板で構成してもよく、シリコン（Ｓｉ）基板で構成してもよい。

図７に示すように、半導体チップ３ａ〜３ｄのそれぞれは、一方の主面（非素子面）に対向する他方の主面（素子面）側に制御電極（ゲート電極）３１ａ，３１ｂ，３１ｃ，３１ｄ及び第２主電極（エミッタ電極）３２ａ，３２ｂ，３２ｃ，３２ｄを有する。図７では図示を省略するが、半導体チップ３ａ〜３ｄのそれぞれは、一方の主面（非素子面）側に第１主電極（コレクタ電極）を有する。

半導体チップ３ａ〜３ｄのそれぞれの制御電極３１ａ〜３１ｄは、制御電極３１ａ〜３１ｄに印加される所定の制御信号に応じて、半導体チップ３ａ〜３ｄのそれぞれの第２主電極３２ａ〜３２ｄと第１主電極の間を流れる主電流を制御する。

図７に示すように、半導体チップ３ａ〜３ｄのそれぞれの制御電極３１ａ〜３１ｄ同士が近接するように、半導体チップ３ａ〜３ｄが配置されている。Ｙ軸方向において、半導体チップ３ａ，３ｂの制御電極３１ａ，３１ｂを対向させて、半導体チップ３ａ，３ｂが隣接して配置されている。また、半導体チップ３ｃ，３ｄの制御電極３１ｃ，３１ｄを対向させて、半導体チップ３ｃ，３ｄが隣接して配置されている。Ｘ軸方向において、半導体チップ３ａ，３ｃが同じ向きで隣接して配置されている。また、半導体チップ３ｂ，３ｄが同じ向きで隣接して配置されている。

なお、半導体チップ３ａ〜３ｄの配置位置は図７に示した配置位置に限定されない。また、図７では４つの半導体チップ３ａ〜３ｄを例示したが、半導体チップの個数は限定されない。例えば、３つ以下の半導体チップを有していてもよく、５個以上の半導体チップを有していてもよい。

半導体チップ３ａ〜３ｄのそれぞれの一方の主面（非素子面）側の第１主電極（コレクタ電極）は、接合材２ａ，２ｄ等を介して第１共通電極１の一方の主面（素子搭載面）に搭載されている。第１共通電極１は、板状の導電部材で構成されている。第１共通電極１の材料としては、例えば銅（Ｃｕ）等の金属が使用可能である。図７に示すように、第１共通電極１は、例えば略矩形の平面パターンを有する。図２及び図６に示すように、第１共通電極１の他方の主面（非素子搭載面）は、封止部材１０から露出して、半導体チップ３ａ〜３ｄの第１主電極（コレクタ電極）に共通の電極パッドを構成する。

図６に示すように、プリント基板５は、絶縁層５１と、絶縁層５１の一方の主面（素子対向面）に配置された配線層（５３ａ，５３ｂ）と、絶縁層５１の他方の主面（非素子対向面）に配置された配線層（５２ａ，５２ｂ）とを備える。絶縁層５１は、例えばアルミナ（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ_３Ｎ_４）等を主成分としたセラミクスや樹脂等の絶縁材料で構成できる。絶縁層５１は、ガラス繊維とエポキシ樹脂との組み合わせ等からなる樹脂基板であってよい。配線層（５２ａ，５２ｂ）及び配線層（５３ａ，５３ｂ）は、Ｃｕ板やＡｌ板の貼り合わせでもよく、Ｃｕやニッケル（Ｎｉ）、錫（Ｓｎ）等のめっきが施されていてもよい。

図８は、絶縁層５１の一方の主面（素子対向面）側の配線層（５２ａ，５２ｂ）を省略したプリント基板５の平面図である。図８において破線で模式的に示すように、配線層（５３ａ，５３ｂ）は、制御配線領域５３ａと、制御配線領域５３ａから離間した主配線領域５３ｂとを有する。制御配線領域５３ａは、略矩形の平面パターンを有する。主配線領域５３ｂは、制御配線領域５３ａの周囲を囲むＵ字状の平面パターンを有する。

図９は、プリント基板５の配線層（５２ａ，５２ｂ）側から見た平面図である。図９に示すように、配線層（５２ａ，５２ｂ）は、制御配線領域５２ａと、制御配線領域５２ａから離間した主配線領域５２ｂとを有する。制御配線領域５２ａは、制御配線領域５３ａと同様の略矩形の平面パターンを有し、制御配線領域５３ａに対向するように配置されている。主配線領域５２ｂは、主配線領域５３ｂと同様のＵ字状の平面パターンを有し、主配線領域５３ｂに対向するように配置されている。

図６、図８及び図９に示すように、プリント基板５には、絶縁層５１、配線層（５３ａ，５３ｂ）及び配線層（５２ａ，５２ｂ）を貫通する複数の貫通孔（スルーホール）が設けられている。プリント基板５の複数の貫通孔のそれぞれには、複数の主電流ピン７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ、複数の制御ピン６ａ，６ｂ，６ｃ，６ｄ及び外部接続ピン８がそれぞれ挿入され、プリント基板５に接合されている。複数の主電流ピン７ａ〜７ｈは、図４及び図５に示した複数の主電流ピン７に対応する。複数の制御ピン６ａ〜６ｄは、図４及び図５に示した複数の制御ピン６に対応する。

図６、図８及び図９に示した主電流ピン７ａ〜７ｈは、Ｚ軸方向に延伸するように配置されている。主電流ピン７ａ〜７ｈのそれぞれの一端は２本ずつ、接合材４ａ，４ｄ等を介して、図７に示した半導体チップ３ａ〜３ｄのそれぞれの第２主電極３２ａ〜３２ｄにそれぞれ接続されている。なお、第２主電極３２ａ〜３２ｄの１つ当たりに接続される主電流ピンの数は特に限定されない。主電流ピン７ａ〜７ｈのそれぞれは、プリント基板５の主配線領域５２ｂ，５３ｂに電気的に接続されており、主配線領域５２ｂ，５３ｂは互いに同電位となる。主電流ピン７ａ〜７ｈのそれぞれの他端は、図６に示した第２共通電極９の一方の主面（素子対向面）に接続されている。

主電流ピン７ａ〜７ｈの材料としては、銅（Ｃｕ）やアルミニウム（Ａｌ）等の導電性材料が使用可能である。主電流ピン７ａ〜７ｈの形状は、ここでは円柱状（棒状）の場合を例示するが、角柱状、板状、ブロック状等の他の形状であってもよい。

図６、図８及び図９に示した制御ピン６ａ〜６ｄは、Ｚ軸方向に延伸するように配置されている。制御ピン６ａ〜６ｄのそれぞれの一端は、接合材４ｂ，４ｃ等を介して、図７に示した半導体チップ３ａ〜３ｄのそれぞれの制御電極３１ａ〜３１ｄにそれぞれ接続されている。制御ピン６ａ〜６ｄのそれぞれは、プリント基板５の制御配線領域５２ａ，５３ａに電気的に接続されており、制御配線領域５２ａ，５３ａは互いに同電位となる。制御ピン６ａ〜６ｄのそれぞれの他端は、図６に示した第２共通電極９の一方の主面（素子対向面）から離間する。

制御ピン６ａ〜６ｄの材料としては、銅（Ｃｕ）やアルミニウム（Ａｌ）等の導電性材料が使用可能である。制御ピン６ａ〜６ｄの形状は、ここでは円柱状（棒状）の場合を例示するが、角柱状、板状、ブロック状等の他の形状であってもよい。

制御ピン６ａ〜６ｄは、例えば、主電流ピン７ａ〜７ｈと同一の太さ（直径）を有する。制御ピン６ａ〜６ｄは、主電流ピン７ａ〜７ｈよりも太くてもよく、主電流ピン７ａ〜７ｈよりも細くてもよい。ここでは、制御ピン６ａ〜６ｄと第２共通電極９の一方の主面（素子対向面）との接触を防止するため、制御ピン６ａ〜６ｄの長さは、主電流ピン７ａ〜７ｈの長さよりも短い場合を例示している。

図６、図８及び図９に示した外部接続ピン８は、Ｚ軸方向に延伸するように配置されている。外部接続ピン８の半導体チップ３ａ〜３ｄ側の一端は、半導体チップ３ａ〜３ｄから離間する。外部接続ピン８は、制御配線領域５２ａ，５３ａに電気的に接続されている。即ち、外部接続ピン８は、制御配線領域５２ａ，５３ａ及び制御ピン６ａ〜６ｄを介して、半導体チップ３ａ〜３ｄのそれぞれの制御電極３１ａ〜３１ｄに電気的に接続されている。

外部接続ピン８の他端は、封止部材１０から露出して、半導体チップ３ａ〜３ｄのそれぞれの制御電極３１ａ〜３１ｄの共通の電極パッドを構成している。外部接続ピン８の他端は、第２共通電極９の他方の主面（非素子対向面）と面一に配置されている。なお、外部接続ピン８は、第２共通電極９の他方の主面（非素子対向面）よりも突出していてもよい。

外部接続ピン８の材料としては、銅（Ｃｕ）やアルミニウム（Ａｌ）等の導電性材料が使用可能である。外部接続ピン８の形状は、ここでは円柱状（棒状）の場合を例示するが、角柱状、板状、ブロック状等の他の形状であってもよい。

例えば、外部接続ピン８の封止部材１０から露出した一端にワイヤボンディングやリボンボンディングが可能なように、外部接続ピン８は、制御ピン６ａ〜６ｄ及び主電流ピン７ａ〜７ｈのそれぞれよりも太いことが好ましい。なお、外部接続ピン８は、制御ピン６ａ〜６ｄ又は主電流ピン７ａ〜７ｈと同じ太さであってもよく、制御ピン６ａ〜６ｄ又は主電流ピン７ａ〜７ｈよりも細くてもよい。

なお、プリント基板５は、配線層（５３ａ，５３ｂ）及び配線層（５２ａ，５２ｂ）のいずれか一方のみを有していてもよい。例えば、プリント基板５は、絶縁層５１及び配線層（５３ａ，５３ｂ）のみで構成されていてもよく、絶縁層５１及び配線層（５２ａ，５２ｂ）のみで構成されていてもよい。また、配線層（５３ａ，５３ｂ）は、制御ピン６ａ〜６ｄ及び外部接続ピン８に電気的に接続される制御配線領域５３ａのみで構成されていてもよい。同様に、配線層（５２ａ，５２ｂ）は、制御ピン６ａ〜６ｄ及び外部接続ピン８に電気的に接続される制御配線領域５２ａのみで構成されていてもよい。

図６及び図１０に示すように、プリント基板５の他方の主面（非素子対向面）に対向するように第２共通電極９の一方の主面（素子対向面）が配置されている。第２共通電極９は、板状の導電部材で構成されている。第２共通電極９の材料としては、例えば銅（Ｃｕ）等の金属が使用可能である。第１共通電極１及び第２共通電極９は、互いに同一材料で構成されていてよく、互いに異なる材料で構成されていてもよい。

図１０に破線で模式的に示すように、第２共通電極９の一方の主面（素子対向面）には、複数の溝部（凹部）９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ，９ｇ，９ｈが設けられている。複数の溝部９ａ〜９ｈには、図６、図８及び図９に示した主電流ピン７ａ〜７ｈのそれぞれの他端が圧入されて接合されている。なお、複数の溝部９ａ〜９ｈは必ずしも設けられなくてもよく、第２共通電極９の一方の主面（素子対向面）に接合材を介して主電流ピン７ａ〜７ｈのそれぞれの他端が接合されていてもよい。

第２共通電極９は、主電流ピン７ａ〜７ｈを介して、半導体チップ３ａ〜３ｄのそれぞれの第２主電極３２ａ〜３２ｄに電気的に接続されている。図１及び図６に示すように、第２共通電極９の他方の主面（非素子対向面）は、封止部材１０から露出し、半導体チップ３ａ〜３ｄのそれぞれの第２主電極３２ａ〜３２ｄに共通の電極パッドを構成している。

図１０に示すように、第２共通電極９の平面パターンには切り欠き部（凹部）９ｘが設けられている。図６に示した外部接続ピン８は、Ｚ軸方向において切り欠き部９ｘを通過し、第２共通電極９から離間するように配置されている。なお、第２共通電極９の平面パターンに切り欠き部９ｘは必ずしも設けられなくてもよく、外部接続ピン８が第２共通電極９から離間するような形状や位置関係であればよい。

図１、図２及び図６に示すように、封止部材１０は略直方体形状を有する。封止部材１０は、第１共通電極１、半導体チップ３ａ〜３ｄ、プリント基板５及び第２共通電極９の周囲を囲むように配置され、半導体チップ３ａ〜３ｄ及びプリント基板５を少なくとも封止する。封止部材１０は、第２共通電極９の他方の主面（非素子対向面）、外部接続ピン８の他端、及び第１共通電極１の他方の主面（非素子搭載面）を露出する。

図１及び図２に示すように封止部材１０の略直方体形状の角部の一部は面取りされ、面取り部１０ａ〜１０ｄが設けられている。なお、封止部材１０に面取り部１０ａ〜１０ｄは必ずしも設けられなくてもよく、或いは封止部材１０の略直方体形状の他の角部が面取りされていてもよい。

封止部材１０としては、例えば耐熱性が高く硬質な熱硬化性樹脂等の樹脂材料が使用可能であり、具体的にはエポキシ樹脂、マレイミド樹脂、シアネート樹脂等が使用可能である。封止部材１０の硬化温度から常温までの平均線膨張係数が、半導体チップ３ａ〜３ｄの半導体材料の平均線膨張係数と、第１共通電極１及び第２共通電極９の平均線膨張係数との間となるように、封止部材１０、半導体チップ３ａ〜３ｄ、第１共通電極１及び第２共通電極９の材料をそれぞれ選択することが好ましい。これにより、封止部材１０の剥離や接合材２,４のひずみ等を抑制することができる。

＜半導体装置の組立方法＞
次に、図４及び図５を参照して、本発明の実施形態に係る半導体装置の組立方法の一例を説明する。まず、第１共通電極１の一方の主面（素子搭載面）に、接合材２を介して、複数の半導体チップ３の一方の主面（非素子面）の第１主電極３３を搭載する。

一方、複数の制御ピン６、複数の主電流ピン７及び外部接続ピン８がプリント基板５に挿入されたインプラント基板１１を用意する。そして、インプラント基板１１の複数の主電流ピン７の一端を、第２共通電極９の一方の主面（素子対向面）に設けられた複数の溝部にそれぞれ圧入することにより、第２共通電極９とインプラント基板１１との接合体を形成する。

次に、複数の半導体チップ３のそれぞれの他方の主面（素子面）の制御電極３１及び第２主電極３２に接合材４を搭載する。そして、第２共通電極９とインプラント基板１１との接合体の複数の制御ピン６及び複数の主電流ピン７の一端を、接合材４を介して、複数の半導体チップ３のそれぞれの他方の主面（素子面）の制御電極３１及び第２主電極３２に接合材４にそれぞれ搭載する。その後、必要に応じて加圧や加熱を行うことにより、全体を接合する。

上記接合後の構造体を金型にセットし、ボイドが入らないように樹脂でモールドする。その後、必要に応じてレーザや機械的研磨装置等により、第１共通電極１の他方の主面（非素子搭載面）側と、第２共通電極９の他方の主面（非素子対向面）側の樹脂を研磨して、封止部材１０を成形すると共に、第１共通電極１の他方の主面（非素子搭載面）、外部接続ピン８及び第２共通電極９の他方の主面（非素子対向面）を封止部材１０から露出させ、それぞれ電極パッドとする。この結果、本発明の実施形態に係る半導体装置が完成する。

＜適用例＞
次に、本発明の実施形態に係る半導体装置１００の適用例を図１１に示す。本発明の実施形態に係る半導体装置１００の第１共通電極１が、接合材２４を介して絶縁回路基板２０に接合されている。本発明の実施形態に係る半導体装置１００の第２共通電極９は、接合材２５を介してリードフレーム２６に接続されている。絶縁回路基板２０には、本発明の実施形態に係る半導体装置１００と同様の構成の半導体装置を複数搭載してもよい。

絶縁回路基板２０は、例えば直接銅接合（ＤＣＢ）基板や活性ろう付け（ＡＭＤ）基板等であってもよい。絶縁回路基板２０は、絶縁基板２１と、絶縁基板２１の一方の主面に配置された配線層２２と、絶縁基板２１の他方の主面に配置された配線層２３とを備える。絶縁基板２１は、例えば酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ_３Ｎ_４）等からなるセラミクス基板で構成できる。配線層２３及び配線層２２の材料としては、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等の導体箔が使用可能である。

なお、図１１に示した本発明の実施形態に係る半導体装置１００に、リードフレーム２６及び絶縁回路基板２０を含めた全体を、本発明の実施形態に係る半導体装置としてもよい。

＜比較例＞
次に、第１及び第２比較例に係る半導体装置を説明する。第１比較例に係る半導体装置では、図１２に示すように、絶縁回路基板１０２の一方の主面に接合材１０８を介して１又は複数の半導体チップ１０３が搭載されている。絶縁回路基板１０２の他方の主面は、熱拡散機能を有する金属ベース１０１に搭載されている。絶縁回路基板１０２及び半導体チップ１０３の周囲は樹脂ケース１０４で覆われている。樹脂ケース１０４の内側にはシリコンゲル１０７が充填され、絶縁性を向上させている。半導体チップ１０３及び絶縁回路基板１０２は、ボンディングワイヤ１１０，１１１やボンディングリボンを介して、樹脂ケース１０４から突出する外部接続端子１０５，１０６に電気的に接続されている。

第２比較例に係る半導体装置は、図１３に示すように、半導体チップ１０３が接合材１１２を介してリードフレーム１１３で接続されている点が、図１２に示した第１比較例に係る半導体装置と異なる。

図１２及び図１３に示した第１及び第２比較例に係る半導体装置では、半導体モジュールメーカ側で必要な容量且つ回路構成になるように半導体チップ１０３を組み合わせ、ワイヤボンディング等の接続を行って、外部接続端子１０５，１０６を外側に出しておく。このため、ユーザは、微細な半導体チップ１０３自体を取り扱う必要が無く、外部接続端子１０５，１０６にバスバー等の配線を機械的に取り付けるだけでよい。しかし、図１２及び図１３に示した図１２及び図１３に示した第１及び第２比較例に係る半導体装置は、汎用的に作られるため、半導体チップ１０３自体の大きさに比べて圧倒的に体積が大きく、ボンディングワイヤ１１０，１１１等の内部配線が長くなる。

＜効果＞
これに対して、本発明の実施形態に係る半導体装置によれば、複数の半導体チップ３ａ〜３ｄと同等サイズのままで、複数の半導体チップ３ａ〜３ｄを集積することが可能となる。このため、ＳｉＣ、Ｇａｎ、Ｇａ_２Ｏ_３等のワイドバンドギャップ半導体を用いた半導体チップのような小型チップを複数並列に集積して定格を拡大できるため、同定格の大型チップを作る場合に比べ、歩留まりの面で圧倒的に低コストを実現することができる。

更に、第１共通電極１、第２共通電極９及び外部接続ピン８のそれぞれが構成する電極パッドは、複数の半導体チップ３ａ〜３ｄのそれぞれの制御電極、第１主電極及び第２主電極よりもパッドサイズが大きい。このため、ワイドバンドギャップ半導体を用いた半導体チップのような小型チップに対しても、太線のワイヤボンディングやリボンボンディング、リードフレーム接続等、種々の大電流向けの接続方法を採用可能となる。したがって、本発明の実施形態に係る半導体装置を用いてモジュールを組み立てる一般のユーザにとって、配線の自由度が向上し、取り扱いが容易となる。

更に、複数の半導体チップ３ａ〜３ｄと制御ピン３１ａ〜３１ｄ及び主電流ピン４ａ〜４ｈとの接続部周りが封止部材１０によりモールドされることで、機械的信頼性が向上する。例えば、ワイドバンドギャップ半導体を用いた半導体チップのような小型チップでは素子面の接合面積が小さく、接合部の熱応力が小さくなる。よって、封止樹脂１０による封止で接合部を機械的に抑えることができる。制御ピン６ａ〜６ｄ及び主電流ピン７ａ〜７ｈは小型なので、樹脂剥離は起こりにくく、剥離したとしても素子面への影響は少ない。このため、ユーザが組み立てるモジュールがゲル封止である場合でも、半導体チップ３ａ〜３ｄ周りのヒートサイクル耐量、パワーサイクル耐量を向上させることができる。

更に、半導体チップ３ａ〜３ｄが電極パッドを構成する第２共通電極９から離間しており、且つ封止部材１０によりモールドされていることから、図１１に示すようなユーザ側のリードフレーム２６等の外部配線を接続する際においても、直接的な応力が半導体チップ３ａ〜３ｄにかかりにくくなる。

更に、低線膨張係数の半導体を用いた半導体チップ３ａ〜３ｄの制御電極及び第２主電極を電極パッドとする代わりに、第２共通電極９を電極パッドとすることにより、これに外部の金属配線を接続しても、線膨張係数差が少なく、温度変化に対して接続部にクラックが入り難い。例えば、ユーザ側の配線材料が、第２共通電極９と同じ材料（例えばＣｕ）であれば、半導体チップ３ａ〜３ｄの制御電極及び第２主電極に直接ユーザ側の配線を接続した場合に比べて、熱応力を低減でき、長寿命化を図ることができる。したがって、小型で低損失、長寿命の半導体装置を安価に実現可能となる。

＜第１変形例＞
本発明の実施形態の第１変形例に係る半導体装置は、図１４に示すように、制御ピン６ａ，６ｂ及び主電流ピン７ａ，７ｃの一端が先細り形状を有する点が、図６に示した本発明の実施形態に係る半導体装置の構成と異なる。半導体チップ３ａ，３ｂが小型化するほど、半導体チップ３ａ，３ｂの制御電極及び第２主電極が小さくなるので、半導体チップ３ａ，３ｂの制御電極及び第２主電極と制御ピン６ａ，６ｂ及び主電流ピン７ａ，７ｃの一端との接続が困難となる。

本発明の実施形態の第１変形例に係る半導体装置によれば、半導体チップ３ａ，３ｂが小型化した場合でも、制御ピン６ａ，６ｂ及び主電流ピン７ａ，７ｃの一端を先細らせることにより、制御ピン６ａ，６ｂ及び主電流ピン７ａ，７ｃの一端を接合材４ａ〜４ｄを介して半導体チップ３ａ，３ｂの制御電極及び第２主電極に容易に接続することができる。

＜第２変形例＞
本発明の実施形態の第２変形例に係る半導体装置は、図１５に示すように、第１共通電極１及び第２共通電極９が横方向（Ｙ軸方向）に拡張している点が、図６に示した本発明の実施形態に係る半導体装置の構成と異なる。

封止部材１０は、第１共通電極１及び第２共通電極９の間にのみ配置されている。第１共通電極１及び第２共通電極９のそれぞれの側面の一部が封止部材１０から露出する。第１共通電極１の一方の主面（素子搭載面）には溝部１ａ，１ｂが設けられ、封止部材１０が充填されている。第２共通電極９の一方の主面（素子対向面）には、溝部９ｉ，９ｊが設けられ、封止部材１０が充填されている。第１共通電極１が溝部１ａ，１ｂを有し、且つ第２共通電極９が溝部９ｉ，９ｊを有することにより、第１共通電極１及び第２共通電極９と封止部材１０との剥離を抑制することができる。

本発明の実施形態の第２変形例に係る半導体装置によれば、第１共通電極１及び第２共通電極９を横方向に拡張することにより、第１共通電極１及び第２共通電極９が封止部材１０から露出する面積が大きくなるため、放熱性を向上させることができる。なお、第１共通電極１及び第２共通電極９の両方ではなく、第１共通電極１及び第２共通電極９のいずれが１つのみを横方向（Ｙ軸方向）に拡張してもよい。

＜第３変形例＞
本発明の実施形態の第３変形例に係る半導体装置は、図１６及び図１７に示すように、第２共通電極９の一方の主面（素子対向面）に溝部（凹部）９ｙが設けられている点が、図６に示した本発明の実施形態に係る半導体装置の構成と異なる。

溝部９ｙの深さｄ２は、溝部９ａ〜９ｈの深さｄ１よりも深い。溝部９ｙには、複数の制御ピン６ａ〜６ｄのそれぞれの一端が配置されている。複数の制御ピン６ａ〜６ｄが一括して配置される１つの溝部９ｙを設ける代わりに、複数の制御ピン６ａ〜６ｄがそれぞれ配置される複数の溝部を設けてもよい。主電流ピン７ａ〜７ｈ及び制御ピン６ａ〜６ｄの長さが同一である場合、図１７に示すように、主電流ピン７ｂ，７ｄの一端は溝部９ｂ，９ｄに圧入されている。一方、制御ピン６ａ，６ｂの一端は溝部９ｙに配置されており、第２共通電極９との接触を防止することができる。

本発明の実施形態の第３変形例に係る半導体装置によれば、第２共通電極９の一方の主面（素子対向面）に、制御ピン６ａ〜６ｄの一端を配置する溝部９ｙを設けることにより、制御ピン６ａ〜６ｄの一端と第２共通電極９とのショートを防止することができる。よって、同一の長さの主電流ピン７ａ〜７ｈ及び制御ピン６ａ〜６ｄを使用可能となり、製造コストを低減し得る。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、本発明の実施形態に係る半導体装置では、半導体チップ３ａ〜３ｄが縦型構造である場合を例示したが、複数の半導体チップが横型構造の場合にも適用できる。また、横型構造の複数の半導体チップを縦型構造の半導体装置に変換したり、縦型構造の複数の半導体チップを横型構造の半導体装置に変換したりすることも可能である。また、外部接続端子８は第１共通電極１の他方の主面（非素子搭載面）側から取り出す構造であってもよく、第１共通電極１の他方の主面（非素子搭載面）側と第２共通電極９の他方の主面（非素子対向面）側の両方から取り出す構造であってもよい。即ち、複数の半導体チップとインプラント基板とを接続し、複数の半導体チップ及びインプラント基板を封止部材で封止し、複数の半導体チップに共通の拡大した電極を封止部材から露出させて外部に取り出すチップサイズパッケージ（ＣＳＰ）の構成は全て本発明の範疇である。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…第１共通電極
１ａ，１ｂ，９ｙ，９ａ〜９ｊ…溝部（凹部）
２，２ａ，２ｂ，４，４ａ〜４ｄ，２４，２５，１０８，１０９，１１２……接合材
３，３ａ〜３ｄ，１０３…半導体チップ
５…プリント基板
６，６ａ〜６ｄ…制御ピン
７，７ａ〜７ｈ…主電流ピン
８…外部接続ピン
９…第２共通電極
９ｘ…切り欠き部（凹部）
１１…インプラント基板
２０，１０２…絶縁回路基板
２１…絶縁基板
２２，２３…配線層
２６，１１３…リードフレーム
３１，３１ａ〜３１ｄ…制御電極
３２，３２ａ〜３２ｄ…第２主電極
３３…第１主電極
５１…絶縁層
５２ａ，５３ａ…制御配線領域
５２ｂ，５３ｂ…主配線領域
１００…半導体装置
１０１…金属ベース
１０４…樹脂ケース
１０５，１０６…外部接続端子
１０７…シリコンゲル
１１１…ボンディングワイヤ

Claims (15)

1. 第１主電極と、第２主電極及び制御電極とを互いに対向する主面にそれぞれ有する複数の半導体チップと、
   前記複数の半導体チップのそれぞれの前記第１主電極を一方の主面に搭載した第１共通電極と、
   前記第１共通電極の前記一方の主面に対向する一方の主面を有するプリント基板と、
   前記プリント基板の他方の主面に対向する一方の主面を有する第２共通電極と、
   前記複数の半導体チップ及び前記プリント基板を封止し、且つ前記第２共通電極の他方の主面、及び前記第１共通電極の他方の主面を露出する封止部材と、
   前記プリント基板に挿入され、前記複数の半導体チップのそれぞれの前記制御電極に一端が接続され、前記第２共通電極から他端が離間する複数の制御ピンと、
   前記プリント基板に挿入され、前記複数の半導体チップのそれぞれの前記第２主電極に一端が接続され、前記第２共通電極に他端が接続された複数の主電流ピンと、
   前記プリント基板に挿入され、前記プリント基板を介して一端が前記複数の制御ピンに電気的に接続され、前記封止部材から他端が露出する外部接続ピンと、
   を備えることを特徴とする半導体装置。
2. 前記第２共通電極の平面パターンに切り欠き部が設けられ、
   前記外部接続ピンが前記切り欠き部を通過する
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記外部接続ピンの前記他端が、前記第２共通電極の前記他方の主面と面一に配置されることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記複数の制御ピン及び前記複数の主電流ピンのそれぞれの前記一端が先細り形状を有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記外部接続ピンが、前記複数の制御ピン及び前記複数の主電流ピンのそれぞれよりも太いことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記プリント基板が、
   絶縁層と、
   前記絶縁層の一方の主面に設けられ、前記複数の制御ピン及び前記外部接続ピンに電気的に接続された第１配線層と、
   を有することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記プリント基板が、前記絶縁層の他方の主面に設けられ、前記複数の制御ピン及び前記外部接続ピンに電気的に接続された第２配線層を更に有することを特徴とする請求項６に記載の半導体装置。
8. 前記第１配線層が、
   前記制御ピン及び前記外部接続ピンに電気的に接続された第１制御配線領域と、
   前記第１制御配線領域から離間し、前記主電流ピンに電気的に接続された第１主配線領域と、
   を有することを特徴とする請求項７に記載の半導体装置。
9. 前記第２配線層が、
   前記複数の制御ピン及び前記外部接続ピンに電気的に接続された第２制御配線領域と、
   前記第１制御配線領域から離間し、前記複数の主電流ピンに電気的に接続された第２主配線領域と、
   を有することを特徴とする請求項８に記載の半導体装置。
10. 前記複数の半導体チップのそれぞれの前記制御電極同士が近接するように前記複数の半導体チップが配置されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
11. 前記第２共通電極の前記一方の主面に複数の第１溝部が設けられ、
    前記複数の主電流ピンのそれぞれの前記他端が、前記複数の第１溝部にそれぞれ圧入されている
    ことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
12. 前記複数の主電流ピンが、前記複数の制御ピンよりも長いことを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
13. 前記第２共通電極の前記一方の主面に前記複数の第１溝よりも深い第２溝部が設けられ、
    前記複数の制御ピンのそれぞれの前記他端が、前記第２溝部内に配置され、
    前記複数の制御ピンが、前記複数の主電流ピンと同じ長さである
    ことを特徴とする請求項１１に記載の半導体装置。
14. 前記封止部材に面取り部が設けられていることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
15. 前記封止部材の硬化温度から常温までの平均線膨張係数が、前記複数の半導体チップの半導体材料の平均線膨張係数と、前記第１共通電極及び前記第２共通電極の平均線膨張係数との間にあることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。

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