JP6444537B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP6444537B2
JP6444537B2 JP2017555999A JP2017555999A JP6444537B2 JP 6444537 B2 JP6444537 B2 JP 6444537B2 JP 2017555999 A JP2017555999 A JP 2017555999A JP 2017555999 A JP2017555999 A JP 2017555999A JP 6444537 B2 JP6444537 B2 JP 6444537B2
Authority
JP
Japan
Prior art keywords
electrode
plate
frame
shaped member
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017555999A
Other languages
English (en)
Other versions
JPWO2017104500A1 (ja
Inventor
藤野 純司
純司 藤野
裕一郎 鈴木
裕一郎 鈴木
翔平 小川
翔平 小川
井本 裕児
裕児 井本
大輔 村田
大輔 村田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2017104500A1 publication Critical patent/JPWO2017104500A1/ja
Application granted granted Critical
Publication of JP6444537B2 publication Critical patent/JP6444537B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867Applying pastes or inks, e.g. screen printing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/2912Antimony [Sb] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4823Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a pin of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399Material
    • H01L2224/834Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83417Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/83424Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399Material
    • H01L2224/834Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85417Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/85424Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、半導体装置及びその製造方法に関し、特には電力用半導体素子を備えたパワーモジュールとしての半導体装置及びその製造方法に関する。
電力用半導体装置、つまりパワーモジュールは、産業用機器から家電及び情報端末機器まで、あらゆる製品に普及しつつある。特に、家電に搭載されるパワーモジュールについては、小型軽量化とともに多品種に対応できる高い生産性、及び高い信頼性が求められる。
また、動作温度が高く、変換効率に優れている点で、今後の主流となる可能性の高いSiC半導体に適用できるパッケージ形態であることも、パワーモジュールには求められている。
日本国特許4640345号 日本国特許4579314号
パワーモジュールは、高電圧で大電流を扱う半導体であるという特徴があり、大電流回路を形成するために、パワー半導体素子の表面電極に対してφ0.5mmにおよぶ太いアルミニウムなどのワイヤを複数本配線することによって電気回路を形成するのが一般的であった。これに対して、電流容量の増大を目的に、板状電極をパワー半導体素子上に配置し、はんだ等によって直接、表面電極に接合する方式が普及しつつある。
このような直接接合方式では、主に銅などで構成される板状電極と、パワー半導体素子の表面電極との間に、はんだを供給して接合部を形成することになる。この接合部の形成方法としては、板状のはんだを両電極間に予め挟む、あるいは溶融したはんだを流し込むなどの方法が考えられる。
しかしながらいずれの方法でも、板状電極にのみ、はんだが濡れ広がってしまうと、パワー半導体素子の表面電極との間で接合部が形成されず、オープン不良になってしまう。また逆に、はんだの量が過剰な場合、あるいは板状電極と表面電極との間隔が狭い場合には、余剰のはんだがあふれ、絶縁不良を起こす可能性があった。
このような不具合に対しては製品検査を十分に行う必要があり、生産性の低下を招く場合があった。一方、オープン不良あるいは絶縁不良を防止するためには、(i)供給するはんだの量が一定であること、(ii)板状電極とパワー半導体素子との間隔が一定であること、かつ(iii)板状電極におけるはんだぬれ領域が制限されていること、が必要となる。
本発明は、上述したような不具合の発生を低減し従来に比べて生産性及び品質向上を図ることが可能な半導体装置及びその製造方法の提供を目的とする。
上記目的を達成するため、本発明は以下のように構成する。
即ち、本発明の一態様における半導体装置は、板状電極及び半導体素子を備え、上記半導体素子における表面電極と上記板状電極とを接合材にて接合した接合部を有する半導体装置において、上記板状電極は、上記半導体素子に対向する対向面に、上記接合部を囲み上記接合材に対して耐熱性を有する枠状部材を備えたことを特徴とする。
本発明の一態様における半導体装置によれば、板状電極に枠状部材を設けたことにより、接合部を形成する接合材が板状電極において必要以上に広がるのを制限することができる。よって、接合部を確実に形成することができオープン不良の発生を防止することができる。また、接合材の量が過剰な場合でも絶縁不良となるのを防止することができる。
実施の形態1によるパワーモジュールをその製造プロセスに沿って示した概念図であり、パワーモジュールに含まれるセラミック基板の構造を示す図である。 実施の形態1によるパワーモジュールをその製造プロセスに沿って示した概念図であり、板状電極を保持したケースにセラミック基板を取り付けた状態を示す図である。 図1Bに示すパワー半導体素子の表面電極と板状電極とをはんだ接合した状態を示す図であり、図2Aに示すA−A部における断面図である。 図1Cに示すパワーモジュールについて樹脂封止した状態を示す図である。 図1Aから図1Dに示すパワーモジュールの変形例を示す概念図である。 図1Cに類似した図であり、パワー半導体素子の表面電極と枠状部材とが密接していない場合における接合状態を説明するための断面図である。 図1Aから図1Dに示すパワーモジュールの変形例を示す概念図である。 図1Gに示す枠状部材及び補助枠状部材をアセンブルした状態を示す概念図である。 図1Cに示すパワーモジュールにおける板状電極の補助枠状部材を示す斜視図である。 図1Bに示すパワーモジュールにおける板状電極の枠状部材を示す斜視図であり、パワー半導体素子及びセラミック基板の図示を省略した図である。 実施の形態2によるパワーモジュールをその製造プロセスに沿って示した概念図であり、ケースにセラミック基板を取り付けた状態を示す図である。 図3Aに示すパワーモジュールにおいてセラミック基板を取り付ける方法を示す図である。 図3Bに示すパワーモジュールにおいてパワー半導体素子の表面電極と板状電極とをはんだ接合した状態を示す図である。 図3Cに示すパワーモジュールにおいて樹脂封止した状態を示す図である。 実施の形態3によるパワーモジュールの概念図である
実施形態である半導体装置及びその製造方法について、図を参照しながら以下に説明する。尚、各図において、同一又は同様の構成部分については同じ符号を付している。また、以下の説明が不必要に冗長になるのを避け当業者の理解を容易にするため、既によく知られた事項の詳細説明及び実質的に同一の構成に対する重複説明を省略する場合がある。また、以下の説明及び添付図面の内容は、請求の範囲に記載の主題を限定することを意図するものではない。
また以下の実施の形態では、半導体装置としてパワーモジュールつまり電力用半導体装置を例に採るが、本開示は電力用半導体装置に限定するものではない。即ち、半導体素子における表面電極に対向して板状電極を配置し両電極間を接合材で接合する形態を有する半導体装置に本開示は適用可能である。
実施の形態1.
図1Aから図1H(総称して図1と記す場合もある)は、実施の形態1によるパワーモジュール100の概略構成を示す概念図である。パワーモジュール100の概略構成を説明すると、パワーモジュール100は、板状電極61、及び、半導体素子の一例に相当するパワー半導体素子(下記のIGBT22等)を有し、パワー半導体素子における表面電極と板状電極61とが接合材にて接合された接合部を有する。さらに、板状電極61は、枠状部材52を有する。このようなパワーモジュール100について、更に詳しく以下に説明する。
パワー半導体素子として、本実施の形態では、一例として15mm×15mm×厚さ0.25mmのサイズであるIGBT(Insulated Gate Bipolar Transistor)22、及び一例として13mm×15mm×厚さ0.25mmのサイズのダイオード21が相当する。また、IGBT22は表面主電極221を、ダイオード21は表面主電極211をそれぞれ有する。尚、表面主電極は、表面電極に含まれ、表面電極の中で主たる電極が相当する。
これらのダイオード21及びIGBT22が実装される、絶縁基板の一例に相当するセラミック基板10は、一例として25mm×50mmの大きさであり、セラミック基材11に、表面導体層13及び裏面導体層12が積層されて構成される。ここでセラミック基材11は、例えばアルミナで一例として25mm×50mm×厚さ0.635mmのサイズであり、表面導体層13及び裏面導体層12は、共に例えば銅製で、一例として21mm×46mm×厚さ0.4mmのサイズである。
図1Aに示すように、このようなセラミック基板10の表面導体層13に、接合材の一例に相当するはんだ(融点219℃)31を用いて、ダイオード21及びIGBT22における各裏面電極がダイボンドされる。はんだ31として、例えばSn−Ag−Cuのはんだが用いられる。
ダイオード21及びIGBT22を実装したセラミック基板10は、図1Bに示すように、当該パワーモジュール100の筐体に相当するケース51に、セラミック基板10の周囲を接着剤8(シリコーン樹脂製)を用いて固定される。
ケース51は、PPS(Poly Phenylene Sulfide Resin)の樹脂製であり、ケース51には、以下に詳しく説明する板状電極61及び信号電極62等がインサートモールド形成され保持されている。
板状電極61及び信号電極62は、共に銅製であり、板状電極61は一例として幅12mm×厚さ0.7mmのサイズを有し、信号電極62は一例として幅2mm×厚さ0.4mmのサイズである。また板状電極61の一端には、ケース51の側壁に埋設したナットを用いて締結されるネジ止め端子611が形成されている。
さらにまた板状電極61は、当該板状電極61を貫通する貫通部612を2つ有する。貫通部612は、IGBT22及びダイオード21の各表面主電極221、211と、板状電極61とが接合される際に、本実施形態では溶融したはんだが通過可能な穴であり、IGBT22の表面主電極221(サイズ:12mm×12mm)及びダイオード21の表面主電極211(サイズ:12mm×12mm)における、それぞれのほぼ中心に対応して位置する。本実施形態では、貫通部612は、一例として直径2.5mmの大きさを有する。尚、貫通部612のサイズは、IGBT22等のパワー半導体素子における表面主電極のサイズに応じて決定することができる。
このような貫通部612に対応して、さらに板状電極61は、IGBT22等のパワー半導体素子に対向する対向面614に枠状部材52を有し、対向面614に反対側の背面615に補助枠状部材53を有する。
枠状部材52及び補助枠状部材53は、図2A及び図2B(総称して図2と記す場合もある。)に示すように、板状電極61をその厚み方向から挟みケース51に連接した連接部530を有する。よって枠状部材52及び補助枠状部材53は、連接部530を介してケース51と同一の材料で、ケース51を成型し板状電極61がインサートモールド形成される工程と同じ工程にてケース51と一体形成される。尚、枠状部材52及び補助枠状部材53の形状等については、以下で詳しく説明する。
このように枠状部材52及び補助枠状部材53をケース51と共に形成することで、部品点数の増加を抑制することができ、かつ、板状電極61をより強固にケース51に保持できるため、板状電極61の位置精度を向上することができ、板状電極61とパワー半導体素子との間隔のばらつきを抑制することが可能となる。
このように枠状部材52及び補助枠状部材53を形成しながら板状電極61がインサートモールドされたケース51に対して、ダイオード21及びIGBT22を実装したセラミック基板10が上述のように接着される。
さらに、図1Cに示すように、板状電極61と、IGBT22の表面主電極221及びダイオード21の表面主電極211とのそれぞれの間に、板状電極61における貫通部612を通して溶融したはんだ32を注入する。このはんだ32は、例えばSn−Ag−Cuで、融点219℃である。これにより、板状電極61と、IGBT22の表面主電極221及びダイオード21の表面主電極211とがはんだ32で接合される。また、例えば直径0.2mmのアルミニウム製ワイヤ4を用いて、IGBT22の信号端子222と信号電極62との間をワイヤボンド接続する。
そして、図1Dに示すように、シリコーン樹脂製の封止用ゲル7をケース51内に注入して絶縁封止を行う。
以上のように構成されるパワーモジュール100は、以下に説明する効果を奏することができる。
即ち、板状電極61が有する枠状部材52は、図1B及び図2Bに示すように、IGBT22及びダイオード21における表面主電極221、211に接する面における第1開口部521と、板状電極61に接する面における第2開口部522とを有する。ここで第1開口部521及び第2開口部522は、共に、板状電極61における貫通部612がそれぞれの中央部分に位置する開口部である。
第1開口部521は、一例として11mm×11mmの大きさであり、例えば半径3mmの円弧形状の四隅を有した大略方形状であり、第2開口部522は一例として8mm×8mmの大きさであり、例えば半径2mmの円弧形状の四隅を有した大略方形状を有する。よって枠状部材52は、すり鉢形状部523を有する。このすり鉢形状部523における深さは、一例として0.5mmである。このすり鉢形状部523の内側に、はんだ32が注入され、はんだ接合部32A(図1Cから図1F)が形成される。このように枠状部材52は、はんだ32による接合部32Aを囲む部材であり、また、はんだ32に対して耐熱性を有する部材である。
このように枠状部材52を有することで、板状電極61の貫通部612を通過したはんだ32は、枠状部材52で形成されたすり鉢形状部523内へ注入され、すり鉢形状部523にて移動が制限される。よって、IGBT22及びダイオード21の各表面主電極221、211と、板状電極61とを接合する際に、溶融したはんだが板状電極61のみへ濡れ上がり、オープン不良が発生することを防止することができる。また、例えばはんだ32のような接合材の量が過剰な場合でも絶縁不良となるのを防止することができる。その結果、パワーモジュール100における不具合の発生が低減でき、従来に比べてパワーモジュールの生産性及び品質向上を図ることが可能となる。
また、第1開口部521は、上述のように四隅に円弧形状を有する11mm×11mmの大きさであり、IGBT22及びダイオード21における表面主電極221、211の大きさは、本実施の形態では上述したように、共に12mm×12mmであるので、表面主電極に接する第1開口部521の大きさは、表面主電極221、211の大きさよりも小さい。
したがって、IGBT22及びダイオード21の各表面主電極221、211と、板状電極61とを接合する際に、枠状部材52が各表面主電極221、211に密接している場合には、溶融したはんだは、表面主電極221、211の端部まで濡れ広がることはできない。
そのため、はんだ32の接合部32Aの端部に集中する接合応力が、剥離の生じやすい表面主電極221、211の端部に重なることを防止することが可能となり、接合信頼性、ひいてはパワーモジュール100の信頼性を確保しやすくなる。さらにまた、はんだ32の接合部32Aを確実に形成することができオープン不良の発生を防止することができる。その結果、パワーモジュール100における不具合の発生が低減でき、従来に比べてパワーモジュールの生産性及び品質向上を図ることが可能となる。
また、枠状部材52と、半導体素子の表面主電極、例えばIGBT22及びダイオード21の各表面主電極221、211とが完全に密接しない場合には、図1Fに示すように、薄いはんだの層321が表面主電極の周囲に存在することになる。この部分は、半導体素子の表面に配置されたトランジスタ回路を有効に活用するための電気経路として利用でき、かつごく薄いために接合応力が表面主電極の端部にまで伝搬するのを防止することができる。
また、すり鉢形状部523の内側に形成されるはんだ接合部32Aにおいても、すそ野が広がったフィレット形状となることから、接合応力を分散することができる。よって周囲が切り立った接合部と比較して、はんだ接合部32Aは、高い接合信頼性を得ることが可能となる。
また上述のように、すり鉢形状部523の四隅は丸みを帯びているので、形成されるはんだ接合部32Aの四隅も丸みを帯びる。よってはんだ接合部32Aでは、接合応力の集中が抑制され、クラックの発生を遅らせることが可能となる。
尚、半導体素子の表面主電極の寸法に対する、枠状部材52の第1開口部521の寸法は、製造時における部品の位置ずれあるいは部材の寸法公差を考慮して、その1辺において表面主電極における長辺の5%以上小さければ、上述の接合応力集中抑制効果を発揮すると考えられる。一方、第1開口部521の寸法が小さすぎると、表面主電極のトランジスタ活用効率が落ちるため、表面主電極における長辺の高々40%以下であることが望ましい。ここで上記トランジスタ活用効率とは、半導体素子の表面に形成されたトランジスタのうち、電流が流れて実際に駆動されるトランジスタの割合をいう。
また、以下の効果を奏することもできる。
即ち、板状電極61の背面615に備わる補助枠状部材53は、図1B及び図2Aに示すように、板状電極61に接する面における第3開口部531と、補助枠状部材53の表面における第4開口部532とを有する。第3開口部531及び第4開口部532は、共に、板状電極61における貫通部612と同心状に位置する。
第3開口部531は、一例として直径2.2mmの大きさであり、第4開口部532は一例として直径5.0mmの大きさであり、よって補助枠状部材53は、円すい台形状部533を有する。この円すい台形状部533における深さは、一例として0.5mmである。
一方、板状電極61における貫通部612は、上述したように直径2.5mmの大きさを有する。よって、第3開口部531の大きさは、貫通部612の大きさよりも小さい。第3開口部531の大きさを貫通部612よりも小さくすることで、枠状部材52における上述のすり鉢形状部523内へ注入されたはんだ32が、板状電極61の背面615側へ進入してくるのを抑制でき、背面615へのはんだ32のぬれ上がりを抑制することができる。よってはんだ32の供給時におけるはみ出しを抑制することが可能となる。
さらに、補助枠状部材53における第3開口部531及び第4開口部532を有する部分は、上述のように円すい台形状部533である。よって、例えば、必要な長さで円柱形状の「糸はんだ」を第4開口部532側から投入する場合、円すい台形状部533は、糸はんだのガイド機能を果たすことができる。
また、溶融したはんだを流し込むことで接合部32Aを形成する場合にも、円すい台形状部533は、ガイドとしても機能することができる。
パワーモジュール100における上述した構成に対して以下の変形例を採ることも可能である。
セラミック基板10について、本実施の形態ではアルミナセラミック基板を用いたが、チッ化アルミニウム、あるいはチッ化シリコンなどのセラミック基板でもよく、上述と同様の効果が得られる。また、表面導体層13及び裏面導体層12として銅を用いたが、アルミニウム導体層を用いてもよく、上述と同様の効果が得られる。
また、板状電極61及び信号電極62について、本実施の形態では銅製電極を用いたが、アルミニウム製、あるいはCIC(銅インバークラッド材)製電極を用いてもよく、上述と同様の効果が得られる。また、板状電極61の一端を、外部電極としてネジ止め端子611としたが、これは一例であり、ナットを排して溶接端子としてもよく、上述と同様の効果が得られる。
また、板状電極61には貫通部612として穴を形成したが、スリット、あるいは一つのパワー半導体素子に対して複数の貫通部が形成されてもよく、上述と同様の効果が得られる。
また、本実施の形態では、IGBT22等のパワー半導体素子とセラミック基板10とのダイボンドにSn−Ag−Cuはんだ31を用いたが、Sn−Cu系、あるいはSn−Sb系など他のはんだ材を用いてもよい。さらに、例えばAgフィラーをエポキシ樹脂に分散させた導電性接着剤、あるいは例えばAgナノ粒子を用いた低温焼成接合材料を接合材として用いてもよく、上述と同様の効果が得られる。
また、本実施の形態では、ケース51の材料としてPPSを用いたが、LCP(液晶ポリマー:liquid-crystal polymer)を用いてもよく、さらなる耐熱性の向上が期待できる。
また、本実施の形態では、封止用ゲル7としてシリコーン樹脂を用いたが、エポキシ製ダイレクトポッティング材を用いてもよく、上述と同様の効果が得られる。
また、図1Eに示すように、アルミニウム製ワイヤ4によるワイヤボンドに替えて、信号電極62を延在させたリード621を用いて、IGBT22の信号端子222との間をはんだ接合としてもよく、上述と同様の効果が得られる。
また、本実施の形態では、枠状部材52及び補助枠状部材53について、ケース51と同じPPSを用いてインサートモールド形成時に形成したが、3Dプリンタ、あるいはディスペンサ塗布などによって、耐熱性を有する他の樹脂を用いて形成してもよく、上述と同様の効果が得られる。
また、本実施の形態では上述したように、枠状部材52及び補助枠状部材53は、ケース51と同じPPSを用いてインサートモールド形成時にケース51と一体にて形成したが、図1Gに示すように、枠状部材52及び補助枠状部材53を、別々の部品に分割した独立部品とし、アセンブルしてもよい。即ち、枠状部材52を形成する複数の部品52A、及び補助枠状部材53を形成する複数の部品53Aを、別途、それぞれ作製する。そして、板状電極61あるいはケース51に対して、部品52A及び部品53Aの各独立部品を接着、熱圧着、あるいは嵌合などの方法で固定して、図1Hに示すように枠状部材52及び補助枠状部材53をそれぞれ形成する。
このような手法を採ることで、例えばケースの寸法が大型化してインサートモールド成型が困難な場合でも、枠状部材52及び補助枠状部材53をそれぞれ形成することが可能になるという利点がある。
アスペクト比(注入幅に対する奥行き)が大きくなると、インサートモールドの際に充填不良が発生しやすく、一般的にはアスペクト比が20を超えると充填性に影響が生じる。よって、枠状部材52及び補助枠状部材53をケース51と共に成型するための部分に相当する連接部530(図2A、図2B)における矢印Bに沿った幅寸法に対して、ケース51の長辺の長さが20倍を超えるような場合には、部品52A及び部品53Aの手法を採る方が生産性は良くなるという利点がある。
実施の形態2.
図3Aから図3D(総称して図3と記す場合もある。)を参照して、実施の形態2によるパワーモジュール102について説明する。
本実施の形態2におけるパワーモジュール102は、上述の実施の形態1におけるパワーモジュール100と基本的に同様の構成を有する。パワーモジュール102とパワーモジュール100との主な相違点は、板状電極61がさらにスペーサ54を有する点、はんだ接合がリフロー炉を用いて行われる点などである。
したがって以下では、両者で相違する構成部分について主に説明を行い、共通する構成部分についてはその説明を省略する。尚、図3Aから図3Cでは、図1B及び図1Cにおける図示の上下を反転させた表示になっている。
図3Aは、板状電極61等を保持したケース51を裏返した状態を図示している。本実施の形態2では図3Aに示すように、板状電極61はスペーサ54を有する。スペーサ54は、板状電極61とセラミック基板10との間に配置され、板状電極61とセラミック基板10との間隔を規定するものである。本実施の形態では、実施の形態1で説明した枠状部材52がスペーサ54を有し、スペーサ54は枠状部材52と同工程にて形成される。スペーサ54は、スペーサ54の本体部分がIGBT22及びダイオード21に接触することなく、かつ、スペーサ54の先端がセラミック基板10に当接するような、枠状部材52の場所に形成される。
また、実施の形態2のパワーモジュール102では、図3Aに示すように、枠状部材52のすり鉢形状部523には、板はんだ320が載置される。板はんだ320は、例えば直径8mm、厚さ0.5mmである。
さらに図3Bに示すように、2つのスペーサ54の間には、IGBT22あるいはダイオード21が収容可能であり、枠状部材52のすり鉢形状部523に表面主電極221,211を面した状態にて、IGBT22及びダイオード21が各枠状部材52に配置される。さらに、IGBT22及びダイオード21の各裏面電極には、各パワー半導体素子と例えば同寸法で厚さ0.1mmの板はんだ310を載置する。
さらに、板はんだ310に面して、セラミック基板10における表面導体層13を配置して、セラミック基板10は、ケース51に形成した突起511に載置される。このとき、板状電極61のスペーサ54、本実施の形態では枠状部材52と共に形成されたスペーサ54、の先端は、セラミック基板10に当接する。また、セラミック基板10の周囲は、接着剤8にてケース51に固定される。
以上のように構成した状態でリフロー炉にて加熱することにより、図3Cに示すように、セラミック基板10の表面導体層13とIGBT22及びダイオード21とは、板はんだ310によるはんだ接合部によって接合され、IGBT22及びダイオード21の表面主電極221,211と板状電極61との間は、板はんだ320による接合部32Aによって接合される。
そして図3Dに示すように、全体を裏返し、例えば直径0.2mmのアルミニウム製ワイヤ4を用いて、IGBT22の信号端子222と信号電極62との間をワイヤボンド接続する。さらに、例えばシリコーン樹脂製の封止用ゲル7をケース51内に注入して絶縁封止を行う。
以上説明した、本実施の形態2におけるパワーモジュール102においても、枠状部材52及び補助枠状部材53を有することから、実施の形態1におけるパワーモジュール100が奏する効果と同様の効果を得ることができる。
さらに、本実施の形態2のパワーモジュール102では、板状電極61はスペーサ54を有することから、セラミック基板10とIGBT22等のパワー半導体素子との間におけるはんだ31の接合部、及び、IGBT22等のパワー半導体素子と板状電極61との間におけるはんだの接合部32Aの高さを規定することができる。したがって、本実施の形態2のパワーモジュール102は、スペーサ54により、さらに、接合材である例えばはんだのはみ出しによる絶縁不良を抑制することが可能となる、という効果を奏することができる。
また、実施の形態1で説明した変形例は、本実施の形態2のパワーモジュール102に対しても適用可能である。ここで、パワーモジュール102におけるスペーサ54についても、3Dプリンタ、あるいはディスペンサ塗布などによって、耐熱性を有する他の樹脂を用いて形成しても同様の効果が得られる。
また、本実施の形態では、パワーモジュール102をリフロー炉に投入した後にその全体を反転させてワイヤボンドなどを行ったが、位置ずれの工夫を行うことで、リフロー炉へ投入前にパワーモジュール102を反転させることも可能となる。
実施の形態3.
図4を参照して、実施の形態3によるパワーモジュール103について説明する。
本実施の形態3におけるパワーモジュール103は、上述の実施の形態1,2におけるパワーモジュール100、102と基本的に同様の構成を有する。パワーモジュール103とパワーモジュール102との主な相違点は、リフロー炉によるはんだ接合ではなく、溶融したはんだの注入による点、及び、ケース51を用いることなくトランスファーモールドにて成型される点などである。このため、板状電極61とは異なる形状を有する板状電極66を用いる。
したがって以下では、相違する構成部分について主に説明を行い、共通する構成部分についてはその説明を省略する。
板状電極66は、実施の形態2で説明した、スペーサ54を有する板状電極61に相当するが、上述のようにケース51を用いることなくトランスファーモールド成型用である。よって、板状電極66は、本実施の形態では直線状の形態であり、また、枠状部材52及び補助枠状部材53が板状電極66を挟むようにして成型される。このような板状電極66は、一例として銅製で、幅12mm×厚さ0.7mmのサイズである。
板状電極66は、セラミック基板10の上に搭載され、トランスファーモールド成型用の金型を用いて固定される。ここでセラミック基板10には、実施の形態1で図1Aを参照して説明したように、パワー半導体素子としてのIGBT22、及びダイオード21がはんだ31にてダイボンドされている。また、板状電極66がセラミック基板10の上に搭載されたとき、実施の形態1、2の場合と同様に、板状電極66における各貫通部612は、IGBT22の表面主電極221、及びダイオード21の表面主電極211のほぼ中心に位置する。
このような状態にて、板状電極66における各貫通部612を通して、溶融したはんだ32が枠状部材52におけるすり鉢形状部523へ注入される。このとき、実施の形態2において説明したように、板状電極66におけるスペーサ54の先端がセラミック基板10に当接していることから、IGBT22等のパワー半導体素子と板状電極66との間における、はんだ32の接合部32Aの高さを規定することができる。
さらに、アルミニウム製ワイヤ4を用いて、IGBT22の信号端子222と信号電極62との間をワイヤボンド接続した後、例えばエポキシ樹脂製の封止用トランスファーモールド樹脂74を、トランスファーモールド成型用の金型内に注入して絶縁封止を行う。
以上説明した、本実施の形態3におけるパワーモジュール103においても、枠状部材52及び補助枠状部材53を有することから、実施の形態1におけるパワーモジュール100が奏する効果と同様の効果を得ることができる。
また、板状電極66は、スペーサ54を有することから、実施の形態2におけるパワーモジュール102が奏する効果と同様の効果を得ることができる。
また、実施の形態1、2で説明した変形例は、本実施の形態3のパワーモジュール103に対しても適用可能である。
上述した各実施の形態を組み合わせた構成を採ることも可能であり、また、異なる実施の形態に示される構成部分同士を組み合わせることも可能である。
本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形や修正は明白である。そのような変形や修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。
又、2015年12月16日に出願された、日本国特許出願No.特願2015−245191号の明細書、図面、特許請求の範囲、及び要約書の開示内容の全ては、参考として本明細書中に編入されるものである。
7 封止用ゲル、10 セラミック基板、21 ダイオード、22 IGBT、
32 はんだ、32A 接合部、51 ケース、52 枠状部材、
53 補助枠状部材、54 スペーサ、61,66 板状電極、
100,102、103 パワーモジュール、
211,221 表面主電極、
521 第1開口部、531 第3開口部、
612 貫通部。

Claims (9)

  1. 板状電極及び半導体素子を備え、上記半導体素子における表面電極と上記板状電極とを接合材にて接合した接合部を有する半導体装置において、
    上記板状電極は、上記半導体素子に対向する対向面に、上記接合部を囲み上記接合材に対して耐熱性を有する枠状部材を備え
    上記枠状部材は、上記半導体素子に面し上記表面電極よりも小さいサイズの開口部を有し、上記開口部はすり鉢状形状である、
    ことを特徴とする半導体装置。
  2. 上記開口部は、大略方形状である、請求項1に記載の半導体装置。
  3. 上記開口部は、円弧形状の四隅を有する、請求項1又は2に記載の半導体装置。
  4. 上記板状電極を保持するケースをさらに有し、
    上記枠状部材は、上記ケースと一体形成するためケースに連接した連接部を有する、請求項1から3のいずれか1項に記載の半導体装置。
  5. 上記半導体素子を実装した基板をさらに有し、
    上記板状電極は、上記基板に当接するスペーサを有する、請求項1から4のいずれか1項に記載の半導体装置。
  6. 上記板状電極は、上記枠状部材で囲まれる上記接合材が通過する、当該板状電極を貫通した貫通部と、上記対向面と反対側の背面に設けられ上記貫通部よりも小さい開口部を有する補助枠状部材と、をさらに有する、請求項1から5のいずれか1項に記載の半導体装置。
  7. 請求項1から6のいずれか1項に記載の半導体装置の製造方法であって、
    板状電極に備わる枠状部材は、半導体素子における表面電極よりも小さいサイズの開口部を有し、上記開口部に接合材を載置するように上記板状電極を配向し、
    上記枠状部材における上記接合材に表面電極を対向させて半導体素子を上記枠状部材に載置し、
    上記半導体素子と絶縁基板における導体層との間に接合材を配置して上記絶縁基板をケースに保持し、
    上記接合材を溶融させて、上記板状電極、上記半導体素子、及び上記絶縁基板を接合する、
    製造方法。
  8. 上記枠状部材は、上記ケースを成型する際にケースと共に上記板状電極に形成される、請求項7に記載の半導体装置の製造方法。
  9. 上記枠状部材は、別途作製した独立部品であり、上記ケースへの固定により上記板状電極に形成される、請求項7に記載の半導体装置の製造方法。
JP2017555999A 2015-12-16 2016-12-07 半導体装置及びその製造方法 Active JP6444537B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015245191 2015-12-16
JP2015245191 2015-12-16
PCT/JP2016/086340 WO2017104500A1 (ja) 2015-12-16 2016-12-07 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPWO2017104500A1 JPWO2017104500A1 (ja) 2018-05-24
JP6444537B2 true JP6444537B2 (ja) 2018-12-26

Family

ID=59056443

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017555999A Active JP6444537B2 (ja) 2015-12-16 2016-12-07 半導体装置及びその製造方法

Country Status (4)

Country Link
JP (1) JP6444537B2 (ja)
CN (1) CN108369933B (ja)
DE (1) DE112016005807B4 (ja)
WO (1) WO2017104500A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016005807B4 (de) 2015-12-16 2024-05-08 Mitsubishi Electric Corporation Halbleitereinheit und Verfahren zur Herstellung derselben
JP6858657B2 (ja) * 2017-06-27 2021-04-14 三菱電機株式会社 電力用半導体装置
JP7019024B2 (ja) * 2018-03-07 2022-02-14 三菱電機株式会社 半導体装置及び電力変換装置
WO2019194272A1 (ja) * 2018-04-06 2019-10-10 三菱電機株式会社 半導体装置および電力変換装置ならびに半導体装置の製造方法
EP3627544A1 (de) * 2018-09-20 2020-03-25 Heraeus Deutschland GmbH & Co. KG Substratanordnung zum verbinden mit zumindest einem elektronikbauteil und verfahren zum herstellen einer substratanordnung
JP7287164B2 (ja) * 2019-07-23 2023-06-06 三菱電機株式会社 電力用半導体装置及び電力変換装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100957A (ja) * 2001-09-26 2003-04-04 Nec Corp 半導体パッケージ
JP4085639B2 (ja) * 2002-01-28 2008-05-14 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
JP4085768B2 (ja) * 2002-10-08 2008-05-14 トヨタ自動車株式会社 上部電極、パワーモジュール、および上部電極のはんだ付け方法
JP4281050B2 (ja) * 2003-03-31 2009-06-17 株式会社デンソー 半導体装置
CN100587930C (zh) * 2005-05-17 2010-02-03 松下电器产业株式会社 倒装片安装体及倒装片安装方法
JP4640345B2 (ja) 2007-01-25 2011-03-02 三菱電機株式会社 電力用半導体装置
JP5217014B2 (ja) * 2008-01-15 2013-06-19 日産自動車株式会社 電力変換装置およびその製造方法
JP4579314B2 (ja) 2008-06-02 2010-11-10 本田技研工業株式会社 半導体モジュール
JP5414336B2 (ja) * 2009-04-16 2014-02-12 パナソニック株式会社 電子部品
JP5251991B2 (ja) * 2011-01-14 2013-07-31 トヨタ自動車株式会社 半導体モジュール
JP5732880B2 (ja) * 2011-02-08 2015-06-10 株式会社デンソー 半導体装置及びその製造方法
JP2013211497A (ja) * 2012-03-30 2013-10-10 Keihin Corp 部品接合構造
WO2015016017A1 (ja) * 2013-07-31 2015-02-05 富士電機株式会社 半導体装置
JP6228412B2 (ja) * 2013-09-18 2017-11-08 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP6000227B2 (ja) * 2013-11-21 2016-09-28 三菱電機株式会社 半導体装置の製造方法
US20160322342A1 (en) * 2014-01-15 2016-11-03 Panasonic Intellectual Property Management Co. Lt Semiconductor device
KR102004785B1 (ko) * 2014-03-18 2019-07-29 삼성전기주식회사 반도체모듈 패키지 및 그 제조 방법
JP6293030B2 (ja) * 2014-10-09 2018-03-14 三菱電機株式会社 電力用半導体装置
JP6406975B2 (ja) * 2014-10-24 2018-10-17 三菱電機株式会社 半導体素子および半導体装置
DE112016005807B4 (de) 2015-12-16 2024-05-08 Mitsubishi Electric Corporation Halbleitereinheit und Verfahren zur Herstellung derselben

Also Published As

Publication number Publication date
DE112016005807T5 (de) 2018-09-27
CN108369933B (zh) 2021-06-29
WO2017104500A1 (ja) 2017-06-22
DE112016005807B4 (de) 2024-05-08
JPWO2017104500A1 (ja) 2018-05-24
CN108369933A (zh) 2018-08-03

Similar Documents

Publication Publication Date Title
JP6444537B2 (ja) 半導体装置及びその製造方法
JP6139710B2 (ja) 電極端子、電力用半導体装置、および電力用半導体装置の製造方法
US9673118B2 (en) Power module and method of manufacturing power module
US9418916B2 (en) Semiconductor device
JP6439389B2 (ja) 半導体装置
JP6610590B2 (ja) 半導体装置とその製造方法
US9059153B2 (en) Semiconductor device
WO2016024445A1 (ja) 半導体装置
JP2013102112A (ja) 半導体装置及び半導体装置の製造方法
JP2016134540A (ja) 電力用半導体装置
JP2023161017A (ja) 半導体モジュール
JP2023181544A (ja) 半導体モジュール
JP2017199809A (ja) 電力用半導体装置
JP5233853B2 (ja) 半導体装置
CN108292642B (zh) 电力用半导体装置
US11302670B2 (en) Semiconductor device including conductive post with offset
JP5885545B2 (ja) 樹脂封止型パワーモジュール
JP2013004658A (ja) 電力用半導体装置及びその製造方法
JP2017017204A (ja) 半導体装置の製造方法
JP5217014B2 (ja) 電力変換装置およびその製造方法
CN111354709A (zh) 半导体装置及其制造方法
JP2020088030A (ja) 板はんだおよび半導体装置の製造方法
JP7274954B2 (ja) 半導体装置
JP6462609B2 (ja) 半導体装置
KR20170014635A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171218

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181030

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181127

R150 Certificate of patent or registration of utility model

Ref document number: 6444537

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250