JP2013102112A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】製造時におけるはんだ付け工程を簡略化でき、外部端子の接合精度に優れた半導体装置を提供する。
【解決手段】この半導体装置は、絶縁基板4上に形成された回路パターンを構成する金属層5に穴5aを形成し、この穴5aに外部端子20を圧入することによって、外部端子20が金属層5に接続されており、外部端子20と穴5aとの接触部5bにおける、外部端子20と直交する方向の断面において、外部端子20が、穴5aの内周に対し40%以上接触している。
【選択図】図1

Description

本発明は、絶縁基板上に形成された回路パターンを構成する金属層に、外部端子が接続された半導体装置及びその製造方法に関する。
IGBT(Insulated Gate Bipolar Transistor)等のパワー半導体素子等をモジュール化した半導体装置は、例えば図18に示すパッケージ構造をなしている。
図18に示す半導体装置は、樹脂ケース52の底部に、冷却板51が配設されている。冷却板51上には、絶縁基板53の両面に金属層54,55が接合した絶縁配線基板56が配設され、はんだ層57aを介して、絶縁配線基板56の金属層55と、冷却板51とが接合している。絶縁配線基板56上には、半導体素子58が配設され、はんだ層57bを介して、絶縁配線基板56の金属層54と、半導体素子58とが接合している。また、絶縁配線基板56上には外部端子59が配設され、はんだ層57cを介して絶縁配線基板56の金属層54と、外部端子59とが接合している。各半導体素子58は、ボンディングワイヤ60により、外部端子59と電気的に接続している。そして、樹脂ケース52の内部には、封止樹脂61が充填されて封止されている。
図18に記載されるように、従来の半導体装置においては、はんだ等の接続材を用いて、絶縁配線基板の金属層上に外部端子を接合している。そして、図18や特許文献1等に記載されるように、はんだ接合の際に外部端子を固定保持してはんだ付けし易くするため、樹脂ケースと外部端子とを予め一体化したものを用いて、絶縁配線基板の金属層上に外部端子を接合している。
また、特許文献2には、絶縁配線基板に筒状外部端子連結部を接合し、該外部端子連結部に外部端子を挿入して、絶縁配線基板と外部端子とを接続することが記載されている。
特開平10−233484号公報 特開2010−27814号公報
しかしながら、はんだ等の接続材を用いて絶縁配線基板の金属層上に外部端子を接合する場合、回路基板に、半導体素子をはんだ付けする工程と、外部端子をはんだ付けする工程とをそれぞれ別々に行う必要があり、はんだ付け工程が煩雑となるという問題があった。
また、絶縁配線基板の金属層上に外部端子を接合する際に、外部端子が固定保持されていないと、位置ずれ等が生じ易く外部端子の接合精度に問題があった。樹脂ケースと外部端子とを予め一体化したものを用いることで、外部端子が固定保持された状態ではんだ接合でき、接合時における位置ずれを抑えることができるものの、この場合、樹脂ケースと外部端子とを一体化させる工程が増えるので、製造工程が煩雑化し、製造コストが嵩む問題があった。
また、特許文献2においても、はんだ等の接続材を用いて絶縁配線基板と筒状外部端子連結部とを接合しているので、半導体装置の製造時におけるはんだ付け工程の簡略化を図ることはできなかった。また、筒状外部端子を絶縁配線基板上に接合する際に、筒状外部端子が固定保持されていないと位置ずれ等が生じる恐れがあり、外部端子の接合精度が損なわれるおそれがあった。更には、特許文献2に開示された方法では、筒状外部端子連結部を別途用意する必要があるので、部品点数が嵩み、材料コストが嵩む問題があった。
よって、本発明の目的は、製造時におけるはんだ付け工程を簡略化でき、外部端子の接合精度に優れた半導体装置及び半導体装置の製造方法を提供することにある。
上記目的を達成するため、本発明の半導体装置は、絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入することによって、前記外部端子が前記金属層に接続されており、前記外部端子と前記穴との接触部における、前記外部端子と直交する方向の断面において、前記外部端子が、前記穴の内周に対し40%以上接触していることを特徴とする。
本発明の半導体装置によれば、絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入して両者が接合されているので、接合時における位置ずれが生じ難く、外部端子の位置精度が良好で、かつ、金属層と外部端子とのはんだ付け工程を省略することもできる。また、外部端子と穴との接触部における、外部端子と直交する方向の断面において、外部端子が、穴の内周に対し40%以上接触しているので、導電性や、外部端子と金属層との接合強度が良好である。
本発明の半導体装置は、前記外部端子の前記穴への圧入部に、絞り加工により外周に突出した突起部が設けられ、この突起部が前記穴の内周面に接触していることが好ましい。この態様においては、前記圧入前の状態で、前記外部端子の圧入部の最大径から、前記穴の内径を引いた値が、0〜0.25mmであることが好ましい。
本発明の半導体装置は、前記外部端子の前記穴への圧入部に、絞り加工のないストレートな柱状部が設けられ、この柱状部の少なくとも一部が前記穴の内周面に接触していることが好ましい。この態様においては、前記圧入前の状態で、前記外部端子の圧入部の最大径から、前記穴の内径を引いた値が、0〜0.15mmであることが好ましい。
上記各態様によれば、外部端子と金属層との接合強度をより向上でき、金属層からの外部端子の抜けをより確実に防止できる。
本発明の半導体装置は、前記穴の内周が、前記外部端子の圧入部に適合する穴形状をなしていることが好ましい。この態様によれば、外部端子の、穴の内周に対する接触面積を大きくできるので、導電性や、外部端子と金属層との接合強度が良好である。
本発明の半導体装置は、前記外部端子の前記穴側の先端は、先端に向かってテーパ状に縮径していることが好ましい。この態様によれば、外部端子の圧入時における中心位置の調整が容易となり、外部端子を金属層に圧入し易くできる。
本発明の半導体装置は、前記外部端子の前記穴への圧入部表面及び/又は前記穴の内周面に、メッキ層が設けられ、前記外部端子を前記穴に圧入した状態で加熱して前記メッキ層を溶融させて、該メッキ層により前記外部端子と前記穴とが接合されているか、あるいは、前記外部端子の前記穴への圧入部表面及び/又は前記穴の内周面に、焼結材が塗布されており、前記外部端子を前記穴に圧入した状態で加熱して前記焼結材を焼結させて、前記外部端子と前記穴とが接合されていることが好ましい。この態様によれば、外部端子と金属層との接合強度をより向上でき、金属層からの外部端子の抜けをより確実に防止できる。
本発明の半導体装置の前記外部端子は、その軸方向途中に絞り加工が施されて凹み部が設けられており、この凹み部が封止樹脂で覆われて、前記半導体装置が封止樹脂で封入されていることが好ましい。この態様によれば、外部端子の凹み部が封止樹脂で覆われるので、外部端子の金属層に対する引き抜き強度を向上させることができ、金属層からの外部端子の抜けを一層確実に防止することができる。
また、本発明の半導体装置の製造方法は、絶縁基板上に形成された回路パターンを構成する金属層に、外部端子が接続された半導体装置の製造方法であって、
絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入して、前記外部端子と前記穴との接触部における、前記外部端子と直交する方向の断面において、前記外部端子を前記穴の内周に対し40%以上接触させることを特徴とする。
本発明の半導体装置の製造方法によれば、絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入して両者を接合するので、接合時における位置ずれが生じ難く、外部端子を金属層の所望の位置に精度よく接合できる。また、外部端子と穴との接触部における、外部端子と直交する方向の断面において、外部端子が、穴の内周に対し40%以上接触させるので、外部端子を金属層にはんだ付けしなくても、導電性や、外部端子と金属層との接合強度が良好である。
本発明の半導体装置の製造方法は、前記外部端子の前記穴への圧入部表面及び/又は前記穴の内周面に、メッキ層を形成しておき、前記外部端子を前記穴に圧入すると共に、前記金属層上に半導体素子を配置し、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記金属層とを接合させると共に、前記メッキ層を溶融させて該メッキ層により前記外部端子と前記穴とを接合させることが好ましい。この態様によれば、外部端子と金属層とをより強固に接合できる。
本発明の半導体装置の製造方法は、前記外部端子の前記穴への圧入部表面及び/又は前記穴の内周面に、焼結材を塗布しておき、前記外部端子を前記穴に圧入すると共に、前記金属層上に半導体素子を配置し、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記金属層とを接合させると共に、前記焼結材を焼結させて前記外部端子と前記穴とを接合させることが好ましい。この態様によれば、外部端子と金属層とをより強固に接合できる。
本発明の半導体装置の製造方法は、前記外部端子の軸方向途中に絞り加工を施して、凹み部を形成しておき、前記半導体素子と前記金属層とを接合させ且つ前記外部端子を前記穴に圧入して接合した後、前記外部端子の凹み部が封止樹脂で覆われるように、封止樹脂を充填して前記半導体装置を封入することが好ましい。この態様によれば、外部端子の凹み部が封止樹脂で覆われるので、外部端子の金属層に対する引き抜き強度を向上させることができ、金属層からの外部端子の抜けを一層確実に防止することができる。
本発明によれば、製造時におけるはんだ付け工程を簡略化でき、外部端子の接合精度、接合強度に優れ、かつ、導電性に優れた半導体装置を生産性よく製造できる。
本発明の半導体装置の第1実施形態を示す概略断面図である。 図1のA部分の拡大図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のC−C線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のD−D線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のE−E線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のF−F線での断面図である。 本発明の半導体装置の第2実施形態を示す要部拡大断面図である。 本発明の半導体装置の第3実施形態を示す要部拡大断面図である。 本発明の半導体装置の第4実施形態を示す概略断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のG−G線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のH−H線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のI−I線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のJ−J線での断面図である。 本発明の半導体装置において、樹脂ケースを用いずに、装置全体を樹脂で覆う構造の、第1例を示す概略断面図である。 同構造の、第2例を示す概略断面図である。 同構造の、第3例を示す概略断面図である。 同構造の、第4例を示す概略断面図である。 従来の半導体装置の一例を示す概略断面図である。
本発明の半導体装置について図面を参照して説明する。図1には、本発明の半導体装置の第1実施形態が示されている。
この半導体装置は、樹脂ケース2の底部に、冷却板1が配設されている。冷却板1は、放熱性の高い材料で構成される。例えば、銅、アルミニウム、銅合金、アルミニウム合金などが挙げられる。
冷却板1上には、絶縁配線基板3が配設されている。絶縁配線基板3は、絶縁基板4の両面に金属層5,6が接合してなるものであって、金属層5によって、絶縁基板4上に所定の回路パターンが形成されている。そして、絶縁配線基板3の金属層6と、冷却板1とが、はんだ層7aを介して接合している。
絶縁配線基板3としては、特に限定は無いが、例えば、セラミック基板上に銅板を直接接合させたDirect Bonding Copper基板や、セラミックスと銅板とをろう材を介して接合したActive Metal Brazed Copper基板等が挙げられる。
絶縁配線基板3の回路パターンを構成する金属層5の所定箇所には、外部端子20が接合している。また、同金属層5には、半導体素子8が、はんだ層7bを介して接合している。半導体素子8は、用途により異なるが、例えば、IGBT等のパワー半導体素子、FWD等の整流素子等が挙げられる。この実施形態では、各半導体素子8は、ボンディングワイヤ9を介して、外部端子20と電気的に接続している。そして、樹脂ケース2の内部には、ゲル、エポキシ樹脂などの封止樹脂10が充填されて、封止樹脂10で封止されている。
絶縁配線基板3の金属層5と、外部端子20との接合部分について、図2を用いて更に詳細に説明する。
図2に示されるように、絶縁配線基板3の金属層5には、外部端子20が圧入される外部端子接続穴5aが形成されており、該外部端子接続穴5aに外部端子20が圧入されて、絶縁配線基板3の金属層5と、外部端子20とが接合している。すなわち、本発明の半導体装置においては、外部端子20と金属層5とが、はんだ付け工程を経ずに接合されている。
外部端子20と外部端子接続穴5aとの接触部5bにおける、外部端子20と直交する方向の断面、すなわち、図2の接触部5bにおけるB−B断面において、外部端子20は、外部端子接続穴5aの内周に対し40%以上接触していることが必要である。外部端子の接触面積が40%未満であると、接合強度や導電性が不十分である。接触面積が40%以上であれば、十分な接合強度と導電性が得られる。
外部端子20の形状は、特に限定は無い。円柱状、角柱状等いずれの形状のものを用いることができる。また、外部端子20の外部端子接続穴5aへの圧入部の形状は、例えば、図3〜6に示す形状をなすものなどを好ましく用いることができる。
図3に示される外部端子20aは、絞り加工のないストレートな柱状部21からなる圧入部と、該圧入部から先端に向かってテーパ状に縮径している縮径部23とを備えている。この外部端子20aを、外部端子接続穴5aに圧入すると、柱状部21が、外部端子接続穴5aの内周面に接触して両者が接合する。また、先端がテーパ状に縮径しているので、外部端子20aを外部端子接続穴5aに圧入する際に中心位置の調整が容易となり、圧入し易い。
外部端子20aの圧入部の最大外径Rmaxは、圧入前の状態で、該最大外径Rmaxと、外部端子接続穴5aの内径Rとの差分(Rmax−R)が、0〜0.15mmであることが好ましく、0.05〜0.15mmがより好ましく、0.05〜0.10mmがより好ましい。上記差分が、上記範囲内となるように最大外径Rmaxを設定することで、外部端子の破損や、絶縁配線基板3の破損等を生じることなく、外部端子20aを外部端子接続穴5aに圧入して両者を強固に接合でき、外部端子接続穴5aからの外部端子20aの抜けを防止できる。
図4〜6に示される外部端子20b〜20dは、絞り加工により外周に突出した突起部22を有する圧入部と、該圧入部から先端に向かってテーパ状に縮径している縮径部23とを備えている。この外部端子を、外部端子接続穴5aに圧入すると、突起部22bが、外部端子接続穴5aの内周面に接触して両者が接合する。また、先端がテーパ状に縮径しているので、外部端子を外部端子接続穴5aに圧入する際に中心位置の調整が容易となり、圧入し易い。なお、絞り加工によって形成される突起部の形状は、図4〜6に示す形状に限定されない。
外部端子20b〜20dにおいて、圧入部の最大外径Rmaxは、圧入前の状態で、該最大外径Rmaxと、外部端子接続穴5aの内径Rとの差分(Rmax−R)が、0〜0.25mmであることが好ましく、0.05〜0.25mmがより好ましく、0.10〜0.20mmがより好ましい。上記差分が、上記範囲内となるように最大外径Rmaxを設定することで、外部端子の破損や、金属層5の破損等を生じることなく、外部端子を外部端子接続穴5aに圧入して両者を強固に接合でき、外部端子接続穴5aからの外部端子の抜けを防止できる。
外部端子接続穴5aは、その内周が、外部端子の圧入部に適合する穴形状をなしていることが好ましい。外部端子接続穴5aの内周が、外部端子の圧入部に適合する穴形状をなしていることにより、外部端子の、穴の内周に対する接触面積を大きくできる。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の第1実施形態について説明する。
絶縁配線基板3に金属層5で内周を覆われた外部端子接続穴5aを形成し、該外部端子接続穴5aに外部端子20を圧入する(圧入工程)。
その際、外部端子20と外部端子接続穴5aとの接触部5bにおける、外部端子20と直交する方向の断面、すなわち、図2の接触部5bにおけるB−B断面において、外部端子20は、外部端子接続穴5aの内周に対し40%以上接触させる。両者の接触面積は、外部端子20の圧入部の形状、外部端子接続穴5aの穴形状により容易に調整できる。例えば、図3に示すように、外部端子の圧入部が絞り加工のないストレートな柱状部からなり、かつ、外部端子接続穴5aの穴形状がそれに適合する形状をなしている場合は、両者の接触面積をほぼ100%とすることができる。また、図4〜6に示すように、外部端子の圧入部が、絞り加工により外周に突出した突起部を有するものを用いた場合、突起部の形状や、最大外径Rmaxを調整することにより両者の接触面積を調整できる。
次に、冷却板1上に、はんだ層7aを介して、絶縁配線基板3の金属層6側が接触するように配置し、絶縁配線基板3の金属層5の所定の回路パターン上にはんだ層7bを介して半導体素子8を配置する。そして、この状態でリフロー炉に導入し、はんだ層7a、7bをそれぞれ融解させて、冷却板1と絶縁配線基板3の金属層6とを接合すると共に、半導体素子8と絶縁配線基板3の金属層5とを接合する(リフロー工程)。
次に、絶縁配線基板3の金属層5上に配設された各半導体素子8と、外部端子20とをボンディングワイヤ9を介して電気的に接続する。
そして、冷却板1の周囲を樹脂ケース2で囲い、樹脂ケース2で囲われた内部に封止樹脂10を充填し、封止樹脂を硬化することで本発明の半導体装置が製造される。
なお、この実施形態では、圧入工程を行った後にリフロー工程を行ったが、リフロー工程後に圧入工程を行ってもよい。
図7には、本発明の半導体装置の第2実施形態が示されている。この半導体装置は、絶縁配線基板3の金属層5に、外部端子接続穴5aが形成されており、該外部端子接続穴5aに外部端子20が圧入されている。また、外部端子20の圧入部表面には、メッキ層25が設けられており、該メッキ層25が融解して、外部端子20の圧入部と、外部端子接続穴5aの内周面とが接合している。なお、この実施形態では、メッキ層は外部端子の圧入部表面に形成されているが、外部端子接続穴5aの内周面に形成されてもよく、外部端子の圧入部表面と外部端子接続穴5aの内周面との双方に形成されていてもよい。
メッキ層28の厚みは、圧入前の状態で5μm以下が好ましい。
メッキ層28は、単層であってもよく、複数のメッキ層が積層したものであってもよいが、少なくとも最表層が350℃以下の温度で溶融するものが好ましく用いられる。溶融温度が350℃以下のメッキ材料としては、Snメッキ、SnAg系はんだメッキ、SnBi系はんだメッキ、SnSb系はんだメッキ、SnCu系はんだメッキ、SnIn系はんだメッキ等が挙げられる。溶融温度が350℃以下であれば、半導体素子等をはんだ付けする際のリフロー工程時に溶融できる。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の第2実施形態について説明する。
絶縁配線基板3の金属層5に外部端子接続穴5aを形成し、この外部端子接続穴5aに、圧入部表面にメッキ層25が形成された外部端子20を圧入する(圧入工程)。外部端子20の圧入部に形成されるメッキ層25の厚みは、圧入前の状態で5μm以下が好ましい。
次に、冷却板1上に、はんだ層7aを介して、絶縁配線基板3の金属層6側が接触するように配置し、絶縁配線基板3の金属層5の所定の回路パターン上にはんだ層7bを介して半導体素子8を配置する。そして、この状態でリフロー炉に導入し、はんだ層7a、7bをそれぞれ融解させると共に、メッキ層25を溶融させて、冷却板1と絶縁配線基板3の金属層6との接合、半導体素子8と絶縁配線基板3の金属層5との接合、溶融したメッキ層25により外部端子20と外部端子接続穴5aの内周面との接合を行う(リフロー工程)。リフロー時における加熱温度は、350℃以下が好ましく、250〜330℃がより好ましい。加熱温度が350℃を超えると、半導体素子等が熱的損傷する恐れがある。
次に、絶縁配線基板3の金属層5上に配設された各半導体素子8と、外部端子20とをボンディングワイヤ9を介して電気的に接続する。
そして、冷却板1の周囲を樹脂ケース2で囲い、樹脂ケース2で囲われた内部に封止樹脂10を充填し、封止樹脂を硬化することで上記半導体装置が製造される。
図8には、本発明の半導体装置の第3実施形態が示されている。この半導体装置は、絶縁配線基板3の金属層5に、外部端子接続穴5aが形成されており、該外部端子接続穴5aに外部端子20が圧入されている。また、外部端子20の圧入部表面及び/又は外部端子接続穴5aの内周面には、焼結材26が塗布されており、該焼結材26が焼結して、外部端子20の圧入部と、外部端子接続穴5aの内周面とが接合している。
焼結材26としては、350℃以下の温度で焼結するものが好ましく用いられる。例えばAg系やCu系の焼結材料等が挙げられる。焼結温度が350℃以下であれば、半導体素子等をはんだ付けする際のリフロー工程時に焼結できる。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の第3実施形態について説明する。
絶縁配線基板3の金属層5に外部端子接続穴5aを形成する。この外部端子接続穴5aの内周面及び/又は外部端子20の圧入部に焼結材を塗布した後、外部端子接続穴5aに外部端子20を圧入する(圧入工程)。
次に、冷却板1上に、はんだ層7aを介して、絶縁配線基板3の金属層6側が接触するように配置し、絶縁配線基板3の金属層5の所定の回路パターン上にはんだ層7bを介して半導体素子8を配置する。そして、この状態でリフロー炉に導入し、はんだ層7a、7bをそれぞれ融解させて、冷却板1と絶縁配線基板3の金属層6とを接合し、更に半導体素子8と絶縁配線基板3の金属層5とを接合すると共に、焼結材26を焼結させて外部端子20と外部端子接続穴5aの内周面とを接合させる(リフロー工程)。リフロー時における加熱温度は、350℃以下が好ましく、250〜330℃がより好ましい。加熱温度が350℃を超えると、半導体素子等が熱的損傷する恐れがある。
次に、絶縁配線基板3の金属層5上に配設された各半導体素子8と、外部端子20とをボンディングワイヤ9を介して電気的に接続する。
そして、冷却板1の周囲を樹脂ケース2で囲い、樹脂ケース2で囲われた内部に封止樹脂10を充填し、封止樹脂を硬化することで上記半導体装置が製造される。
図9及び図10には、本発明の半導体装置の第4実施形態が示されている。上記した第1の実施形態と実質的に同一部分には同符号を付して、その説明を省略する。
この実施形態に係る半導体装置は、外部端子20の軸方向途中に絞り加工が施されて、凹み部28が形成されている。また、この実施形態における外部端子20eは、図10に示すように円柱状の柱状部21を有しており、その軸方向両端に先細テーパ状の縮径部23,23が形成されていると共に、柱状部21の軸方向中央に円形断面となるように絞り加工が施されて、環状の凹み部28が設けられている。
そして、図9に示すように、樹脂ケース2の内部に配置された絶縁基板3、半導体素子8、外部端子20の一部が封止樹脂10で覆われると共に、外部端子20に設けられた凹み部28が封止樹脂10で覆われている。
この実施形態では、外部端子20の凹み部28が封止樹脂10で覆われるため、外部端子20に引き抜き力が作用しても、封止樹脂10が凹み部28に引っ掛かって抵抗となり、外部端子20の金属層5に対する引き抜き強度を向上させることができ、金属層5から外部端子20が抜け外れることを一層確実に防止することができる。
また、凹み部28を有する外部端子20としては、図11〜13に示す形状のものであってもよい。図11に示す外部端子20fは、柱状部21の軸方向途中に断面十字形状となるように絞り加工が施され、その周方向に均等な間隔で4つの凹み部28が設けられている。図12に示す外部端子20gは、柱状部21の軸方向途中において、断面がY字形状となるように絞り加工が施され、その周方向に均等な間隔で3つの凹み部28が設けられている。図13に示す外部端子20hは、柱状部21の軸方向途中に略長方形断面となるように絞り加工が施され、その両側に一対の凹み部28が設けられている。
また、凹み部28は、外部端子20の軸方向途中の任意の箇所に単独で設けたり、所定間隔をあけて複数設けることもでき、特に限定されない。
また、凹み部28の形状としては、図10〜13に示す外部端子20e、20f、20g、20hに形成されたものに限定されない。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の第4実施形態について説明する。
始めに外部端子20の軸方向途中に所定の絞り加工を施して、凹み部28を形成しておおく(凹み部形成工程)。次いで、絶縁配線基板3の金属層5に外部端子接続穴5aを形成し、これに外部端子20を圧入する(圧入工程)。その後、冷却板1上にはんだ層7aを介して絶縁配線基板3を配置すると共に、絶縁配線基板3にはんだ層7bを介して半導体素子8を配置した後、リフロー炉に導入して冷却板1と絶縁配線基板3の金属層6とを接合して、半導体素子8と絶縁配線基板3の金属層5とを接合する(リフロー工程)。次に、各半導体素子8と外部端子20とをボンディングワイヤ9を介して電気的に接続する。そして、冷却板1の周囲を樹脂ケース2で囲い、外部端子20の凹み部28が、封止樹脂10で覆われるように、樹脂ケース2で囲われた内部に封止樹脂10を充填し、封止樹脂10を硬化することで上記半導体装置が製造される(図9参照)。
これにより外部端子20の凹み部28が封止樹脂10で覆われるので、外部端子20に引き抜き力が作用しても、凹み部28内に充填された封止樹脂10に引っ掛かって抵抗となり、外部端子20の金属層5に対する引き抜き強度を向上させることができる。
なお、以上説明した各実施形態においては、樹脂ケース2で囲まれた内部空間に封止樹脂10が充填されるようになっているが、樹脂ケース2を用いずに半導体装置を封止樹脂10で封止した構造としてもよい。例えば、所定形状をなした金型のキャビティ内に各半導体装置を配置しておき、その状態で金型のキャビティ内に封止樹脂10を充填して硬化させた後、金型から各半導体装置を取り出すことで、樹脂ケース2を用いずに半導体装置を封止樹脂10で封止した構造とすることができる。図14〜17には、このような樹脂ケース2を用いない半導体装置の例が示されている。
図14に示す半導体装置は、樹脂ケース2を使用せずに、その外周全体が封止樹脂10で覆われた形状をなしている。その他の形状は前記各実施形態と同様である。
図15に示す半導体装置は、冷却板1が設けられていない以外は、図14に示す半導体装置と同様の構造をなしている。
図16に示す半導体装置は、ワイヤボンディング9を用いる代わりに、各半導体素子8と外部端子20とを、リードフレーム12を介して電気的に接続した構造をなしている。リードフレーム12の一端は、はんだ層7cを介して各半導体素子8に接続され、他端は、はんだ層7cを介して絶縁配線基板3の金属層5に接続されている。
図17に示す半導体装置は、所定の回路パターンが形成されたプリント基板14を介して、各半導体素子8と外部端子20とが電気的に接続された構造をなしている。プリント基板14には接続孔14aが形成されており、外部端子20が挿通されていると共に、はんだ層7cを介して、各半導体素子8がプリント基板14の図示しない配線パターンに接続されている。なお、図17の部分拡大図に示すように、外部端子20に凹み部28が設けられている場合、同凹み部28は、プリント基板14の上方又は下方の位置(図17では、プリント基板14の上方に位置している)となるように形成されている。
以下、実施例を用いて本発明を具体的に説明する。なお、以下の実施例において、絶縁配線基板として、厚さ1mmの絶縁基板の両面に、厚さ1.2mmの銅板が接合されたものを用いた。
(試験例1)
絶縁配線基板の一方の面に形成された銅板に、図2に示すように、円柱状の外部端子接続穴5aを形成した。この穴に、図3に示す形状の外部端子20aを圧入した。
外部端子20aと外部端子接続穴5aとの接触部5bにおける、外部端子20aと直交する方向の断面(図2の接触部5bにおけるB−B断面)において、外部端子20aは、外部端子接続穴5aの内周に対し100%接触していた。
そして、外部端子接続穴5aの内径Rを調整して、外部端子20aの圧入部の最大外径Rmaxと、外部端子接続穴5aの内径Rとの差分(Rmax−R)を、0.05〜0.25mmの範囲で変化させた。
(試験例2)
試験例1において、図4に示す形状の外部端子20bを用いた以外は、試験例1と同様にして、外部端子20bを外部端子接続穴5aに圧入した。
外部端子20bと外部端子接続穴5aとの接触部5bにおける、外部端子20bと直交する方向の断面(図2の接触部5bにおけるB−B断面)において、外部端子20bは、外部端子接続穴5aの内周に対し50%接触していた。
そして、外部端子接続穴5aの内径Rを調整して、外部端子20bの圧入部の最大外径Rmaxと、外部端子接続穴5aの内径Rとの差分(Rmax−R)を、0.05〜0.25mmの範囲で変化させた。
(試験例3)
試験例1において、図4に示す形状の外部端子20bの最大外径Rmaxを変えた以外は、試験例1と同様にして、外部端子20bを外部端子接続穴5aに圧入した。
外部端子20bと外部端子接続穴5aとの接触部5bにおける、外部端子20bと直交する方向の断面(図2の接触部5bにおけるB−B断面)において、外部端子20bは、外部端子接続穴5aの内周に対し40%接触していた。
そして、外部端子接続穴5aの内径Rを調整して、外部端子20bの圧入部の最大外径Rmaxと、外部端子接続穴5aの内径Rとの差分(Rmax−R)を、0.05〜0.25mmの範囲で変化させた。
(試験例4)
試験例1において、図4に示す形状の外部端子20bの最大外径Rmaxを変えた以外は、試験例1と同様にして、外部端子20bを外部端子接続穴5aに圧入した。
外部端子20bと外部端子接続穴5aとの接触部5bにおける、外部端子20bと直交する方向の断面(図2の接触部5bにおけるB−B断面)において、外部端子20bは、外部端子接続穴5aの内周に対し30%接触していた。
そして、外部端子接続穴5aの内径Rを調整して、外部端子20bの圧入部の最大外径Rmaxと、外部端子接続穴5aの内径Rとの差分(Rmax−R)を、0.05〜0.15mmの範囲で変化させた。
(試験例5)
絶縁配線基板の銅板に、円柱状の外部端子をはんだ付けして両者を接合した。
上記各試験例により得られた外部端子と絶縁配線基板との接合体について、接合強度及び電気抵抗を測定した。結果を表1にまとめて記す。
なお、電気抵抗は、外部端子と絶縁配線基板との接合体に電流を流し、圧入部の電圧を測定して抵抗値を求めた。そして、試験例5の抵抗値を100として、各試験例の抵抗値を相対値で算出した。
また、接合強度は、絶縁配線基板を固定した状態で外部端子を引張り、外部端子が絶縁配線基板から引き抜かれる際の引張強度の最大値を接合強度として記録した。そして、試験例5の接合強度を100として、各試験例の接合強度を相対値で算出した。
表1に示されるように、試験例1〜3と、試験例4との比較から、外部端子の穴内周への接触面積が40%以上であれば、十分な導電性及び接合強度を確保できた。そして、試験例1〜3は、外部端子と絶縁配線基板とをはんだ付けして接合した試験例5よりも導電性が良好であった。
また、外部端子として、絞り加工のない円柱状のものを用いた試験例1においては、外部端子の最大外径と、該外部端子を圧入する穴の直径との差が0.05〜0.15mmであれば、絶縁配線基板の銅板に形成した穴に外部端子を容易に圧入できた。
また、外部端子として、絞り加工がされたものを用いた試験例2〜3においては、外部端子の最大外径と、該外部端子を圧入する穴の直径との差が0.05〜0.25mmであれば、絶縁配線基板の銅板に形成した穴に外部端子を容易に圧入できた。
1、51:冷却板
2、52:樹脂ケース
3、56:絶縁配線基板
4、53:絶縁基板
5、6、54、55:金属層
5a:外部端子接続穴
5b:接触部
7a、7b、7c、57a、57b、57c:はんだ層
8、58:半導体素子
9、60:ボンディングワイヤ
10、61:封止樹脂
12:リードフレーム
14:プリント基板
20、20a、20b、20c、20d、20e、20f、20g、20h、59:外部端子
21:柱状部
22:突起部
23:縮径部
25:メッキ層
26:焼結材
28:凹み部

Claims (14)

  1. 絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入することによって、前記外部端子が前記金属層に接続されており、
    前記外部端子と前記穴との接触部における、前記外部端子と直交する方向の断面において、前記外部端子が、前記穴の内周に対し40%以上接触していることを特徴とする半導体装置。
  2. 前記外部端子の前記穴への圧入部には、絞り加工により外周に突出した突起部が設けられ、この突起部が前記穴の内周面に接触している請求項1に記載の半導体装置。
  3. 前記圧入前の状態で、前記外部端子の圧入部の最大径から、前記穴の内径を引いた値が、0〜0.25mmである請求項2に記載の半導体装置。
  4. 前記外部端子の前記穴への圧入部には、絞り加工のないストレートな柱状部が設けられ、この柱状部の少なくとも一部が前記穴の内周面に接触している請求項1に記載の半導体装置。
  5. 前記圧入前の状態で、前記外部端子の圧入部の最大径から、前記穴の内径を引いた値が、0〜0.15mmである請求項4に記載の半導体装置。
  6. 前記外部端子の前記穴側の先端は、先端に向かってテーパ状に縮径している請求項1〜5のいずれか1つに記載の半導体装置。
  7. 前記穴の内周が、前記外部端子の圧入部に適合する穴形状をなしている請求項1〜6のいずれか1つに記載の半導体装置。
  8. 前記外部端子の前記穴への圧入部表面及び/又は前記穴の内周面に、メッキ層が設けられ、前記外部端子を前記穴に圧入した状態で加熱して前記メッキ層を溶融させて、該メッキ層により前記外部端子と前記穴とが接合されている請求項1〜7のいずれか1つに記載の半導体装置。
  9. 前記外部端子の前記穴への圧入部表面及び/又は前記穴の内周面に、焼結材が塗布されており、前記外部端子を前記穴に圧入した状態で加熱して前記焼結材を焼結させて、前記外部端子と前記穴とが接合されている請求項1〜7のいずれか1つに記載の半導体装置。
  10. 前記外部端子は、その軸方向途中に絞り加工が施されて凹み部が設けられており、この凹み部が封止樹脂で覆われて、前記半導体装置が封止樹脂で封入されている、請求項1〜9のいずれか1つに記載の半導体装置。
  11. 絶縁基板上に形成された回路パターンを構成する金属層に、外部端子が接続された半導体装置の製造方法であって、
    絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入して、前記外部端子と前記穴との接触部における、前記外部端子と直交する方向の断面において、前記外部端子を前記穴の内周に対し40%以上接触させることを特徴とする半導体装置の製造方法。
  12. 前記外部端子の前記穴への圧入部表面及び/又は前記穴の内周面に、メッキ層を形成しておき、前記外部端子を前記穴に圧入すると共に、前記金属層上に半導体素子を配置し、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記金属層とを接合させると共に、前記メッキ層を溶融させて該メッキ層により前記外部端子と前記穴とを接合させる、請求項11に記載の半導体装置の製造方法。
  13. 前記外部端子の前記穴への圧入部表面及び/又は前記穴の内周面に、焼結材を塗布しておき、前記外部端子を前記穴に圧入すると共に、前記金属層上に半導体素子を配置し、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記金属層とを接合させると共に、前記焼結材を焼結させ前記外部端子と前記穴とを接合させる、請求項11に記載の半導体装置の製造方法。
  14. 前記外部端子の軸方向途中に絞り加工を施して、凹み部を形成しておき、
    前記半導体素子と前記金属層とを接合させ且つ前記外部端子を前記穴に圧入して接合した後、前記外部端子の凹み部が封止樹脂で覆われるように、封止樹脂を充填して前記半導体装置を封入する、請求項11〜13のいずれか1つに記載の半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015135891A (ja) * 2014-01-17 2015-07-27 株式会社豊田自動織機 半導体装置
JP2015220341A (ja) * 2014-05-19 2015-12-07 三菱電機株式会社 金属ベース基板、パワーモジュール、および金属ベース基板の製造方法
JP2016063018A (ja) * 2014-09-17 2016-04-25 富士電機株式会社 半導体装置およびその製造方法
US10923414B2 (en) 2018-03-16 2021-02-16 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2021082706A (ja) * 2019-11-19 2021-05-27 富士電機株式会社 電力用半導体モジュール
US11189547B2 (en) 2019-02-15 2021-11-30 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method
WO2021245915A1 (ja) * 2020-06-05 2021-12-09 三菱電機株式会社 パワー半導体装置及びその製造方法並びに電力変換装置
US12087655B2 (en) 2020-01-10 2024-09-10 Fuji Electric Co., Ltd. Semiconductor apparatus and vehicle

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037848B2 (en) 2017-12-19 2021-06-15 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method
US11901273B2 (en) 2021-07-26 2024-02-13 Infineon Technologies Ag Power module with press-fit contacts

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298129A (ja) * 2000-02-24 2001-10-26 Eupec Europaeische Ges Fuer Leistungshalbleiter Mbh & Co Kg 電力半導体モジュール
JP2007027467A (ja) * 2005-07-19 2007-02-01 Nichicon Corp 半導体モジュール
JP2009147314A (ja) * 2007-11-16 2009-07-02 Semikron Elektronik Gmbh & Co Kg 基板及び加圧装置を有するパワー半導体モジュール
JP2010282999A (ja) * 2009-06-02 2010-12-16 Keihin Corp グラウンド端子を有する電子装置
JP2012004226A (ja) * 2010-06-15 2012-01-05 Mitsubishi Electric Corp 電力用半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5999749A (ja) * 1982-11-30 1984-06-08 Toshiba Corp 半導体装置
JP3519211B2 (ja) * 1996-04-18 2004-04-12 日本インター株式会社 複合半導体装置
JP3013807B2 (ja) * 1997-04-18 2000-02-28 日立エーアイシー株式会社 配線基板のバンプ形成方法
JP5125269B2 (ja) * 2007-07-11 2013-01-23 三菱電機株式会社 パワー半導体モジュール
JP5043743B2 (ja) * 2008-04-18 2012-10-10 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP4567773B2 (ja) * 2008-07-18 2010-10-20 三菱電機株式会社 電力用半導体装置
US8586420B2 (en) * 2011-09-29 2013-11-19 Infineon Technologies Ag Power semiconductor arrangement and method for producing a power semiconductor arrangement

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298129A (ja) * 2000-02-24 2001-10-26 Eupec Europaeische Ges Fuer Leistungshalbleiter Mbh & Co Kg 電力半導体モジュール
JP2007027467A (ja) * 2005-07-19 2007-02-01 Nichicon Corp 半導体モジュール
JP2009147314A (ja) * 2007-11-16 2009-07-02 Semikron Elektronik Gmbh & Co Kg 基板及び加圧装置を有するパワー半導体モジュール
JP2010282999A (ja) * 2009-06-02 2010-12-16 Keihin Corp グラウンド端子を有する電子装置
JP2012004226A (ja) * 2010-06-15 2012-01-05 Mitsubishi Electric Corp 電力用半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015135891A (ja) * 2014-01-17 2015-07-27 株式会社豊田自動織機 半導体装置
US9756729B2 (en) 2014-01-17 2017-09-05 Kabushiki Kaisha Toyota Jidoshokki Semiconductor device having a first circuit board mounted with a plurality of semiconductor elements and a second circuit board mounted with a plurality of electronic components
JP2015220341A (ja) * 2014-05-19 2015-12-07 三菱電機株式会社 金属ベース基板、パワーモジュール、および金属ベース基板の製造方法
JP2016063018A (ja) * 2014-09-17 2016-04-25 富士電機株式会社 半導体装置およびその製造方法
US10923414B2 (en) 2018-03-16 2021-02-16 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US11189547B2 (en) 2019-02-15 2021-11-30 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method
JP2021082706A (ja) * 2019-11-19 2021-05-27 富士電機株式会社 電力用半導体モジュール
JP7347153B2 (ja) 2019-11-19 2023-09-20 富士電機株式会社 電力用半導体モジュール
US12087655B2 (en) 2020-01-10 2024-09-10 Fuji Electric Co., Ltd. Semiconductor apparatus and vehicle
WO2021245915A1 (ja) * 2020-06-05 2021-12-09 三菱電機株式会社 パワー半導体装置及びその製造方法並びに電力変換装置
JPWO2021245915A1 (ja) * 2020-06-05 2021-12-09
JP7286016B2 (ja) 2020-06-05 2023-06-02 三菱電機株式会社 パワー半導体装置及びその製造方法並びに電力変換装置

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