KR20180106957A - 반도체 장치와 그 제조 방법 및 전극판 - Google Patents

반도체 장치와 그 제조 방법 및 전극판 Download PDF

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쇼 후나노
다쿠야 가도구치
유지 하나키
신고 이와사키
다카노리 가와시마
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도요타지도샤가부시키가이샤
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Abstract

반도체 장치(10)는, 전극판(40a)과, 금속 부재(30a)와, 상기 금속 부재(30a)를 상기 전극판(40a)에 접속되어 있는 땜납(84)을 갖고 있다. 상기 전극판(40a)의 표면에, 제1 홈(41)과 제2 홈군이 마련되어 있다. 제1 홈은, 제1 내지 제4 직선 부분을 갖는다. 제2 홈군은, 상기 제1 홈(41)으로 둘러싸인 범위 내에 배치되어 있고, 외주측 단부가 상기 제1 홈(41)에 접속되어 있다. 상기 제2 홈군이, 제1 내지 제4 세트를 구비하고 있다. 각 세트는, 상기 제1 내지 제4 직선 부분에 접속되어 있는 복수의 상기 제2 홈(42)을 구비하고 있다. 상기 금속 부재(30a)를, 상기 전극판(40a)과 상기 금속 부재(30a)의 적층 방향에서 보았을 때, 상기 금속 부재(30a)의 상기 땜납(84)에 접속되어 있는 영역의 외주연이, 상기 제1 세트 내지 제4 세트를 가로지른다.

Description

반도체 장치와 그 제조 방법 및 전극판{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE, AND ELECTRODE PLATE}
본 명세서에 개시된 기술은, 반도체 장치와 그 제조 방법 및 전극판에 관한 것이다.
일본 특허 공개 제2016-195222호에 개시되어 있는 반도체 장치는, 전극판과, 금속 부재와, 전극판과 금속 부재를 접속하는 땜납을 구비하고 있다. 전극판의 표면에는, 환상으로 신장되는 복수의 환상 홈이 마련되어 있다. 전극판 표면의 중앙부가, 복수의 환상 홈에 의해 다중으로 둘러싸여 있다. 금속 부재는, 복수의 환상 홈이 존재하는 범위에 땜납을 통해 접속되어 있다.
상술한 복수의 환상 홈은, 땜납의 습윤 확산을 정지시키기 위해 설치되어 있다. 전극판에 다중으로 환상 홈이 마련되어 있음으로써, 사이즈가 다른 다종의 금속 부재를 전극판에 적절하게 납땜할 수 있다. 예를 들어, 환상 홈이 삼중으로 마련되어 있는 경우(즉, 가장 외주측의 제1 환상 홈과, 제1 환상 홈의 내주측에 설치된 제2 환상 홈과, 제2 환상 홈의 내주측에 설치된 제3 환상 홈이 마련되어 있는 경우)에 대해서, 이하에 설명한다.
제3 환상 홈보다도 작은 금속 부재를 전극판에 납땜할 경우에는, 제3 환상 홈의 내주측 범위에 금속 부재가 납땜된다. 이 경우에, 금속 부재와 전극판 사이의 위치로부터 그 외주측으로 넘쳐나온 땜납이, 전극판의 표면을 외주측을 향해 습윤 확산된다. 땜납이 제3 환상 홈까지 습윤 확산되면, 제3 환상 홈에서 땜납의 습윤 확산이 정지된다. 이 때문에, 필요 이상으로 땜납이 습윤 확산되는 것이 방지되어, 적절한 형상의 땜납 필렛이 형성된다.
제3 환상 홈보다도 크며 제2 환상 홈보다도 작은 금속 부재를 전극판에 납땜할 경우에는, 제2 환상 홈의 내주측 범위에 제3 환상 홈을 덮도록 금속 부재가 배치되고, 제2 환상 홈의 내주측 범위에 금속 부재가 납땜된다. 이 경우에는, 금속 부재와 전극판 사이의 위치로부터 그 외주측으로 넘쳐나온 땜납의 습윤 확산이, 제2 환상 홈에서 정지된다. 이 때문에, 적절한 형상의 땜납 필렛이 형성된다.
제2 환상 홈보다도 크며 제1 환상 홈보다도 작은 금속 부재를 전극판에 납땜할 경우에는, 제1 환상 홈의 내주측 범위에 제2 환상 홈과 제3 환상 홈을 덮도록 금속 부재가 배치되고, 제1 환상 홈의 내주측 범위에 금속 부재가 납땜된다. 이 경우에는, 금속 부재와 전극판 사이의 위치로부터 그 외주측으로 넘쳐나온 땜납의 습윤 확산이, 제1 환상 홈에서 정지한다. 이 때문에, 적절한 형상의 땜납 필렛이 형성된다.
이와 같이, 제1 환상 홈보다도 사이즈가 작은 금속 부재라면, 사이즈가 다른 각종 금속 부재를 전극판에 적합하게 납땜할 수 있다.
일본 특허 공개 제2016-195222호의 반도체 장치에서도, 환상 홈과 금속 부재와의 위치 관계가 특정한 경우에는, 금속 부재를 전극판에 적합하게 납땜할 수 없는 경우가 있다. 또한, 이하에서는, 제3 환상 홈과 금속 부재와의 위치 관계를 예로서 설명하지만, 다른 환상 홈에서도 동일한 것을 말할 수 있다. 금속 부재가 제3 환상 홈과 대략 동일한 사이즈일 경우에는, 금속 부재의 외주연이 제3 환상 홈의 근방에 배치된다. 이 경우에는, 금속 부재와 전극판 사이의 위치로부터 그 외주측으로 넘쳐나온 땜납의 습윤 확산이, 제3 환상 홈에서 정지하는 경우도 있고, 제3 환상 홈을 넘처 외주측까지 더 습윤 확산되는 경우가 있다. 위치에 따라서 땜납이 습윤 확산되는 범위가 상이하고, 땜납이 왜곡된 형상이 되는 경우가 있다. 또한, 금속 부재가 제3 환상 홈과 대략 동일한 사이즈일 경우에는, 오차에 의해 금속 부재의 일부가 제3 환상 홈으로부터 외측으로 비어져나오는 경우가 있다. 또한, 정사각형의 제3 환상 홈에 대하여 직사각형의 금속 부재를 사용하는 경우 등에도, 금속 부재의 일부가 제3 환상 홈으로부터 외측으로 비어져나오는 경우가 있다. 이들과 같이 금속 부재의 일부가 제3 환상 홈으로부터 외측으로 비어져 나오면, 금속 부재가 제3 환상 홈으로부터 외측으로 비어져 나온 위치에서는 땜납이 제2 환상 홈까지 습윤 확산되고, 금속 부재가 제3 환상 홈으로부터 외측으로 비어져 나오지 않은 위치에서는 땜납이 제3 환상 홈에서 정지한다. 이 때문에, 땜납이 왜곡된 형상이 된다. 이들과 같이 땜납이 왜곡된 형상이 되면, 땜납의 내부에서 높은 응력이 발생하기 쉬워, 땜납의 신뢰성이 저하된다. 또한, 양산 시에, 땜납의 형상이 안정되지 않아, 땜납의 품질의 변동이 크다. 이와 같이, 일본 특허 공개 제2016-195222호의 기술에서는, 땜납이 습윤 확산되는 범위를 정확하게 제어할 수 없는 경우가 있다.
또한, 일본 특허 공개 제2016-195222호에서는, 블록상의 금속 부재가 전극판에 납땜되었지만, 다른 금속 부재(예를 들어, 반도체 칩의 표면 전극 등)를 전극판에 대하여 납땜하는 경우에도, 동일한 문제가 발생한다. 본 명세서에서는, 보다 다양한 금속 부재를 전극판에 적절하게 납땜하는 것이 가능한 기술을 제공한다.
본 개시의 제1 형태는, 전극판과, 금속 부재와, 상기 금속 부재를 상기 전극판에 접속하고 있는 땜납을 갖는다. 상기 전극판의 표면에, 제1 홈과 제2 홈군이 마련되어 있다. 상기 제1 홈은, 직사각형의 각 변을 따라서 신장되는 제1 직선 부분, 제2 직선 부분, 제3 직선 부분 및 제4 직선 부분을 가짐과 함께 환상으로 신장되어 있다. 제2 홈군은, 상기 제1 홈으로 둘러싸인 범위 내에 배치되어 있고, 외주측 단부가 상기 제1 홈에 접속되어 있다. 상기 제2 홈군은 복수의 제2 홈을 포함한다. 상기 제2 홈군이, 상기 제1 직선 부분에 접속되어 있는 복수의 상기 제2 홈을 구비하는 제1 세트와, 상기 제2 직선 부분에 접속되어 있는 복수의 상기 제2 홈을 구비하는 제2 세트와, 상기 제3 직선 부분에 접속되어 있는 복수의 상기 제2 홈을 구비하는 제3 세트와, 상기 제4 직선 부분에 접속되어 있는 복수의 상기 제2 홈을 구비하는 제4 세트를 갖고 있다. 상기 땜납이, 상기 범위 내의 상기 전극판의 표면과, 상기 전극판의 표면에 대향하는 상기 금속 부재의 표면을 접속하고 있다. 상기 금속 부재를, 상기 전극판과 상기 금속 부재의 적층 방향에서 보았을 때, 상기 금속 부재의 상기 땜납에 접속되어 있는 영역의 외주연이, 상기 제1 세트, 상기 제2 세트, 상기 제3 세트 및 상기 제4 세트를 가로지르도록 배치되어 있다.
또한, 제1 홈은, 직사각형의 각 변을 따라서 신장되는 제1 내지 제4 직선 부분을 갖고 있으면, 그 밖의 부분은, 제1 홈이 환상으로 신장된다는 구성을 만족시키는 한에 있어서 어떤 형상이어도 된다. 예를 들어, 제1 홈은, 직사각형의 코너부를 모따기한 형상이어도 된다.
이 반도체 장치에서는, 전극판의 표면에, 제1 홈과 제2 홈군이 마련되어 있다. 제2 홈군은, 제1 홈으로 둘러싸인 범위 내에 배치되어 있고, 외주측 단부가 제1 홈에 접속되어 있다. 또한, 금속 부재의 땜납에 접속되어 있는 영역의 외주연이 제2 홈군(즉, 제1 세트, 제2 세트, 제3 세트 및 제4 세트)을 가로지르도록 배치되어 있다. 이 때문에, 납땜 시에 금속 부재와 전극판 사이의 위치로부터 그 외주측으로 넘쳐나온 땜납은, 제2 홈군을 따라서 외주측으로 습윤 확산되기 쉽고, 제1 홈에 달하기 쉽다. 땜납이 제1 홈에 달하면, 제1 홈 내에 땜납이 유입되고, 제1 홈의 외주측으로 땜납이 습윤 확산되는 것이 억제된다. 이와 같이, 이 반도체 장치에서는, 제1 홈보다도 내주측에서는 제2 홈군에 의해 땜납의 습윤 확산이 촉진되고, 제1 홈에 의해 제1 홈보다도 외측으로 땜납이 습윤 확산되는 것이 억제된다. 이 때문에, 금속 부재의 땜납에 접속되어 있는 영역의 외주연이 제2 홈군을 가로지르도록 배치되어 있으면, 금속 부재의 사이즈나 형상에 의하지 않고, 안정되게, 제1 홈까지 땜납을 습윤 확산되게 함과 함께 제1 홈에서 땜납을 정지시킬 수 있다. 이 구조에 의하면, 보다 다양한 금속 부재를 전극판에 적합하게 납땜할 수 있다.
본 개시의 제1 형태는, 상기 전극판이, 상기 범위의 중앙에 평탄면을 구비하고, 상기 평탄면은 상기 제2 홈군을 갖지 않아도 된다.
본 개시의 제1 형태는, 상기 제2 홈의 각각이, 다른 상기 제2 홈에 연결되어 있지 않아도 된다. 즉, 상기 제1 세트의 제2 홈이 상기 제2 내지 상기 제4 세트의 상기 제2 홈에 연결되어 있지 않아도 된다. 또한, 상기 땜납이 수지로 덮여 있어도 된다.
본 개시의 제1 형태는, 상기 제2 홈의 각각이, 상기 제1 홈에 대하여 수직으로 접속되어 있어도 된다.
본 개시의 제1 형태는, 상기 전극판과 반대측의 상기 금속 부재의 표면에, 땜납을 통해 반도체 칩이 접속되어 있어도 된다.
본 개시의 제1 형태는, 상기 금속 부재가, 반도체 칩의 표면 전극이어도 된다.
본 개시의 제2 형태는, 반도체 장치의 제조 방법에 관한 것이다. 본 개시의 제2 형태는, 땜납을 통해 금속 부재를 전극판에 접속하는 것을 구비한다. 상기 전극판의 표면에, 직사각형의 각 변을 따라서 신장되는 제1 직선 부분, 제2 직선 부분, 제3 직선 부분 및 제4 직선 부분을 가짐과 함께 환상으로 신장되는 제1 홈과, 상기 제1 홈으로 둘러싸인 범위 내에 배치되어 있고, 외주측 단부가 상기 제1 홈에 접속되어 있는 제2 홈군이 마련되어 있으며, 상기 제2 홈군은 복수의 제2 홈을 포함하고, 상기 제2 홈군이, 상기 제1 직선 부분에 접속되어 있는 복수의 제2 홈을 구비하는 제1 세트와, 상기 제2 직선 부분에 접속되어 있는 복수의 제2 홈을 구비하는 제2 세트와, 상기 제3 직선 부분에 접속되어 있는 복수의 제2 홈을 구비하는 제3 세트와, 상기 제4 직선 부분에 접속되어 있는 복수의 제2 홈을 구비하는 제4 세트를 갖고 있으며, 상기 땜납을 통해 금속 부재를 전극판에 접속할 때, 상기 전극판과 상기 금속 부재를 대향시키고, 상기 금속 부재를, 상기 전극판과 상기 금속 부재의 적층 방향에서 보았을 때에 상기 금속 부재의 상기 땜납에 접속되는 영역의 외주연이 상기 제1 세트, 제2 세트, 제3 세트 및 제4 세트를 가로지르도록 배치한 상태에서, 상기 범위와 상기 영역을 땜납으로 접속한다.
본 개시의 제3 형태는, 반도체 칩을 접속하기 위한 전극판에 관한 것이다. 본 개시의 제3 형태는 전극판을 구비하고, 상기 전극판의 표면에, 직사각형의 각 변을 따라서 신장되는 제1 직선 부분, 제2 직선 부분, 제3 직선 부분 및 제4 직선 부분을 가짐과 함께 환상으로 신장되는 제1 홈과, 상기 제1 홈으로 둘러싸인 범위 내에 배치되어 있고, 외주측 단부가 상기 제1 홈에 접속되어 있는 제2 홈군이 마련되어 있으며, 상기 제2 홈군은 복수의 제2 홈을 포함하고, 상기 제2 홈군이, 상기 제1 직선 부분에 접속되어 있는 복수의 상기 제2 홈을 구비하는 제1 세트와, 상기 제2 직선 부분에 접속되어 있는 복수의 상기 제2 홈을 구비하는 제2 세트와, 상기 제3 직선 부분에 접속되어 있는 복수의 상기 제2 홈을 구비하는 제3 세트와, 상기 제4 직선 부분에 접속되어 있는 복수의 상기 제2 홈을 구비하는 제4 세트를 갖고 있으며, 상기 범위가 땜납을 접합하기 위한 범위이다.
또한, 본 명세서는, 제1 홈과 제2 홈군을 갖는 전극판에 땜납을 통해 금속 부재를 접속함으로써, 반도체 장치를 제조하는 방법과, 그 방법에 사용하는 전극판도 제안한다.
본 발명의 예시적인 실시예의 특징, 이점, 및 기술적 및 산업적 의의는 첨부 된 도면을 참조하여 이하에서 설명되며, 동일한 도면 부호는 동일한 요소를 나타낸다:
도 1은 반도체 장치의 사시도.
도 2는 도 1, 3의 II-II선에 있어서의 반도체 장치의 단면도.
도 3은 전극판의 하면을 나타내는 평면도.
도 4는 도 3의 IV-IV선에 있어서의 반도체 장치의 단면도.
도 5는 반도체 장치의 제조 공정의 설명도.
도 6은 반도체 장치의 제조 공정의 설명도.
도 7은 반도체 장치의 제조 공정의 설명도.
도 8은 반도체 장치의 제조 공정의 설명도.
도 9는 반도체 장치의 제조 공정의 설명도.
도 10은 반도체 장치의 제조 공정의 설명도.
도 11은 변형예의 반도체 장치의 도 2에 대응하는 단면도.
도 12는 변형예의 전극판의 도 3에 대응하는 평면도.
도 1에 나타내는 실시 형태의 반도체 장치(10)는, 절연체인 수지층(60)과, 수지층(60)으로부터 외측으로 돌출되는 주 단자(16) 및 신호 단자(18)를 갖고 있다. 도 5, 6은, 반도체 장치(10)의 제조 과정을 나타내고 있다. 도 5에 도시한 바와 같이, 수지층(60)을 형성하기 전에 있어서는, 주 단자(16)와 신호 단자(18)가 서로 접속되어 있다. 이하에서는, 주 단자(16)와 신호 단자(18)가 서로 접속된 부품을, 리드 프레임(12)이라고 한다. 리드 프레임(12)은 방열판(14a, 14b)을 갖고 있다. 도 1에 있어서는, 방열판(14a, 14b)은 수지층(60)으로 덮여 있다. 도 5에 도시한 바와 같이, 방열판(14a) 상에 IGBT(insulated gate bipolar transistor)(20a)와 다이오드(22a)가 배치되어 있다. IGBT(20a) 상에 금속 블록(30a)이 배치되어 있다. 다이오드(22a) 상에 금속 블록(32a)이 배치되어 있다. 도 5의 금속 블록(30a, 32a) 상에 도 6의 전극판(40a)이 배치되어 있다. 도 5에 도시한 바와 같이, 방열판(14b) 상에 IGBT(20b)와 다이오드(22b)가 배치되어 있다. IGBT(20b) 상에 금속 블록(30b)이 배치되어 있다. 다이오드(22b) 상에 금속 블록(32b)이 배치되어 있다. 도 5의 금속 블록(30b, 32b) 상에 도 6의 전극판(40b)이 배치되어 있다. 금속 블록(30a, 30b, 32a, 32b) 및 전극판(40a, 40b)은, 구리에 의해 구성되어 있다. 도 1에 있어서는, IGBT(20a, 20b), 다이오드(22a, 22b), 금속 블록(30a, 30b, 32a, 32b) 및 전극판(40a, 40b)은, 수지층(60)으로 덮여 있다. 단, 전극판(40a, 40b)의 상면은, 수지층(60)으로부터 노출되어 있다. 또한, IGBT(20a, 20b) 및 다이오드(22a, 22b)의 주요부는, 땜납에 의해 다른 부재에 접속되어 있다. IGBT(20a, 20b) 및 다이오드(22a, 22b)의 접속 구조는 대략 동등하므로, 이하에서는, IGBT(20a)의 접속 구조에 대하여 설명한다.
도 2에 도시한 바와 같이, IGBT(20a)는, 신호 전극(70), 이미터 전극(72), 반도체 기판(74) 및 콜렉터 전극(76)을 갖고 있다. 반도체 기판(74)의 상면에, 신호 전극(70)과 이미터 전극(72)이 배치되어 있다. 또한, 도 2에서는 하나의 신호 전극(70)이 나타나 있지만, 반도체 기판(74)의 상면에는 복수의 신호 전극(70)이 설치되어 있다. 반도체 기판(74)의 하면에, 콜렉터 전극(76)이 배치되어 있다. IGBT(20a)는, 방열판(14a) 상에 배치되어 있다. 콜렉터 전극(76)은, 땜납(80)에 의해 방열판(14a)의 상면에 접속되어 있다. IGBT(20a)의 측방에는, 복수의 신호 단자(18)가 배치되어 있다. IGBT(20a)의 각 신호 전극(70)은, 본딩 와이어(19)에 의해 대응하는 신호 단자(18)에 접속되어 있다. IGBT(20a)의 이미터 전극(72) 상에 금속 블록(30a)이 배치되어 있다. 이미터 전극(72)은, 땜납(82)에 의해 금속 블록(30a)의 하면에 접속되어 있다. 금속 블록(30a) 상에 전극판(40a)이 배치되어 있다. 금속 블록(30a)의 상면은, 땜납(84)에 의해 전극판(40a)의 하면에 접속되어 있다. 방열판(14a)의 상면, IGBT(20a), 금속 블록(30a) 및 전극판(40a)의 하면은, 수지층(60)에 의해 덮여 있다.
도 3에 도시한 바와 같이, 전극판(40a)의 하면에는, 환상으로 신장되는 제1 홈(41)과, 직선상으로 신장되는 복수의 제2 홈(42)이 마련되어 있다. 제1 홈(41)은, 코너부가 둥글게 된 직사각형을 따라서 신장되어 있고, 4개의 직선부(41a 내지 41d)를 갖고 있다. 제1 홈(41)에 의해 둘러싸인 범위 내에, 복수의 제2 홈(42)이 마련되어 있다. 복수의 제2 홈(42)은, 제1 홈(41)에 의해 둘러싸인 범위의 중심측으로부터 외주측을 향해 신장되어 있다. 각 제2 홈(42)의 외주측 단부는, 제1 홈(41)에 접속되어 있다. 제1 홈(41)의 직선부(41a 내지 41d)의 각각에 대하여 복수의 제2 홈(42)이 접속되어 있다. 이하에서는, 제1 직선부(41a)에 접속되어 있는 복수의 제2 홈(42)을 제1 세트라 하고, 제2 직선부(41b)에 접속되어 있는 복수의 제2 홈(42)을 제2 세트라 하며, 제3 직선부(41c)에 접속되어 있는 복수의 제2 홈(42)을 제3 세트라 하고, 제4 직선부(41d)에 접속되어 있는 복수의 제2 홈(42)을 제4 세트라고 한다. 제1 세트의 제2 홈(42)의 각각은, 제1 직선부(41a)에 대하여 수직으로 신장되어 있다. 제2 세트의 제2 홈(42)의 각각은, 제2 직선부(41b)에 대하여 수직으로 신장되어 있다. 제3 세트의 제2 홈(42)의 각각은, 제3 직선부(41c)에 대하여 수직으로 신장되어 있다. 제4 세트의 제2 홈(42)의 각각은, 제4 직선부(41d)에 대하여 수직으로 신장되어 있다. 도 2에 도시한 바와 같이, 제1 홈(41)은 제2 홈(42)보다도 깊다. 도 3에 도시한 바와 같이, 제2 홈(42)의 각각은, 제1 홈(41)에 접속되어 있는 부분을 제외하고, 다른 홈에 접속되어 있지 않다. 즉, 제2 홈(42)의 각각은, 다른 제2 홈(42)으로부터 독립되어 있다. 제1 홈(41)으로 둘러싸인 범위의 중앙에는, 제2 홈(42)이 마련되지 않은 평탄면(44)이 마련되어 있다.
도 3의 파선은, 금속 블록(30a)의 위치를 나타내고 있다. 금속 블록(30a)을, 금속 블록(30a)과 전극판(40a)의 적층 방향에서 보았을 때, 금속 블록(30a)은 제1 홈(41)으로 둘러싸인 범위 내에 배치되어 있다. 도 3과 같이 금속 블록(30a)을 적층 방향에서 보았을 때, 금속 블록(30a)의 외주연은, 제1 세트 내지 제4 세트의 제2 홈(42)을 가로지르도록 배치되어 있다. 도 2에 도시한 바와 같이, 땜납(84)은 금속 블록(30a)의 상면의 대략 전체에 접합되어 있다. 또한, 땜납(84)은, 제1 홈(41)으로 둘러싸인 범위의 대략 전체에서 전극판(40a)에 접합되어 있다. 땜납(84)은, 제1 홈(41)의 내면과 각 제2 홈(42)의 내면에 접합되어 있다.
도 4는, 도 3의 IV-IV선의 위치에 있어서의 반도체 장치(10)의 단면도이다. 도 4는, 도 3에 있어서 제1 홈(41)으로 둘러싸인 범위 내이며 금속 블록(30a)과 중복되지 않는 범위를 덮는 땜납(84)의 단면을 나타내고 있다. 도 4에 나타내는 범위에서는, 땜납(84)의 표면에, 제2 홈(42)을 따라서 요철이 형성되어 있다. 이렇게 땜납(84)의 표면이 요철을 가지므로, 땜납(84)의 표면의 각 오목부 내에 수지층(60)이 들어가 있다. 이 때문에, 수지층(60)이 땜납(84)으로부터 박리되기 어려워, 수지층(60)에 의해 적합하게 IGBT(20a) 등을 보호할 수 있다.
이어서, 반도체 장치(10)의 제조 방법에 대하여 설명한다. 먼저, 도 5에 도시한 바와 같이, 리드 프레임(12)의 방열판(14a, 14b) 상에, IGBT(20a, 20b), 다이오드(22a, 22b), 금속 블록(30a, 30b, 32a, 32b)을 납땜한다. 보다 상세하게는, 방열판(14a) 상에, 땜납(80)용 땜납 시트, IGBT(20a), 땜납(82)용 땜납 시트 및 금속 블록(30a)을 이 순서대로 적층한다. IGBT(20b), 다이오드(22a, 22b)에 대해서도, 동일하게 하여 각 부재를 적층한다. 이어서, 리드 프레임(12)을 리플로우로에서 가열한다. 그러자, 각 땜납 시트가 용융되고, 그 후, 응고된다. 도 2에 도시한 바와 같이, 땜납(80)용 땜납 시트가 용융된 후에 응고되면, 땜납(80)이 방열판(14a)과 콜렉터 전극(76)에 접합된다. 따라서, 방열판(14a)과 콜렉터 전극(76)이 땜납(80)에 의해 접속된다. 땜납(82)용 땜납 시트가 용융된 후에 응고되면, 땜납(82)이 이미터 전극(72)과 금속 블록(30a)에 접합된다. 따라서, 이미터 전극(72)과 금속 블록(30a)이 땜납(82)에 의해 접속된다. IGBT(20b), 다이오드(22a, 22b)도, 대략 동일하게 하여 각 부재에 땜납을 통해 접속된다.
이어서, IGBT(20a, 20b)의 각 신호 전극(70)을, 본딩 와이어(19)에 의해 대응하는 신호 단자(18)에 접속한다.
이어서, 도 6에 나타내는 바와 같이, 전극판(40a)을 금속 블록(30a, 32a)에 접속하고, 전극판(40b)을 금속 블록(30b, 32b)에 접속한다. 각 금속 블록에 대한 전극판의 접속 방법은 대략 동등하므로, 이하에서는, 금속 블록(30a)에 대한 전극판(40a)의 접속 방법에 대하여 설명한다. 먼저, 도 7에 나타내는 바와 같이, 제1 홈(41)과 제2 홈(42)이 마련되어 있는 측의 표면이 위를 향하도록 전극판(40a)을 배치한다. 이어서, 제1 홈(41)과 제2 홈(42)이 마련되어 있는 표면 상에, 땜납 시트(84a)를 배치한다. 또한, 땜납 시트(84a) 상에, 도 5에 도시한 바와 같이 조립된 반제품을 배치한다. 여기에서는, 금속 블록(30a)을 땜납 시트(84a)의 상면에 접촉시킨다. 이에 의해, 땜납 시트(84a)가, 금속 블록(30a)과 전극판(40a)에 의해 사이에 끼워진다. 도 3에 도시한 바와 같이, 금속 블록(30a)을 적층 방향에서 보았을 때에 금속 블록(30a)의 외주연이 제1 세트 내지 제4 세트의 제2 홈(42)과 교차하도록, 금속 블록(30a)을 제1 홈(41)으로 둘러싸인 범위 내에 배치한다. 땜납 시트(84a)는, 금속 블록(30a)의 바로 아래의 범위 내에만 배치되고, 금속 블록(30a)의 외주측에는 배치되지 않는다.
이어서, 도 7에 나타내는 적층체를, 리플로우로에서 가열한다. 그러자, 땜납 시트(84a)가 용융된다. 용융된 땜납은, 금속 블록(30a)의 바로 아래의 범위로부터, 그 외주측으로 습윤 확산된다. 땜납의 일부는, 도 7의 화살표로 나타낸 바와 같이, 제2 홈(42) 내로 유입된다. 제2 홈(42) 내로 유입된 땜납은, 외주측을 향해 흐른다. 또한, 제2 홈(42) 내의 땜납에 선도됨으로써, 제2 홈(42)의 외부(즉, 제2 홈(42)에 인접하는 전극판(40a)의 표면)에서도, 땜납이 외주측을 향해 흐른다. 즉, 제2 홈(42)에 의해, 땜납이 외주측을 향해 습윤 확산되는 것이 촉진된다. 땜납이 제1 홈(41)까지 달하면, 제1 홈(41) 내로 땜납이 유입된다. 이에 의해, 제1 홈(41)의 외주측으로 땜납이 습윤 확산되는 것이 억제된다. 이 때문에, 도 8에 나타내는 바와 같이, 제1 홈(41)에 의해 둘러싸인 범위의 대략 전체로, 땜납(84)이 습윤 확산된다. 그 후, 적층체가 냉각되면, 땜납(84)이 응고된다. 땜납(84)에 의해, 금속 블록(30a)과 전극판(40a)이 접속된다.
또한, 금속 블록(30a)으로 덮여 있지 않은 범위의 땜납(84)의 표면에는, 도 4에 도시한 바와 같이 제2 홈(42)을 따라서 요철이 형성된다.
또한, 도 8에 나타내는 바와 같이, 제1 홈(41)으로 둘러싸인 범위의 중앙부(즉, 금속 블록(30a)의 중앙부의 바로 아래)에는, 제2 홈(42)이 형성되지 않은 평탄면(44)이 마련되어 있다. 이 때문에, 평탄면(44)과 금속 블록(30a)의 사이에 존재하는 땜납(84)의 두께가 얇아진다. 땜납(84)의 열전도율은, 금속 블록(30a) 및 전극판(40a)의 열전도율보다도 낮다. 이 때문에, 평탄면(44)을 설치하여 전극판(40a)과 금속 블록(30a) 사이의 땜납(84)의 두께를 얇게 함으로써, 전극판(40a)과 금속 블록(30a) 사이의 열저항을 저감할 수 있다.
또한, 땜납(84)의 양이 적은 경우에도, 제2 홈(42)에 의해 땜납의 습윤 확산이 촉진되므로, 제1 홈(41)으로 둘러싸인 범위의 대략 전체로 땜납을 습윤 확산될 수 있게 할 수 있다. 또한, 땜납(84)의 양이 많은 경우에는, 잉여의 땜납이 제1 홈(41) 내로 흡수된다. 이 때문에, 잉여의 땜납이 금속 블록(30a)의 측면을 타고오르는 것을 억제할 수 있다. 이와 같이, 땜납(84)의 양에 관계없이, 제1 홈(41)으로 둘러싸인 범위의 대략 전체로 적합하게 땜납이 습윤 확산되므로, 땜납(84)의 필렛 형상이 안정된다. 따라서, 땜납(84)의 품질이 안정된다.
이어서, 도 9에 나타내는 바와 같이, 사출 성형에 의해 수지층(60)을 형성한다. 수지층(60)에 의해, 방열판(14a, 14b), IGBT(20a, 20b), 다이오드(22a, 22b), 금속 블록(30a, 30b, 32a, 32b) 및 전극판(40a, 40b)을 밀봉한다. 이 때, 도 4에 도시한 바와 같이, 땜납(84)의 표면의 오목부 내에 수지층(60)이 유입된다. 이 때문에, 수지층(60)의 땜납(84)에 대한 접촉 면적이 넓어져, 수지층(60)이 땜납(84)으로부터 박리되기 어려워진다.
이어서, 도 10에 도시한 바와 같이, 수지층(60)의 상면을 절삭함으로써, 수지층(60)의 상면에 전극판(40a, 40b)을 노출시킨다. 또한, 도시하지 않았지만, 수지층(60)의 하면을 절삭함으로써, 수지층(60)의 하면에 방열판(14a, 14b)을 노출시킨다.
이어서, 리드 프레임(12)의 불필요한 부분을 커트함으로써, 도 1에 도시한 바와 같이, 주 단자(16) 및 신호 단자(18)를 서로로부터 분리시킨다. 이에 의해, 도 1에 나타내는 반도체 장치(10)가 완성된다.
상술한 금속 블록(30a)과 전극판(40a)을 납땜하는 방법에서는, 도 2에 도시한 바와 같이 금속 블록(30a)의 상면 전체가 땜납(84)에 접속되어 있고, 도 3에 도시한 바와 같이 금속 블록(30a)의 외주연(즉, 땜납(84)에 접속되어 있는 금속 블록(30a)의 상면의 외주연)이 제1 내지 제4 세트의 제2 홈(42)을 가로지르도록 배치되어 있다. 이와 같이, 금속 블록(30) 중 땜납(84)에 접속되어 있는 영역의 외주연이 제1 내지 제4 세트의 제2 홈(42)을 가로지르도록 배치되어 있으면, 제1 홈(41)으로 둘러싸인 범위의 대략 전역으로 땜납(84)을 습윤 확산될 수 있게 할 수 있다. 이 때문에, 도 3에 나타내는 금속 블록(30a)과는 다른 사이즈나 형상을 갖는 금속 블록을 사용하는 경우에도, 금속 블록(30) 중 땜납(84)에 접속되어 있는 영역의 외주연이 제1 내지 제4 세트의 제2 홈(42)을 가로지르도록 배치되어 있으면, 제1 홈(41)으로 둘러싸인 범위의 대략 전역에 적합하게 땜납(84)을 접합시킬 수 있다. 즉, 땜납(84)에 접속되어 있는 영역의 사이즈가 평탄면(44)의 사이즈보다도 크며 제1 홈(41)의 사이즈보다도 작은 금속 블록이면, 어떤 사이즈 및 형상의 금속 블록이라도, 적합하게 납땜할 수 있다.
또한, 오차에 의해 금속 블록(30a)의 위치가 어긋났다고 해도, 금속 블록(30) 중 땜납(84)에 접속되어 있는 영역의 외주연이 제1 내지 제4 세트의 제2 홈(42)을 가로지르도록 배치되어 있으면, 제1 홈(41)으로 둘러싸인 범위의 대략 전역에 적합하게 땜납(84)을 접합시킬 수 있다. 이 때문에, 반도체 장치(10)의 양산 시에 금속 블록(30a)의 설치 위치에 변동이 발생했다고 해도, 땜납(84)의 필렛 형상이 안정된다. 이 때문에, 땜납(84)의 품질을 안정시킬 수 있다.
이상에서 설명한 바와 같이 본 명세서에 개시된 기술에 의하면, 금속 블록의 사이즈, 금속 블록의 형상, 금속 블록의 배치 위치 등이 다른 다양한 경우에 있어서, 적합하게 금속 블록을 전극판(40a)에 납땜할 수 있다.
또한, 상술한 실시 형태에서는, 금속 블록(30a)과 전극판(40a)의 접속 개소에 제1 홈 및 제2 홈이 형성되어 있었다. 그러나, 다른 금속 부재와 전극판과의 접속 개소에 제1 홈과 제2 홈을 마련해도 된다. 예를 들어, 도 11에 도시한 바와 같이, 콜렉터 전극(76)(금속 부재의 1종)과 방열판(14a)(전극판의 1종)과의 접속 개소(즉, 방열판(14a)의 표면)에, 제1 홈(41)과 제2 홈(42)을 마련해도 된다.
또한, 상술한 실시 형태에서는, 도 3에 도시한 바와 같이, 각 제2 홈(42)이 독립되어 있었다. 그러나, 예를 들어 도 12에 나타내는 바와 같이, 제1 홈(41) 이외의 부분에서, 접속 홈(43)에 의해 각 제2 홈(42)이 서로 연결되어 있어도 된다. 단, 도 12와 같이 접속 홈(43)에 의해 제2 홈(42)이 서로 접속되어 있으면, 수지층(60)을 형성할 때에 제2 홈(42)과 접속 홈(43)에 의해 둘러싸인 영역의 근방에서 용융 수지의 흐름이 교란되기 쉽고, 수지층(60) 내에 보이드가 형성되기 쉽다. 따라서, 도 3에 도시한 바와 같이, 각 제2 홈이 독립되어 있는 쪽이 바람직하다.
또한, 상술한 실시 형태에서는, 도 2에 도시한 바와 같이, 금속 블록(30a)의 상면 전체가 땜납(84)에 접속되어 있었다. 그러나, 금속 블록(30a)의 상면의 일부가, 땜납(84)에 접속되어 있어도 된다. 이 경우, 땜납(84)에 접속되어 있는 영역의 외주연이, 제1 세트, 제2 세트, 제3 세트 및 제4 세트의 제2 홈(42)을 가로지르도록 배치되어 있으면 된다. 이 경우, 금속 블록(30a)의 그 밖의 부분(땜납(84)으로부터 이격되어 있는 부분)이 제1 홈(41)으로 둘러싸인 범위의 외측까지 신장되어 있어도 된다.
상술한 실시 형태의 구성 요소와, 청구항의 구성 요소와의 관계에 대하여 설명한다. 실시 형태의 금속 블록(30a)은, 청구항의 금속 부재의 일례이다. 실시 형태의 금속 블록(30a)의 상면은, 청구항의 금속 부재의 땜납에 접속되어 있는 영역의 일례이다. 실시 형태의 IGBT(20a)는, 청구항의 반도체 칩의 일례이다.
본 명세서에서 개시되는 기술 요소에 대해서, 이하에 열기한다. 또한, 이하의 각 기술 요소는, 각각 독립적으로 유용한 것이다.
본 명세서에서 개시되는 일례의 반도체 장치에서는, 전극판이, 제1 홈으로 둘러싸인 범위의 중앙에, 제2 홈군이 존재하지 않는 평탄면을 구비하고 있어도 된다.
이 구성에 의하면, 상기 범위의 중앙에서 땜납의 두께가 얇아지므로, 금속 부재와 전극판 사이의 열저항을 낮출 수 있다.
본 명세서에서 개시되는 일례의 반도체 장치에서는, 제2 홈의 각각이, 제1 홈을 제외하고, 다른 제2 홈에 연결되어 있지 않고, 땜납이 수지로 덮여 있어도 된다.
이 구성에 의하면, 수지 중에 보이드가 발생하는 것을 억제할 수 있다.
이상, 실시 형태에 대하여 상세하게 설명했지만, 이들은 예시에 지나지 않고, 특허 청구 범위를 한정하는 것이 아니다. 특허 청구 범위에 기재된 기술에는, 이상으로 예시한 구체예를 각종 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술 요소는, 단독 또는 각종 조합에 의해 기술 유용성을 발휘하는 것이며, 출원 시 청구항 기재의 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술 유용성을 갖는 것이다.

Claims (8)

  1. 반도체 장치(10)에 있어서,
    전극판(40a)과,
    금속 부재(30a)와,
    땜납(84)을 포함하고,
    상기 전극판(40a)의 표면에, 직사각형의 각 변을 따라서 신장되는 제1 직선 부분, 제2 직선 부분, 제3 직선 부분 및 제4 직선 부분을 갖는 환상의 제1 홈(41)과, 상기 제1 홈(41)으로 둘러싸인 범위 내에 배치되어 있고, 외주측 단부가 상기 제1 홈(41)에 접속되어 있는 제2 홈군이 마련되어 있으며, 상기 제2 홈군은 복수의 제2 홈(42)을 포함하고, 상기 제2 홈군이, 상기 제1 직선 부분에 접속되어 있는 복수의 상기 제2 홈(42)을 구비하는 제1 세트와, 상기 제2 직선 부분에 접속되어 있는 복수의 상기 제2 홈(42)을 구비하는 제2 세트와, 상기 제3 직선 부분에 접속되어 있는 복수의 상기 제2 홈(42)을 구비하는 제3 세트와, 상기 제4 직선 부분에 접속되어 있는 복수의 상기 제2 홈(42)을 구비하는 제4 세트를 갖고 있고,
    상기 땜납(84)이 상기 범위 내의 상기 전극판의 표면과, 상기 전극판의 표면에 대향하는 상기 금속 부재(30a)의 표면을 접속하고 있으며,
    상기 금속 부재를, 상기 전극판(40a)과 상기 금속 부재(30a)의 적층 방향에서 보았을 때, 상기 금속 부재(30a)의 상기 땜납(84)에 접속되어 있는 영역의 외주연이, 상기 제1 세트, 상기 제2 세트, 상기 제3 세트 및 상기 제4 세트를 가로지르도록 배치되어 있는, 반도체 장치(10).
  2. 제1항에 있어서, 상기 전극판(40a)이 상기 범위의 중앙에 평탄면을 구비하고, 상기 평탄면은 상기 제2 홈군을 갖지 않는, 반도체 장치(10).
  3. 제1항 또는 제2항에 있어서, 상기 제1 세트의 상기 제2 홈(42)이, 상기 제2 내지 제4 세트의 상기 제2 홈(42)에 연결되어 있지 않고, 상기 땜납(84)이 수지로 덮여 있는, 반도체 장치(10).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 홈(42)의 각각이, 상기 제1 홈(41)에 대하여 수직으로 접속되어 있는, 반도체 장치(10).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 전극판(40a)과 반대측의 상기 금속 부재(30a)의 표면에, 땜납을 통해 반도체 칩이 접속되어 있는, 반도체 장치(10).
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 금속 부재(30a)가 반도체 칩의 표면 전극인, 반도체 장치(10).
  7. 반도체 장치(10)의 제조 방법에 있어서,
    땜납(84)을 통해 금속 부재(30a)를 전극판(40a)에 접속하는 것을 포함하고,
    상기 전극판(40a)의 표면에, 직사각형의 각 변을 따라서 신장되는 제1 직선 부분, 제2 직선 부분, 제3 직선 부분 및 제4 직선 부분을 가짐과 함께 환상으로 신장되는 제1 홈(41)과, 상기 제1 홈(41)으로 둘러싸인 범위 내에 배치되어 있고, 외주측 단부가 상기 제1 홈(41)에 접속되어 있는 제2 홈군이 마련되어 있으며, 상기 제2 홈군은 복수의 제2 홈(42)을 포함하고, 상기 제2 홈군이, 상기 제1 직선 부분에 접속되어 있는 복수의 제2 홈(42)을 구비하는 제1 세트와, 상기 제2 직선 부분에 접속되어 있는 복수의 제2 홈(42)을 구비하는 제2 세트와, 상기 제3 직선 부분에 접속되어 있는 복수의 제2 홈(42)을 구비하는 제3 세트와, 상기 제4 직선 부분에 접속되어 있는 복수의 제2 홈(42)을 구비하는 제4 세트를 갖고 있으며,
    상기 땜납(84)을 통해 상기 금속 부재(30a)를 상기 전극판(40a)에 접속할 때, 상기 전극판과 상기 금속 부재(30a)를 대향시키고, 상기 금속 부재(30a)를, 상기 전극판(40a)과 상기 금속 부재(30a)의 적층 방향에서 보았을 때에 상기 금속 부재(30a)의 상기 땜납(84)에 접속되는 영역의 외주연이 상기 제1 세트, 제2 세트, 제3 세트 및 제4 세트를 가로지르도록 배치한 상태에서, 상기 범위와 상기 영역을 땜납(84)으로 접속하는, 반도체 장치(10)의 제조 방법.
  8. 반도체 칩을 접속하기 위한 전극판(40a)에 있어서,
    상기 전극판(40a)을 포함하고, 상기 전극판(40a)의 표면에, 직사각형의 각 변을 따라서 신장되는 제1 직선 부분, 제2 직선 부분, 제3 직선 부분 및 제4 직선 부분을 가짐과 함께 환상으로 신장되는 제1 홈(41)과, 상기 제1 홈(41)으로 둘러싸인 범위 내에 배치되어 있고, 외주측 단부가 상기 제1 홈(41)에 접속되어 있는 제2 홈군이 마련되어 있으며, 상기 제2 홈군은 복수의 제2 홈(42)을 포함하고, 상기 제2 홈군이, 상기 제1 직선 부분에 접속되어 있는 복수의 상기 제2 홈(42)을 구비하는 제1 세트와, 상기 제2 직선 부분에 접속되어 있는 복수의 상기 제2 홈(42)을 구비하는 제2 세트와, 상기 제3 직선 부분에 접속되어 있는 복수의 상기 제2 홈(42)을 구비하는 제3 세트와, 상기 제4 직선 부분에 접속되어 있는 복수의 상기 제2 홈(42)을 구비하는 제4 세트를 갖고 있으며, 상기 범위가 땜납(84)을 접합하기 위한 범위인, 반도체 칩을 접속하기 위한 전극판(40a).
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