JP5870669B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP5870669B2
JP5870669B2 JP2011272905A JP2011272905A JP5870669B2 JP 5870669 B2 JP5870669 B2 JP 5870669B2 JP 2011272905 A JP2011272905 A JP 2011272905A JP 2011272905 A JP2011272905 A JP 2011272905A JP 5870669 B2 JP5870669 B2 JP 5870669B2
Authority
JP
Japan
Prior art keywords
implant
via hole
substrate
semiconductor
press
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011272905A
Other languages
English (en)
Other versions
JP2013125804A (ja
Inventor
龍男 西澤
龍男 西澤
慎司 多田
慎司 多田
木下 慶人
慶人 木下
池田 良成
良成 池田
英司 望月
英司 望月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2011272905A priority Critical patent/JP5870669B2/ja
Publication of JP2013125804A publication Critical patent/JP2013125804A/ja
Application granted granted Critical
Publication of JP5870669B2 publication Critical patent/JP5870669B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、半導体装置及びその製造方法に関し、特にパワー半導体素子等を搭載した半導体装置及びその製造方法に関する。
半導体素子をモジュール化した半導体装置は、例えば図9に示すパッケージ構造をなしている。
図10に示す半導体装置は、樹脂ケース52の底部に、冷却板51が配設されている。冷却板51上には、絶縁基板53の両面に金属層54,55が接合した絶縁配線基板56が配設され、はんだ層57aを介して、絶縁配線基板56の金属層55と、冷却板51とが接合している。絶縁配線基板56上には、半導体素子58が配設され、はんだ層57bを介して、絶縁配線基板56の金属層54と、半導体素子58とが接合している。また、絶縁配線基板56上には外部端子59が配設され、はんだ層57cを介して絶縁配線基板56の金属層54と、外部端子59とが接合している。各半導体素子58は、ボンディングワイヤ60により、外部端子59と電気接続している。そして、樹脂ケース52の内部には、封止樹脂61が充填されて封止されている。
ところで、IGBT(Insulated Gate Bipolar Transistor)等のパワー半導体素子等のように、発熱の著しい半導体素子の場合においては、特に高い放熱性が必要とされる。
しかしながら、このような従来の半導体装置では、半導体素子58の上面側には、例えば線径が300μm〜400μm程度の細いアルミワイヤなどからなるボンディングワイヤ60が接続されているのみであり、加えてボンディングワイヤ60の通電に伴う発熱もあって、半導体素子58上面側からの放熱効果はほとんど期待できない。
そこで、配線電流密度、溶断電流耐量、接合の信頼性、放熱性など向上させる目的で、ワイヤボンディング配線構造にかえて、特許文献1、2に記載されるように、インプラント基板と、半導体搭載基板の半導体素子とを、インプラントピンを介して接合する構造の半導体装置が用いられている。
図11、12を用いて、特許文献1に開示された半導体装置について説明する。なお、図10に示す半導体装置と実質的に同じ箇所は、同一符号を付してその説明を省略する。
図11に示すように、この半導体装置は、絶縁配線基板56上に、半導体素子58が配設され、はんだ層57bを介して、絶縁配線基板56の金属層54と、半導体素子58とが接合している。
半導体素子58上には、インプラント基板79が配設され、インプラント基板79のインプラントピン76を介して両者が電気接続している。
インプラント基板79は、絶縁基板71の両面に、プリント配線をなす金属層72、73が接合してなる絶縁配線基板75と、該絶縁配線基板75の金属層72、絶縁基板71、金属層73を貫通して形成されたビアホール74に圧入されたインプラントピン76とで構成されている。図12を併せて参照すると、インプラントピン76には、鍔部77が設けられており、インプラントピンの先端から鍔部77までの一定量が、ビアホール74に圧入されている。そして、鍔部77と絶縁配線基板75とが接合材78aを介して接合している。また、インプラントピン76の他端が、接合材78bを介して半導体素子58と接合している。
特開2011−82303号公報 国際公開2011/083737号パンフレット
しかしながら、図11に示す半導体装置の場合、製品種類ごとに部品構成が変更されて半導体素子などの部品高さが変更されると、接合場所における半導体素子とインプラント基板との距離に応じてインプラントピンの長さを調整する必要がある。このため、製品種類の数に合わせて、インプラント基板の数を用意する必要があり、部品の在庫管理に手間を要する問題があった。また、製品種類に合わせて、複数種類のインプラント基板を用意しなければならないので、部品コストが嵩む問題があった。
よって、本発明の目的は、インプラント基板と、半導体搭載基板の半導体素子とを、インプラントピンを介して接合して電気接続した半導体装置を生産性よく製造できる半導体装置及びその製造方法を提供することにある。
上記目的を達成するため、本発明の半導体装置は、
絶縁配線基板上に半導体素子が搭載された半導体搭載基板と、
プリント配線を有する絶縁基板に電気接続用のビアホールを設け、このビアホールにインプラントピンの一端を圧入してなるインプラント基板とを備え、
前記インプラント基板のインプラントピンの他端を、前記半導体搭載基板の半導体素子及び/又は回路パターンに接合することにより、前記半導体搭載基板の半導体素子を電気接続した半導体装置において、
前記インプラントピンの長さが、前記半導体搭載基板上の半導体素子及び/又は回路パターンと、前記インプラント基板との距離に適合するように、前記インプラントピンの前記ビアホールへの圧入深さが調整可能とされていることを特徴とする。
本発明の半導体装置は、インプラントピンの長さが、半導体搭載基板上の半導体素子及び/又は回路パターンと、インプラント基板との距離に適合するように、インプラントピンの前記ビアホールへの圧入深さが調整可能とされているので、半導体搭載基板上の半導体素子及び/又は回路パターンとインプラント基板との距離が、それぞれの接合部位毎に異なっていても、それぞれの接合部位に適合した長さのインプラントピンを用意する必要がなく、複数の製品間でインプラント基板を共通化できる。そのため、部品の在庫管理が容易で、部品コストを抑えることができ、生産性に優れる。
本発明の半導体装置は、前記インプラントピンの前記ビアホールへの圧入部表面及び/又は前記ビアホールの内周面に、メッキ層が設けられ、前記インプラントピンを前記ビアホールに圧入した状態で加熱して前記メッキ層を溶融させて、該メッキ層により前記インプラントピンと前記ビアホールとの接触部が接合されているか、あるいは、前記インプラントピンの前記ビアホールへの圧入部表面及び/又は前記ビアホールの内周面に、焼結材が塗布されており、前記インプラントピンを前記ビアホールに圧入した状態で加熱して前記焼結材を焼結させて、前記インプラントピンと前記ビアホールとの接触部が接合されていることが好ましい。この態様によれば、インプラントピンの接合の信頼性に優れる。
本発明の半導体装置は、前記インプラントピンと前記ビアホールの内周面との接触部における、前記インプラントピンと直交する方向の断面において、前記インプラントピンが、前記ビアホールの内周に対し40%以上接触していることが好ましい。この態様によれば、導電性に優れ、更には、インプラントピンの接合の信頼性に優れる。
本発明の半導体装置は、前記インプラントピンの前記ビアホールへの圧入部には、絞り加工により外周に突出した突起部が設けられ、この突起部が前記ビアホールの内周面に接触していることが好ましい。この態様において、前記圧入前の状態で、前記インプラントピンの圧入部の最大径から、前記ビアホールの内径を引いた値が、0〜0.25mmであることが好ましい。
本発明の半導体装置は、前記インプラントピンの圧入部には、絞り加工のないストレートな柱状部が設けられ、この柱状部の少なくとも一部が前記ビアホールの内周面に接触していることが好ましい。この態様において、前記圧入前の状態で、前記外部端子の圧入部の最大径から、前記ビアホールの内径を引いた値が、0〜0.15mmであることが好ましい。
上記各態様によれば、インプラント基板とインプラントピンとの接合の信頼性に優れる。
本発明の半導体装置は、前記インプラントピンの前記ビアホール側の先端は、先端に向かってテーパ状に縮径していることが好ましい。この態様によれば、ビアホールへのインプラントピンの圧入操作が容易となる。
本発明の半導体装置は、前記ビアホールの内周が、前記インプラントピンの圧入部に適合する形状をなしていることが好ましい。この態様によれば、インプラントピンのビアホールに対する接触面積を大きくできるので、導電性に優れ、更には、インプラントピンの接合の信頼性に優れる。
また、本発明の半導体装置の製造方法は、
絶縁配線基板上に半導体素子が搭載された半導体搭載基板と、
プリント配線を有する絶縁基板に電気接続用のビアホールを設け、このビアホールにインプラントピンの一端を圧入してなるインプラント基板とを用い、
前記インプラント基板のインプラントピンの他端を、前記半導体搭載基板の半導体素子及び/又は回路パターンに接合することにより、前記半導体搭載基板の半導体素子を電気接続する半導体装置の製造方法において、
前記インプラントピンの他端を前記ビアホールに圧入する際、その圧入深さを調整することによって、前記インプラントピンの長さを、前記半導体搭載基板上の半導体素子及び/又は回路パターンと、前記インプラント基板との距離に適合させ、前記インプラントピンを前記半導体搭載基板の半導体素子及び/又は回路パターンに接合することを特徴とする。
本発明の半導体装置の製造方法は、前記インプラントピンの前記ビアホールへの圧入部表面及び/又は前記ビアホールの内周面に、メッキ層を形成しておき、前記インプラント基板のインプラントピンの他端を、前記半導体搭載基板の半導体素子及び/又は回路パターンに当接させ、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記絶縁配線基板との接続、前記インプラントピンと半導体搭載基板の半導体素子及び/又は回路パターンとの接続を行うと共に、前記メッキ層を溶融させて前記インプラントピンと前記ビアホールとを接続することが好ましい。
本発明の半導体装置の製造方法は、前記インプラントピンの前記ビアホールへの圧入部表面及び/又は前記ビアホールの内周面に、焼結材を塗布しておき、前記インプラント基板のインプラントピンの他端を、前記半導体搭載基板の半導体素子及び/又は回路パターンに当接させ、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記絶縁配線基板との接続、前記インプラントピンと半導体搭載基板の半導体素子及び/又は回路パターンとの接続を行うと共に、前記焼結材を焼結させて前記インプラントピンと前記ビアホールとを接続することが好ましい。
本発明によれば、複数の製品間でインプラント基板を共通化して使用できるので、部品の在庫管理が容易で、部品コストを抑えることができ、インプラント基板によって半導体素子が電気接続された半導体装置を生産性よく製造できる。
本発明の半導体装置の一実施形態を示す概略断面図である。 図1のA部分の拡大図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のC−C線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のD−D線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のE−E線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は(a)のF−F線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、(a)は側面図であり、(b)は斜視図である。 本発明の半導体装置の他の実施形態を示す要部拡大断面図である。 本発明の半導体装置の更に他の実施形態を示す要部拡大断面図である。 従来の半導体装置の一例を示す概略断面図である。 従来の半導体装置の他の一例を示す概略断面図である。 図11のG部分の拡大図である。
本発明の半導体装置について図面を参照して説明する。図1には、本発明の半導体装置の一実施形態が示されている。
この半導体装置は、樹脂ケース2の底部に、冷却板1が配設されている。冷却板1は、放熱性の高い材料で構成される。例えば、銅、アルミニウム、銅合金、アルミニウム合金などが挙げられる。
冷却板1上に、絶縁配線基板3が配設されている。絶縁配線基板3は、絶縁基板4の両面に金属層5,6が接合してなるものであって、金属層5によって、絶縁基板4上に所定の回路パターンが形成されている。そして、絶縁配線基板3の金属層6と、冷却板1とが、はんだ又は焼結材層7aを介して接合している。
絶縁配線基板3としては、特に限定は無いが、例えば、セラミック基板上に銅板を直接接合させたDirect Bonding Copper基板や、セラミックスと銅板とをろう材を介して接合したActive Metal Brazed Copper基板等が挙げられる。
絶縁配線基板3の回路パターンを構成する金属層5の所定箇所には、外部端子9が、はんだ又は焼結材層7bを介して接合している。また、同金属層5には、複数の半導体素子8a,8bが、はんだ又は焼結材層7cを介して接合している。半導体素子8a,8bは、用途により異なるが、例えば、IGBT等のパワー半導体素子、FWD等の整流素子等が挙げられる。
半導体素子8の上方には、インプラント基板30が配置され、インプラント基板30のインプラントピン20が、はんだ又は焼結材層7dを介して、半導体素子8及び金属層5に接合している。
インプラント基板30は、絶縁基板31の両面に、プリント配線をなす金属層32、33が接合してなる絶縁配線基板34と、該絶縁配線基板34の金属層32、絶縁基板31、金属層33を貫通して形成されたビアホール35に圧入されたインプラントピン20とで構成される。ビアホール35の内面には、金属層32及び/又は金属層33に導通する図示しない金属層が形成されており、この内面の金属層がインプラントピン20と導通している。
図2を併せて参照すると、インプラントピン20のビアホールへの圧入深さL1a,L1b、L1cは、インプラントピン20の長さが、半導体素子8aとインプラント基板30との距離L2a、半導体素子8bとインプラント基板30とのL2b、金属層5とインプラント基板30との距離L2cに適合するように、それぞれのビアホール毎に調整されている。
すなわち、本発明では、半導体素子8とインプラント基板30との距離や、金属層5とインプラント基板30との距離に応じて、長さの異なるインプラントピンを備えるインプラント基板を使用するのではなく、それぞれの距離に応じてインプラントピン20のビアホール35への圧入深さを変えてビアホール35からのインプラントピン20の突出長さL3を調整し、インプラント基板30と、半導体素子8や金属層5とを接合して各半導体素子を電気接続している。このため、製品種類ごとにインプラント基板を変更する必要がなく、インプラント基板を複数の製品間で共通化して使用できる。
本発明の半導体装置において、インプラントピン20とビアホール35の内周面との接触部における、インプラントピン20と直交する方向の断面、すなわち、図2のB−B断面において、インプラントピン20は、ビアホール35の内周に対し40%以上接触していることが好ましい。インプラントピン20のビアホール35への接触面積が40%未満であると、接合強度や導電性が不十分な場合がある。接触面積が40%以上であれば、十分な接合強度と導電性が得られる。
本発明の半導体装置において、インプラントピン20の形状は、特に限定は無い。円柱状、角柱状等いずれの形状のものを用いることができる。また、インプラントピン20のビアホール35への圧入部の形状は、例えば、図3〜7に示す形状をなすものなどを好ましく用いることができる。
図3に示されるインプラントピン20aは、絞り加工のないストレートな柱状部21からなる圧入部と、該圧入部から先端25に向かってテーパ状に縮径している縮径部23とを備えている。このインプラントピン20aを、ビアホール35に圧入すると、柱状部21が、ビアホール35の内周面に接触して両者が接合する。また、先端25がテーパ状に縮径しているので、インプラントピン20aをビアホール35に圧入する際に中心位置の調整が容易となり、圧入し易い。
インプラントピン20の圧入部の最大外径Rmaxは、圧入前の状態で、該最大外径Rmaxと、ビアホール35の内径Rとの差分(Rmax−R)が、0〜0.15mmであることが好ましく、0.05〜0.15mmがより好ましく、0.05〜0.10mmがより好ましい。上記差分が、上記範囲内となるように最大外径Rmaxを設定することで、インプラントピン20aの破損や、絶縁配線基板34の破損等を生じることなく、インプラントピン20aをビアホール35に圧入して両者を強固に接合できる。
図4〜7に示されるインプラントピン20b〜20dは、絞り加工により外周に突出した突起部22を有する圧入部と、該圧入部から先端25に向かってテーパ状に縮径している縮径部23とを備えている。図4に示すインプラントピン20bでは、突起部22が断面十字状をなし、図5に示すインプラントピン20cでは、突起部22が断面Y字状(3つの突出部が等角度で放射状に突出した形状)をなし、図6に示すインプラントピン20dでは、突起部22が平板状をなしている。また、図7に示すインプラントピン20eでは、突起部22が断面十字状をなす絞り加工が、インプラントピンの軸方向の全体に施されている。このインプラントピンを、ビアホール35に圧入すると、突起部22が、ビアホール35の内周面に接触して両者が接合する。また、先端25がテーパ状に縮径しているので、インプラントピン20をビアホール35に圧入する際に中心位置の調整が容易となり、圧入し易い。なお、絞り加工によって形成される突起部の形状は、図4〜7に示す形状に限定されない。また、突起部は、図4〜6に示すように、インプラントピンの軸方向の一部にのみ形成されていてもよく、図7に示すように、インプラントピンの軸方向の全体に形成されていてもよい。図7のように突起部を軸方向の全体に形成することで、ビアホールへの接合強度が向上する。ただし、加工難度が高いので、材料コストが嵩むおそれがある。さらには、圧入深さが深い場合には、ビアホールが変形しやすくなり、接合強度が低下する恐れがある。
インプラントピン20b〜20eにおいて、圧入部の最大外径Rmaxは、圧入前の状態で、該最大外径Rmaxと、ビアホール35の内径Rとの差分(Rmax−R)が、0〜0.25mmであることが好ましく、0.05〜0.25mmがより好ましく、0.10〜0.20mmがより好ましい。上記差分が、上記範囲内となるように最大外径Rmaxを設定することで、インプラントピンの破損や、絶縁配線基板34の破損等を生じることなく、インプラントピンをビアホール35に圧入して両者を強固に接合できる。
ビアホール35は、その内周が、インプラントピン20の圧入部に適合する穴形状をなしていることが好ましい。ビアホール35の内周が、インプラントピン20の圧入部に適合する形状をなしていることにより、インプラントピン20の、ビアホール35の内周に対する接触面積を大きくできる。
そして、本発明の半導体装置は、樹脂ケース2の内部に、ゲル、エポキシ樹脂などの封止樹脂15が充填されて封止されている。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の一実施形態について説明する。
まず、インプラント基板30の製造方法について説明する。インプラント基板30は、絶縁配線基板34の所定の位置に、金属層32、絶縁基板31、金属層33を貫通する、電気接続用のビアホール35を形成し、このビアホール35に、インプラントピン20を圧入することにより製造される。
次に、半導体装置の製造方法について説明する。
冷却板1上に、はんだ又は焼結材層7aを介して、絶縁配線基板3の金属層6側が接触するように配置し、絶縁配線基板3の金属層5の所定の回路パターン上にはんだ又は焼結材層7cを介して半導体素子8a,8bを配置する。
一方、半導体素子8aとインプラント基板30との距離L2a、半導体素子8bとインプラント基板30とのL2b、金属層5とインプラント基板30との距離L2cに適合するように、インプラントピン20のビアホールへの圧入深さL1a,L1b、L1cを調整しておく。
次に、半導体素子8a,8b及び金属層5の所定の位置に、はんだ又は焼結材層7dを介して、インプラント基板30から伸びたインプラントピン20を配置する。
そして、この状態でリフロー炉に導入し、はんだ又は焼結材層7a,7c,7dをそれぞれ溶融又は焼結させて、冷却板1と絶縁配線基板3の金属層6との接合、半導体素子8a,8bと絶縁配線基板3の金属層5との接合、インプラントピン20と半導体素子8a,8b及び絶縁配線基板3の金属層5との接合を行う。
リフロー時における加熱温度は、350℃以下が好ましく、250〜330℃がより好ましい。加熱温度が350℃を超えると、半導体素子等が熱的損傷する恐れがある。
次に、金属層5の所定の位置に外部端子9をはんだ又は焼結材層7bを介して配置し、はんだ又は焼結材層7bを溶融又は焼結させて両者を接合する。そして、冷却板1の周囲を樹脂ケース2で囲い、樹脂ケース2で囲われた内部に封止樹脂15を充填し、封止樹脂を硬化することで本発明の半導体装置が製造される。
図8には、本発明の半導体装置の他の実施形態が示されている。この半導体装置は、インプラントピン20のビアホール35への圧入部表面にメッキ層28が設けられており、該メッキ層28が融解して、インプラントピン20の圧入部と、ビアホール35の内周面とが接合している。なお、この実施形態では、メッキ層はインプラントピン20の圧入部表面に形成されているが、ビアホール35の内周面に形成されてもよく、インプラントピン20の圧入部表面とビアホール35の内周面との双方に形成されていてもよい。
メッキ層28の厚みは、圧入前の状態で5μm以下が好ましい。
メッキ層28は、単層であってもよく、複数のメッキ層が積層したものであってもよいが、少なくとも最表層が350℃以下の温度で溶融するものが好ましく用いられる。溶融温度が350℃以下のメッキ材料としては、Snメッキ、SnAg系はんだメッキ、SnBi系はんだメッキ、SnSb系はんだメッキ、SnCu系はんだメッキ、SnIn系はんだメッキ等が挙げられる。溶融温度が350℃以下であれば、半導体素子等をはんだ付けする際のリフロー工程時に溶融できる。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の他の実施形態について説明する。
この実施形態においても、上記実施形態と同様、半導体素子8aとインプラント基板30との距離L2a、半導体素子8bとインプラント基板30とのL2b、金属層5とインプラント基板30との距離L2cに適合するように、インプラントピン20のビアホールへの圧入深さL1a,L1b、L1cを調整しておく。そして、半導体素子8a,8b及び金属層5の所定の位置に、はんだ又は焼結材層7dを介して、インプラント基板30から伸びたインプラントピン20を配置する。
そして、この状態でリフロー炉に導入し、はんだ又は焼結材層7a,7c,7d,メッキ層28をそれぞれ融解又は焼結させて、はんだ又は焼結材層7a,7c,7dを介して、冷却板1と絶縁配線基板3の金属層6との接合、半導体素子8a,bと絶縁配線基板3の金属層5との接合、インプラントピン20と半導体素子8a,8b及び絶縁配線基板3の金属層5との接合を行うと共に、メッキ層28を介して、インプラントピン20と絶縁配線基板34との接合を行う。
リフロー時における加熱温度は、350℃以下が好ましく、250〜330℃がより好ましい。加熱温度が350℃を超えると、半導体素子等が熱的損傷する恐れがある。
そして、金属層5の所定の位置に外部端子9をはんだ又は焼結材層7bを介して配置し、はんだ又は焼結材層7bを溶融又は焼結させて両者を接合し、冷却板1の周囲を樹脂ケース2で囲い、樹脂ケース2で囲われた内部に封止樹脂15を充填し、封止樹脂を硬化することで半導体装置が製造される。
図9には、本発明の半導体装置の更に他の実施形態が示されている。この半導体装置は、インプラントピン20がビアホール35に圧入されている。そして、インプラントピン20のビアホール35への圧入部表面及び/又はビアホール35の内周面には、焼結材29が塗布されており、該焼結材が焼結して、インプラントピン20の圧入部と、ビアホール35の内周面とが接合している。
焼結材29としては、350℃以下の温度で焼結するものが好ましく用いられる。例えばAg系やCu系の焼結材料等が挙げられる。焼結温度が350℃以下であれば、半導体素子等をはんだ付けする際のリフロー工程時に焼結できる。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の他の実施形態について説明する。
この実施形態では、インプラントピン20のビアホール35への圧入部表面及び/又はビアホール35の内周面に、焼結材29を塗布した後、インプラントピン20をビアホール35に圧入して製造したインプラント基板30を用いる。
そして、上記実施形態と同様、半導体素子8aとインプラント基板30との距離L2a、半導体素子8bとインプラント基板30とのL2b、金属層5とインプラント基板30との距離L2cに適合するように、インプラントピン20のビアホールへの圧入深さL1a,L1b、L1cを調整しておく。次いで、半導体素子8a,8b及び金属層5の所定の位置に、はんだ又は焼結材層7dを介して、インプラント基板30から伸びたインプラントピン20を配置する。
そして、この状態でリフロー炉に導入し、はんだ又は焼結材層7a,7c,7dをそれぞれ溶融又は焼結すると共に,焼結材29を焼結させて、はんだ又は焼結材層7a,7c,7dを介して、冷却板1と絶縁配線基板3の金属層6との接合、半導体素子8a,8bと絶縁配線基板3の金属層5との接合、インプラントピン20と半導体素子8a,8b及び絶縁配線基板3の金属層5との接合を行うと共に、焼結材29を介して、インプラントピン20と絶縁配線基板34との接合を行う。
リフロー時における加熱温度は、350℃以下が好ましく、250〜330℃がより好ましい。加熱温度が350℃を超えると、半導体素子等が熱的損傷する恐れがある。
そして、金属層5の所定の位置に外部端子9をはんだ又は焼結材層7bを介して配置し、はんだ又は焼結材層7bを溶融又は焼結させて両者を接合し、冷却板1の周囲を樹脂ケース2で囲い、樹脂ケース2で囲われた内部に封止樹脂15を充填し、封止樹脂を硬化することで半導体装置が製造される。
1:冷却板
2:樹脂ケース
3:絶縁配線基板
4:絶縁基板
5、6:金属層
7a,7b,7c,7d:はんだ又は焼結材層
8、8a,8b:半導体素子
9:外部端子
15:封止樹脂
20:インプラントピン
28:メッキ層
29:焼結材
30:インプラント基板
31:絶縁基板
32、33:金属層
34:絶縁配線基板
35:ビアホール
51:冷却板
52:樹脂ケース
53:絶縁基板
54,55:金属層
56:絶縁配線基板
58:半導体素子
59:外部端子
60:ボンディングワイヤ
61:封止樹脂
71:絶縁基板
72、73:金属層
74:ビアホール
75:絶縁配線基板
76:インプラントピン
79:インプラント基板

Claims (13)

  1. 絶縁配線基板上に半導体素子が搭載された半導体搭載基板と、
    プリント配線を有する絶縁基板、該絶縁基板に設けられた電気接続用のビアホール、及び該ビアホールに圧入されている長さの等しい複数のインプラントピンを有するインプラント基板とを備え、
    前記インプラント基板のインプラントピンの端部が、前記半導体搭載基板の高さの異なる半導体素子及び/又は回路パターンに接合されて、前記半導体搭載基板の半導体素子電気接続されており
    前記インプラントピンの前記ビアホールへの圧入深さは前記インプラントピンの前記半導体搭載基板側への突出長さが、前記半導体搭載基板上の高さの異なる半導体素子及び/又は回路パターンと、前記インプラント基板との距離に適合するように、それぞれ調整されていることを特徴とする半導体装置。
  2. 前記インプラントピンの前記ビアホールへの圧入部表面及び/又は前記ビアホールの内周面に、メッキ層が設けられ、溶融された該メッキ層により前記インプラントピンと前記ビアホールとの接触部が接合されている請求項1に記載の半導体装置。
  3. 前記インプラントピンの前記ビアホールへの圧入部表面及び/又は前記ビアホールの内周面に、焼結材が塗布されており、焼結された該焼結材により前記インプラントピンと前記ビアホールとの接触部が接合されている請求項1に記載の半導体装置。
  4. 前記インプラントピンと前記ビアホールの内周面との接触部における、前記インプラントピンと直交する方向の断面において、前記インプラントピンが、前記ビアホールの内周に対し40%以上接触している請求項1〜3のいずれか1項に記載の半導体装置。
  5. 前記インプラントピンの前記ビアホールへの圧入部には、絞り加工により外周に突出した突起部が設けられ、この突起部が前記ビアホールの内周面に接触している請求項1〜4のいずれか1項に記載の半導体装置。
  6. 前記圧入前の状態で、前記インプラントピンの圧入部の最大径から、前記ビアホールの内径を引いた値が、0〜0.25mmである請求項5に記載の半導体装置。
  7. 前記インプラントピンの圧入部には、絞り加工のないストレートな柱状部が設けられ、この柱状部の少なくとも一部が前記ビアホールの内周面に接触している請求項1〜4のいずれか1項に記載の半導体装置。
  8. 前記圧入前の状態で、前記外部端子の圧入部の最大径から、前記ビアホールの内径を引いた値が、0〜0.15mmである請求項7に記載の半導体装置。
  9. 前記インプラントピンの前記ビアホール側の先端は、先端に向かってテーパ状に縮径している請求項1〜8のいずれか1項に記載の半導体装置。
  10. 前記ビアホールの内周が、前記インプラントピンの圧入部に適合する形状をなしている請求項1〜9のいずれか1つに記載の半導体装置。
  11. 絶縁配線基板上に半導体素子が搭載された半導体搭載基板と、
    プリント配線を有する絶縁基板に電気接続用のビアホールを設け、このビアホールに長さの等しい複数のインプラントピンを圧入してなるインプラント基板とを用い、
    前記インプラント基板のインプラントピンの端部を、前記半導体搭載基板の半導体素子及び/又は回路パターンに接合することにより、前記半導体搭載基板の高さの異なる半導体素子を電気接続する半導体装置の製造方法において、
    長さの等しい複数の前記インプラントピンを前記ビアホールに圧入する際、その圧入深さを調整することによって、前記インプラントピンの前記半導体搭載基板側への突出長さを、前記半導体搭載基板上の半導体素子及び/又は回路パターンと、前記インプラント基板との距離に適合させ、前記インプラントピンを前記半導体搭載基板の高さの異なる半導体素子及び/又は回路パターンに接合することを特徴とする半導体装置の製造方法。
  12. 前記インプラントピンの前記ビアホールへの圧入部表面及び/又は前記ビアホールの内周面に、メッキ層を形成しておき、前記インプラント基板のインプラントピンの端部を、前記半導体搭載基板の半導体素子及び/又は回路パターンに当接させ、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記絶縁配線基板との接続、前記インプラントピンと半導体搭載基板の半導体素子及び/又は回路パターンとの接続を行うと共に、前記メッキ層を溶融させて前記インプラントピンと前記ビアホールとを接続する請求項11に記載の半導体装置の製造方法。
  13. 前記インプラントピンの前記ビアホールへの圧入部表面及び/又は前記ビアホールの内周面に、焼結材を塗布しておき、前記インプラント基板のインプラントピンの端部を、前記半導体搭載基板の半導体素子及び/又は回路パターンに当接させ、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記絶縁配線基板との接続、前記インプラントピンと半導体搭載基板の半導体素子及び/又は回路パターンとの接続を行うと共に、前記焼結材を焼結させて前記インプラントピンと前記ビアホールとを接続する請求項11に記載の半導体装置の製造方法。
JP2011272905A 2011-12-14 2011-12-14 半導体装置及び半導体装置の製造方法 Active JP5870669B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011272905A JP5870669B2 (ja) 2011-12-14 2011-12-14 半導体装置及び半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011272905A JP5870669B2 (ja) 2011-12-14 2011-12-14 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013125804A JP2013125804A (ja) 2013-06-24
JP5870669B2 true JP5870669B2 (ja) 2016-03-01

Family

ID=48776901

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011272905A Active JP5870669B2 (ja) 2011-12-14 2011-12-14 半導体装置及び半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5870669B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015064231A1 (ja) * 2013-10-30 2015-05-07 富士電機株式会社 半導体モジュール
US9706643B2 (en) 2014-06-19 2017-07-11 Panasonic Intellectual Property Management Co., Ltd. Electronic device and method for manufacturing the same
JP6485235B2 (ja) * 2015-06-10 2019-03-20 富士電機株式会社 半導体装置
JP6561759B2 (ja) * 2015-10-19 2019-08-21 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6809294B2 (ja) * 2017-03-02 2021-01-06 三菱電機株式会社 パワーモジュール
US11037848B2 (en) 2017-12-19 2021-06-15 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method
JP7042651B2 (ja) * 2018-02-28 2022-03-28 三菱電機株式会社 電力用半導体装置および電力変換装置
JP7214966B2 (ja) 2018-03-16 2023-01-31 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7377656B2 (ja) * 2019-09-19 2023-11-10 株式会社ジャパンディスプレイ 素子移載装置、素子モジュールの作製方法
JP7347153B2 (ja) * 2019-11-19 2023-09-20 富士電機株式会社 電力用半導体モジュール
JP7532933B2 (ja) 2020-06-15 2024-08-14 富士電機株式会社 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109832A (ja) * 2005-10-13 2007-04-26 Yaskawa Electric Corp 回路基板の接続構造及びモータ制御装置
JP2007242703A (ja) * 2006-03-06 2007-09-20 Toyota Motor Corp 半導体装置
JP5241177B2 (ja) * 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
JP2009218256A (ja) * 2008-03-07 2009-09-24 Panasonic Corp 回路モジュールとその製造方法
JP5245485B2 (ja) * 2008-03-25 2013-07-24 富士電機株式会社 半導体装置の製造方法
JP4607995B2 (ja) * 2008-11-28 2011-01-05 三菱電機株式会社 電力用半導体装置
JP5083226B2 (ja) * 2009-01-14 2012-11-28 富士電機株式会社 半導体装置およびその製造方法
JP5581043B2 (ja) * 2009-11-24 2014-08-27 イビデン株式会社 半導体装置及びその製造方法
JP5551920B2 (ja) * 2009-11-24 2014-07-16 イビデン株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2013125804A (ja) 2013-06-24

Similar Documents

Publication Publication Date Title
JP5887901B2 (ja) 半導体装置及び半導体装置の製造方法
JP5870669B2 (ja) 半導体装置及び半導体装置の製造方法
JP6299807B2 (ja) 半導体装置及び半導体装置の製造方法
US9786587B2 (en) Semiconductor device and method for manufacturing the semiconductor device
CN106133895B (zh) 使用罩盖装配电构件的方法和适合在该方法中使用的罩盖
JP6021504B2 (ja) プリント配線板、プリント回路板及びプリント回路板の製造方法
JP6299066B2 (ja) 半導体装置および半導体装置の製造方法
EP2477223B1 (en) Method of manufacturing a semiconductor apparatus
US9076782B2 (en) Semiconductor device and method of manufacturing same
WO2015107879A1 (ja) 半導体装置及びその製造方法
JP2020520553A (ja) 2つの基板間に挿入されたデバイスを有する電子アセンブリおよびその製造方法
CN112136210A (zh) 由三个堆叠的接合副构成的复合组件
JP2018517302A (ja) クリップシフトを低減させつつ半導体ダイを取り付けるための導電性クリップを具備するリードフレーム
JP5233853B2 (ja) 半導体装置
JP2012169477A (ja) 半導体装置
TW201436667A (zh) 電路板
JP6381489B2 (ja) 半導体装置の製造方法
JP2019133965A (ja) 半導体装置及びその製造方法
JP2020178003A (ja) パワー半導体モジュールおよびパワー半導体モジュールの製造方法
JP4882394B2 (ja) 半導体装置
JP6936310B2 (ja) 半導体装置及び半導体装置の製造方法
TWI803127B (zh) 半導體元件組裝方法、半導體元件和電子設備
JP6898560B2 (ja) 電子部品接合基板
JPWO2017077729A1 (ja) 半導体モジュール及びその製造方法
CN107210232A (zh) 生成功率半导体模块的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150714

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150904

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151228

R150 Certificate of patent or registration of utility model

Ref document number: 5870669

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250