CN104253099B - 用于半导体器件的焊盘结构布局 - Google Patents

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Abstract

本发明提供了一种包括设置在衬底上的光感测区的半导体器件，该半导体器件包括具有位于焊盘元件下方的一个或多个图案化的层的接合结构。焊盘元件可连接至光感测区并且可形成在设置在衬底上的第一金属层中。器件的第二金属层具有第一接合区，第一接合区是位于焊盘元件下方的第二金属层的区域。第二金属层的第一接合区包括被介电质介入的多个导线的图案。通孔连接焊盘元件和第二金属层。本发明还提供了一种制造接合结构的方法。

Description

用于半导体器件的焊盘结构布局
技术领域
本发明总体涉及半导体器件，更具体地，涉及半导体器件的焊盘结构布局及其形成方法。
背景技术
半导体集成电路（IC）产业已经历了快速发展。IC材料和设计中的技术进步产生了多代IC，每一代IC都具有更小和更复杂的电路。在IC发展过程中，几何尺寸或技术节点（例如，可成像的最小部件或线）已经减小，而组成器件的层的数量已经增加。
半导体器件的互连结构将器件的各个有源器件和电路连接至位于管芯的外表面上的多个导电焊盘。已经开发出多级互连结构，其通过对器件与管芯上的焊盘之间的导电路径进行布线而与有源器件密度的进步相适应。多级互连结构在多个层中布置金属线，而金属线可通过周围的介电材料被电隔离。可使用任何数量的互连级别；通常提供导电路径的五个或更多的单个互连级别以适应有源器件的密度。多级互连结构的导电路径终止于衬底的表面处的接合焊盘中。接合焊盘是分布在器件周围的面积相对较大的金属区。接合焊盘用于建立衬底的器件与诸如封装衬底或探针（例如，用于晶圆允收测试）的外部点之间的电接触。
本发明涉及在衬底上形成焊盘结构的方法。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：光感测区，设置在衬底上；焊盘元件，连接至光感测区，焊盘元件形成在衬底上设置的第一金属层中；第二金属层，设置在衬底上并且具有位于焊盘元件下方并且与焊盘元件垂直对准的第一区域，第二金属层的第一区域包括被介电质夹置的多条导线的图案；以及通孔，连接焊盘元件和第一区域的第二金属层。
优选地，光感测区包括从衬底的第一表面延伸至衬底内的掺杂区。
优选地，与第二金属层相比，第一金属层设置为更接近衬底的表面。
优选地，焊盘元件设置在衬底的外围区域上。
优选地，该半导体器件还包括：附接至焊盘元件的引线接合件。
优选地，该半导体器件还包括：第三金属层，设置在衬底上并且具有位于焊盘元件下方的第二区域，第三金属层的第二区域包括被介电质夹置的多条导线的第二图案，第二图案与第一图案不同；以及第二通孔，连接第三金属层的第二区域和第二金属层的第一区域。
优选地，该半导体器件还包括：顶部金属层，设置在衬底上，与第一金属层和第二金属层相比，顶部金属层设置为与衬底的顶面相距更远。
优选地，该半导体器件还包括：第二衬底，接合至具有光感测区的衬底的顶部金属层。
根据本发明的另一方面，提供了一种背照式传感器件，包括：第一衬底，具有第一表面和相对的第二表面；透镜，设置在第二表面上，透镜可操作地将入射辐照光束引至设置在第一衬底中的光感测区；多层互连件（MLI），设置在第一衬底的第一表面上，MLI包括第一金属层、第二金属层以及连接第一金属层和第二金属层的多个通孔；接合结构，设置在第一衬底的外围区域上。该接合结构包括：焊盘元件，与MLI的第一金属层共面；导电材料的图案，与MLI的第二金属层共面，位于焊盘元件下方的图案提供位于焊盘元件下方并且其导电密度小于100%的区域；和多个通孔中的至少一个，连接焊盘元件和导电材料的图案。
优选地，第一金属层是距离第一衬底的第一表面最近的金属层。
优选地，该背照式传感器件还包括：接合元件，将第二衬底连接到第一衬底，接合元件连接至MLI的顶部金属层。
优选地，该背照式传感器件还包括：逻辑器件，设置在第二衬底上并且电连接至第一衬底的MLI。
优选地，楔形接合件和球形接合件中的至少一个附接至焊盘元件。
优选地，导电材料的图案包括限定第一形状的第一导线和限定第二形状的第二导线，第一形状和第二形状是同心的。
优选地，光感测区从第一衬底的第一表面延伸至第一衬底内。
优选地，导电材料的图案包括由导线限定的多个多边形。
根据本发明的又一方面，提供了一种方法，包括：确定接合结构的布局；以及在半导体衬底上制造接合结构的布局。该确定包括：确定第一金属层的接合焊盘区；确定位于接合焊盘区下方的第一层中的导电材料的第一图案，其中，位于接合焊盘区下方的第一层具有小于约100%的导电密度；确定位于第一层下方的第二层中的导电材料的第二图案，第二层包括小于约100%的导电密度，第一图案与第二图案不同。
优选地，确定第一图案和第二图案包括：基于对第一层和第二层实施的化学机械抛光工艺的平坦化参数来确定第一图案和第二图案。
优选地，平坦化参数是第一层和第二层中的至少一层的凹陷效果。
优选地，确定第一图案和第二图案包括实施仿真和应用实验数据中的至少一种。
附图说明
当结合附图阅读下方的详细说明时，可更好地理解本发明的各方面。应该强调，根据产业中的标准实践，未按比例绘制各个部件。实际上，为了论述清楚起见，各个部件的尺寸可任意地增加或减少。
图1是根据本发明的一个或多个方面的表示具有部件的器件的实施例的透视示图。
图2是根据本发明的一个或多个方面的器件的接合结构的实施例的截面图。
图3a至图3l示出了根据本发明各方面的并且可用于图1、图2、图4和/或图5的接合结构的图案化的层的多个示例性实施例的视图。
图4是根据本发明的一个或多个方面的具有接合结构的三维（3D）图像传感器件的实施例的截面图。
图5是示出根据本发明的一个或多个方面制造接合结构的方法的实施例的流程图。
具体实施方式
应该理解，本发明提供了用于实施发明的不同特征的很多不同的实施例或实例。下方描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。此外，在下方的说明书中，第一部件形成在第二部件上方或之上可包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可包括可在第一部件和第二部件之形成额外的部件间使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚起见，可以按照不同比例任意绘制各个部件。
应该指出，本文中使用的术语“接合结构”来描述包括焊盘元件的结构，也称之为接合焊盘（或，通过诸如引线接合件的接合元件形成外部连接的导电元件），并且导电元件连接至焊盘元件并且与焊盘元件垂直对准（例如，在焊盘元件下方）。接合结构的导电元件和/或焊盘可能是多层互连件（MLI）的一部分。术语“图案”（或“图案化的”）不代表形成结构的任何特定方法，而是代表具有线（例如，导线）和间隔件（例如，介电质）的结构的部件。
图1中示出了具有设置在衬底106上的有源区102和多个焊盘元件104的器件100。器件100是半导体器件。更具体地，器件100可包括图像传感器。半导体器件也可包括集成电路（IC）芯片、片上系统（SoC）或它们的部分，其可包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管（MOSEFT）、互补MOS（CMOS）晶体管、双极结型晶体管（BJT）、横向扩散MOS（LDMOS）晶体管、高功率MOS晶体管、FinFET晶体管或其他类型的晶体管；图像传感器；微机电系统（MEMS）；和/或其他适合的器件。应该理解，附图已经被简化以更好地理解本发明的概念。因此，应该指出，额外的部件可包括在本文中，并且在本文中可对一些部件仅作简要描述。
在一个实施例中，衬底106包括硅。衬底106可以可选地或额外地包括诸如锗和/或金刚石的其他元素半导体材料。衬底106可包括诸如碳化硅、砷化镓、砷化铟和/或磷化铟的化合物半导体材料；衬底106可包括诸如硅锗、碳化硅锗、磷化镓砷和/或磷化镓铟的合金半导体。衬底106可包括各种p型掺杂区和/或n型掺杂区。可在不同的步骤或技术中使用诸如离子注入或扩散的工艺实施所有掺杂。衬底106可包括本领域已知的常规的隔离部件（例如，浅沟槽隔离或LOCOS部件）以分隔开形成在衬底106中的不同器件。衬底106可包括诸如外延层、绝缘体上半导体（SOI）结构或它们的组合的其他部件。
器件100也包括衬底108。衬底108和衬底106可以是接合在一起以形成器件100的不同衬底。在其他实施例中，“衬底”108和106可表示其上形成有多个器件的单个衬底区域。不管如何处理，通常在位于衬底106和衬底108上的元件之间提供电连接和/或物理连接。在一个实施例中，衬底108包括硅。衬底108可以可选地或额外地包括诸如锗和/或金刚石的其他元素半导体材料。衬底108可包括诸如碳化硅、砷化镓、砷化铟和/或磷化铟的化合物半导体材料；衬底108可包括诸如硅锗、碳化硅锗、磷化镓砷和/或磷化镓铟的合金半导体。衬底108可包括各种p型掺杂区和/或n型掺杂区。可在不同的步骤或技术中使用诸如离子注入或扩散的工艺实施所有掺杂。衬底108可包括本领域已知的常规的隔离部件（例如，浅沟槽隔离或LOCOS部件）以分隔开形成在衬底108中的不同器件。衬底108可包括诸如外延层、绝缘体上半导体（SOI）结构或它们的组合的其他部件。
在一个实施例中，衬底106包括图像传感器元件，而衬底108包括可操作地与衬底106的图像传感器元件连接的半导体器件。在另一实施例中，衬底108的半导体器件是逻辑器件。
在一个实施例中，有源区102包括多个像素，每个像素都具有用于器件100的并且可操作地用作图像传感器的传感器元件。可通过适合的工艺在半导体衬底106内形成传感器元件。例如，形成在半导体衬底内的每个传感器元件（或像素）都可包括光感测区（或感光区），其可以是通过诸如扩散或离子注入工艺的方法在半导体衬底106中形成的具有N型和/或P型掺杂剂的掺杂区。传感器元件可包括光电二极管、互补金属氧化物半导体（CMOS）图像传感器、电荷耦合器件（CCD）传感器、有源传感器、无源传感器和/或扩散于或另外形成于衬底106中的其他传感器。有源区102可包括设置在传感器阵列或其他合适的结构中的多个像素。在一个实施例中，有源区102设置在衬底106的背面并且延伸至半导体衬底106内。在又一实施例中，减薄衬底106以向这种背照式传感器提供适合的传输。在另一个实施例中，有源区102可设置在衬底106的正面的上方。
焊盘元件104设置在包括有源区102的衬底106的外围区域上。然而，在其他实施例中，可能是其他结构。
在一个实施例中，焊盘元件104是导电接合焊盘，例如，包括导电材料的固体连续焊盘。导电材料的固体连续焊盘可以呈诸如图1中示出的矩形形状的多边形。导电材料的固体和连续焊盘在本文中可称为具有约100%的导电密度的结构。术语“导电密度”指的是结构（例如，焊盘）内的总的导电面积与该结构的总面积的比值。焊盘元件104的示例性导电材料包括铜、金、铝、它们的合金、钨和/或其他适合的导电材料。
焊盘元件104可向包括有源区102和/或衬底108的那些元件的周边电路或器件元件提供互连。在一个实施例中，焊盘元件104是输入/输出（I/O）焊盘。在一个实施例中，向焊盘104提供诸如引线接合件的接合元件。可设置在焊盘104上的示例性引线接合件包括楔形接合件、球形接合件、球-楔接合件和/或向焊盘104提供物理连接和/或电连接的其他适合的导电元件。接合元件可连接至邻近的集成电路（IC）、印刷电路板（PCB）、封装件、模块、引线框架和/或其他适合的外部元件。可通过设置在器件100的表面上的钝化层或介电层中的开口来限定焊盘元件104。
焊盘元件104和/或像素102可以可操作地电连接至形成在衬底106和/或衬底108上的半导体器件元件。在一个实施例中，衬底108包括逻辑器件并且接合至包括有源区102（例如，像素）的衬底106。应该指出，尽管示出的器件100为具有多个堆叠的衬底（106，108）的3D结构，但是本发明不必限制于此。具有接合结构的任何器件可得益于本发明的各方面。接合结构包括焊盘元件（也称为接合焊盘）和如以下所述的下方的导电层和/或绝缘层。
半导体器件100还包括多层互连件（MLI）。MLI连接至有源区102的元件（例如，传感器元件）。例如，有源区的元件可以适当地响应照明光（成像辐照）并且通过MLI对其进行传送。MLI可包括诸如以下论述的金属的导电材料。MLI互连件可包括焊盘元件104和互连至焊盘元件104的导电层。例如，MLI可包括接合结构或包括焊盘元件104的接合区部分。以下参考图2进一步详细地论述了MLI。
现在参考图2，示出了接合结构200的截面图。在实施例中，接合结构200设置在具有诸如器件100（参考以上图1所述）的半导体器件的衬底上。
接合结构200可以是设置在衬底上的MLI结构的一部分。接合结构200包括焊盘元件202和下方的多条导线212。如下所述，焊盘元件202可以是形成在衬底上的MLI结构的一部分，例如，其包括MLI结构的金属层的暴露部分，可将引线接合件提供给金属层的暴露部分。导线212可以是MLI的导线位于这一接合区的部分，换言之，导线212位于接合元件或焊盘的下方。
在一个实施例中，焊盘元件202基本上类似于以上参考图1所述的焊盘元件104。可将焊盘元件202称为接合焊盘。可以露出焊盘元件202，从而可以向焊盘元件202提供引线接合件。在一个实施例中，在焊盘元件202上设置楔形接合件、球形接合件或其他合适类型的接合件。焊盘元件202可在周围介电质和/或钝化材料的开口中提供导电表面，从而在导电表面上形成接合。焊盘元件202可以是具有100%导电密度的区域（例如，周围钝化层中的矩形开口）。
接合结构200包括如上所述的焊盘元件202，并且也包括下方的包含层204、层206和层208以及插入通孔210的导电连接层212。
例如，层204、层206和/或层208可包括诸如铝、铜、铜基合金的导电材料和/或包括以下论述的那些材料的其他适合的材料。层204、层206和/或层208可包括衬垫层或阻挡层。在一个实施例中，层208是形成在衬底上的器件的顶部金属层。应该指出，层204、层206和层208仅用于说明的目的而不打算将本发明限制在任何数量的导电（例如，金属）层。例如，在其他实施例中，任何数量的导电层可介入焊盘202和顶部金属层（由导线208表示）之间。
在一个实施例中，MLI（包括焊盘元件202和/或层204、层206以及层208）包括铝互连件（例如，诸如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物或它们的组合的导电材料）。可通过包括物理汽相沉积（或溅射）、化学汽相沉积（CVD）或它们的组合的工艺形成铝互连件。其他形成金属互连件的制造技术可包括光刻处理和蚀刻以将导电材料图案化为垂直连接件（通孔和接触件）和水平连接件（导线）。在其他实施例中，可使用铜多层互连件，并且其包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合。可通过包括CVD、溅射、镀或其他适合的工艺的技术形成铜多层互连件。在一些实施例中，诸如双镶嵌工艺或单镶嵌工艺的镶嵌工艺可形成互连件。
如上所述，接合区的多个导电层212中的每一层都通过通孔或插塞结构210连接至相邻层。通孔结构210也连接接合元件202和最近的导电层204。例如，通孔结构210可包括诸如钨、铜、铝和/或其他适合材料的导电材料。通孔结构210可向焊盘元件202提供电互连。通孔结构210也可向层202、层204、层206和/或层208中的一个或多个层提供结构支撑。
包括接合结构200的MLI也包括介入导线和通孔之间的层间介电质（ILD）214。ILD214也可与接合结构200或接合区中的图案化的层204、206和208中的导电材料共面，其将在下方进行论述。ILD214可包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃（SOG）、掺氟硅酸盐玻璃（FSG）、掺碳氧化硅、Black（加利福尼亚州的圣克拉拉的应用材料）、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB（二苯并环丁烯）、SiLK（密歇根州米德兰陶氏化学公司）和/或其他适合的材料。可通过包括旋涂、CVD、溅射或其他适合工艺的技术形成ILD214。
层204、层206和层208中的一个或多个可以是图案化的导电层，从而其具有小于约100%的导电密度。也就是说，介电材料214可介入在接合结构200的层204、层206和/或层208内的导电材料中。从而，介电材料214是共面的并且介入层204、层206和层208中的一个或多个层的图案化导电材料的线中。图3a至图3l示出了具有小于约100%的导电密度的示例性图案化的导电层的顶视图，其将在下方进行论述。
现在参考图3a至图3l示出的实施例，示出了图案化的导电层或简单的图案化的层的顶视图。图案化的导电层可能是MLI互连件在接合区中的一部分；也就是说，图案化的导电层组成接合结构。可在焊盘元件下方（诸如以上参考图2所示的焊盘元件202或以上参考图1所述的焊盘元件104）提供图3a至图3l示出的图案化的导电层。也就是说，导电层204、导电层206和/或导电层208中的一个或多个可以是图3a至图3l示出的图案化的导电层。
参考图3a，示出了图案化的层302。图案化的层302可以是MLI结构的一层并且设置在接合结构中（例如，在接合区中或部分的接合结构中）的焊盘元件下方。图案化的层302包括被介电材料328介入的图案化的导线326。在一个实施例中，例如，导线326包括导电材料，诸如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物、铜、铜合金、钽，它们的组合和/或其他适合的材料。例如，可通过诸如物理汽相沉积（或溅射）、镀、化学汽相沉积（CVD）、光刻处理、蚀刻的适合的工艺来形成图案化的层302以图案化形成的导电材料。在一些实施例中，可使用镶嵌工艺。介电材料328可以是层间介电质（ILD）。介电材料328可包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃（SOG）、掺氟硅酸盐玻璃（FSG）、掺碳氧化硅、Black（加利福尼亚州圣克拉拉的应用材料）、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB（二苯并环丁烯）、SiLK（密歇根州米德兰陶氏化学公司）和/或其他适合的材料。可通过包括旋涂、CVD、溅射或其他适合的工艺的适合的技术形成介电材料328。图案化的层302示出了通孔台（via landing）330，其在通孔（诸如以上参考图2所述的通孔210）与导线326之间提供连接。图案化的层302可应用于位于焊盘元件下方的接合结构中，例如，诸如，用作参考以上图2所述的焊盘元件200的层204、层206和层208中的一个或多个层。
图3b、3c、3d、3e、3f、3g、3h、3i、3j、3k和3l分别示出了图案化的层304、306、308、310、312、314、316、318、320、322和324。除了图案不同之外，图案化的层304、306、308、310、312、314、316、318、320、322和324中的每一个都包括图案化导线326和介电质328，其与参考以上图3a所述基本类似。应该指出，通孔互连件可能未示出，但是其可设置在导线326上。
图案化的层提供通过介电质间隙介入的导电（例如，金属）线。在实施例中，导线326提供以形成同心形状的图案的方式布置的导电（金属）材料。例如，参考图3a、3b、3c、3d、3e和3f。在实施例中，例如，导线326可提供形成具有诸如多边形的多种形状的图案的导电（金属）材料（参考图3g、3h、3i、3j、3l）。可以以重复图案的方式（诸如阵列）来布置形状（参考图3g、3h、3i、3j、3k、3l）。
在实施例中，接合结构中图案化的层302与图案化的层304相邻（例如，在其上方或下方）。在实施例中，接合结构中图案化的层306与图案化的层308相邻（例如，在其上方或下方）。在实施例中，接合结构中图案化的层310与图案化的层312相邻（例如，在其上方或下方）。在实施例中，接合结构中图案化的层314与图案化的层316相邻（例如，在其上方或下方）。在实施例中，接合结构中图案化的层318与图案化的层320相邻（例如，在其上方或下方）。在实施例中，接合结构中图案化的层322与图案化的层324相邻（例如，在其上方或下方）。
应该指出，图案化的层302、304、306、308、310、312、314、316、318、320、322和324仅是示例性的而不旨在限制本发明。如以下参考图5的进一步的详细讨论，可选择接合结构的层的图案（例如，在图案化的层302、304、306、308、310、312、314、316、318、320、322和324中示出的那些图案）以有效减少加工中的问题。例如，提供诸如图像传感器的半导体器件中的MLI结构（包括接合结构）可能需要诸如化学机械抛光（CMP）工艺的各种抛光工艺以制造堆叠的层。可通过代表目标表面平面度的平坦化参数来表示CMP工艺的结果。一个平坦化参数是表面凹陷（dishing）。由于堆叠中具有多个固体导电焊盘，可以产生不期望的表面凹陷。在MLI结构形成的过程中，凹陷可以逐层传递，这使得随着堆叠的生长并且在顶部金属层处达到顶点时，凹陷显著增加。在一个实施例中，可能需要顶部金属层来用于接合（参考图4），这样，凹陷可影响接合能力和产量。相反，使用诸如在本文中描述的图案化的层可降低工艺的不期望的影响。可对接合区/结构中的MLI的每一个导电层进行选择以免继承先前形成的层的任何凹陷，同时保持接合强度、导电性、用于连接至相邻层的适合的布局（例如，通孔）和/或其他适合的性能标准。可通过仿真、实验数据、设计数据和需求和/或其他适合的方法来确定将在接合结构的图案化的层中实施的图案类型。
现在参考图4，示出了图像传感器件400。在示出的实施例中，图像传感器件400是背照式传感器（BSI）。然而，也可能是其他结构。图像传感器件400包括接合结构402，而接合结构402包括图案化的层，例如，诸如以上参考图3a至图3l论述的一个或多个图案化的层。
图像传感器件包括第一衬底108和第二衬底106。在实施例中，衬底106包括硅。衬底106可以可选地或额外地包括诸如锗和/或金刚石的其他元素半导体材料。衬底106也可包括诸如碳化硅、砷化镓、砷化铟和/或磷化铟的化合物半导体材料；衬底106可包括诸如硅锗、碳化硅锗、磷化镓砷和/或磷化镓铟的合金半导体。衬底106包括隔离部件404。隔离部件404可以是所示的浅沟槽隔离（STI）部件、硅的局部氧化（LOCOS）部件和/或其他适合的隔离部件。
衬底106也包括光感测区或像素406。光感测区可包括各种p型掺杂区和/或n型掺杂区。可在不同步骤和技术中使用诸如离子注入或扩散的工艺实施所有掺杂。
图像传感器件400也包括衬底108。衬底108可使用接合部件408接合至衬底106上。接合部件408可以是在衬底106和衬底108上的器件之间提供物理和/或电互连的部件。在一个实施例中，衬底108包括硅。衬底108可以可选地或额外地包括诸如锗和/或金刚石的其他元素半导体材料。衬底108也可以或可选地包括诸如碳化硅、砷化镓、砷化铟和/或磷化铟的化合物半导体材料；或包括诸如硅锗、碳化硅锗、磷化镓砷和/或磷化镓铟的合金半导体。
在一个实施例中，衬底108包括可操作地与设置在衬底106上的元件连接的逻辑器件。衬底108也可包括诸如集成电路（IC）芯片、片上系统（SoC）或它们的部分的半导体器件，而半导体器件可包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管（MOSEFT）、互补MOS（CMOS）晶体管、双极结型晶体管（BJT）、横向扩散MOS（LDMOS）晶体管、高功率MOS晶体管、FinFET晶体管或其他类型的晶体管；图像传感器；和/或其他适合的器件。因此，衬底108可包括各种p型掺杂区和/或n型掺杂区、隔离部件（例如，浅沟槽隔离或LOCOS部件）、外延生长区、栅极结构、互连部件和/或其他互补金属氧化物半导体（CMOS）技术部件。可使用多层互连（MLI）结构对形成在衬底108上的器件进行互连。在一个实施例中，接合部件408连接至设置在衬底108上的MLI结构的顶层并且互连至设置在衬底108上的半导体器件（例如，逻辑器件）。
再次参考衬底106，可通过适合的工艺在衬底106内形成光感测区406。例如，每一个形成在半导体衬底内的传感器元件（或像素）都可包括光感测区（或感光区），其可能是通过诸如扩散或离子注入工艺的方法在半导体衬底106中形成的具有N型掺杂剂和/或P型掺杂剂的掺杂区。光感测区406可包括光电二极管、互补金属氧化物半导体（CMOS）图像传感器、电荷耦合器件（CCD）传感器、有源传感器、无源传感器和/或扩散于或另外形成在衬底106中的其他传感器。衬底106可包括设置在传感器阵列或其他合适的结构中的任意多个光感测区406。光感测区可以是形成在衬底106的表面上并且延伸至衬底106内的注入区。
应该指出，衬底106具有正面106a和背面106b。包括多条金属线的互连部件的多层形成在衬底106的正面106a上，其将在下方进行讨论。透镜和滤色片410形成在衬底106的背面106b上方，用于彩色成像应用。透镜和滤色片410可具有可操作性，使得背照光可穿过背面106b聚焦在光感测区406。因此，器件400可以是背照式传感器件。
作为典型的CMOS半导体器件，通常称为金属层的多个导电层设置在衬底106上。这些导电层组成MLI。特别地，由介电材料介入的金属层设置在衬底106的正面106a上。可能是任意数目的金属层。在图4中对MLI的金属层进行了注释以便于指代并且包括金属1和顶部金属以及介入金属1和顶部金属之间的多个金属层。金属层通过各种导电插塞或通孔连接并且向包括例如图像感测区406的各个器件提供互连。如上所述，多个金属线和互连通孔可称为多层互连（MLI）结构。MLI也包括介入介电质328。介电材料328可以是是层间介电质（ILD）。介电材料328可包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃（SOG）、掺氟硅酸盐玻璃（FSG）、掺碳氧化硅、Black（加利福尼亚州圣克拉拉的应用材料）、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB（二苯并环丁烯）、SiLK（密歇根州米德兰陶氏化学公司）和/或形成在正面106a上的其他适合的材料。可通过包括旋涂、CVD、溅射或其他适合工艺的技术形成介电材料328。
MLI结构的一部分设置在接合区中并且为器件400提供接合结构402。接合结构402包括焊盘元件412。焊盘元件412可以是金属1层（例如，MLI结构中距离衬底106最近的金属线）的一部分。接合部件414设置在焊盘元件412上。接合部件414可以是楔形接合件、球形接合件、球-楔接合件和/或通过焊盘元件412向器件400提供物理连接和/或电连接的其他适合的导电元件。接合部件414可连接至邻近的集成电路（IC）、印刷电路板（PCB）、封装件、模块、引线框架和/或其他适合的外部元件。可通过设置在衬底106的表面上的介电层328中的开口限定焊盘元件412。
焊盘元件412可能是金属1互连层材料的连续导电区。例如，焊盘元件412可能是具有约100%的导电密度的导电材料412的固体连续焊盘，其与MLI结构的金属1层同时形成。在又一实施例中，焊盘元件是具有约100%导电密度的矩形形状。
接合结构402还包括在焊盘元件412下方并且互连至焊盘元件412的多层互连件（MLI）中附加的层。层416、层418、层420、层422和层424包括导电材料（诸如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、它们的组合）和/或其他适合的材料。例如，可通过诸如物理汽相沉积（或溅射）、镀、化学汽相沉积（CVD）、光刻工艺、蚀刻的适合的工艺来形成层416、层418、层420、层422和层424以图案化形成的导电材料。层416、层418、层420、层422和层424中的一个或多个是具有小于约100%的导电密度的图案化的层。每个图案化的层都包括具有介入的、共面的介电材料的图案化的导电材料（例如，线）。以上参考图3a至图3l描述了适用于层416、层418、层420、层422和层424的图案化的导电层的示例性图案，其以实例的方式示出而不旨在限制。
如图所示，层416可以是与形成在衬底106上的金属2层共面的图案化的导电层；层418可以是与形成在衬底106上的金属3层共面的图案化的导电层；层420可以是与形成在衬底106上的金属4层共面的图案化的导电层；层422可以是与形成在衬底106上的金属n层共面的图案化的导电层；层424可以是与形成在衬底106上的顶部金属层共面的图案化的导电层。可提供任意数目的层。层416、层418、层420、层422和层424中的图案的一个或多个可以与其他的层416、层418、层420、层422和层424的图案不同。
在一个实施例中，接合结构402的顶部金属层424是具有约100%导电密度的导电区。在又一实施例中，接合结构402的顶部金属层424通过使用诸如部件408的接合部件接合至衬底108。在其他实施例中，接合结构402的顶部金属层424是具有小于约100%的导电密度的图案化的导电层。
因此，图4中提供的是具有接合结构402的背照式传感器件400，而接合结构402具有位于接合元件412下方的一层或多层。在接合元件412下方的这些层是图案化的层，从而它们具有导电部件的图案，诸如具有与介入的介电材料共面的导线/元件。因此，位于接合元件412下方的层在它们位于接合元件412下方并且与接合元件412垂直对准的区域中具有小于约100%的导电密度。
参考图5，示出了根据本发明的一个或多个方面的形成包括接合结构的半导体器件的方法500。方法500可用于制造以上参考图1所述的器件100；以上参考图2所述的接合结构200；包括图3a至图3l中示出的任何一个图案化的层的器件；和/或以上参考图4所述的器件400。
方法500开始于框502，其中，确定焊盘元件的设计布局。焊盘元件设计可以是具有100%导电密度的由导电材料形成的连续焊盘。在实施例中，在设置在器件的衬底上的金属1或最低导电层中提供焊盘元件设计。设计布局可以通过可操作的布局和/或掩模数据制备工具以可读文件格式表示，以形成光掩模或向诸如电子束光刻工具的写入工具传送指令。示例性的文件格式包括GDSII、DFII和/或其他文件格式。
然后方法500进行至框504，其中，提供了与焊盘元件垂直对准的一层或多层设计布局。如上所述，与焊盘元件和焊盘元件垂直对准的各层组成接合结构。各层可包括具有导电材料的图案的层，介入的介电材料与导电材料共面。在实施例中，图案化的导电材料与以上参考框502所述的接合元件垂直对准，例如，其物理位置在制造的器件中的接合元件下方。位于接合元件下方的区域可以具有小于约100%的导电密度。图3a至图3l提供了用于接合结构的示例性图案化的导电材料层。可在与器件相关的金属层（例如，金属2、金属3等）中提供用于接合结构的图案化的层的设计布局。设计布局可以通过可操作的布局和/或掩模数据准备工具以可读文件格式表示，以形成光掩模或向诸如电子束光刻工具的写入工具传送指令。示例性的文件格式包括GDSII、DFII和/或其他文件格式。
框504可使用仿真、实验数据、设计需求（例如，数据库）和/或其他适合的工具确定用于图案化的层的适合的图案。可选择图案以减少制造问题（诸如在器件的平坦化期间发生的凹陷）。也可基于向一个或多个邻近的层提供连接（例如，通过实施通孔结构）来选择特定的图案。例如，特定的图案也可考虑接合结构的邻近层的图案，以免受到先前形成的层的任何不期望的工艺影响（例如，凹陷），同时保持接合强度、导电性、适于连接至邻近层的布局（例如，通孔）和/或其他适合的性能标准。
在一个实施例中，可通过诸如计算机、服务器、工作站、手持计算设备或其他适合的计算装置或通信连接的计算设备的集合的信息处理系统来确定诸如在框502和/或框504中描述的设计布局。系统可包括与系统存储器通信连接的处理器、大容量存储装置、通信模块和/或其他工具。系统存储器向处理器提供永久的计算机可读存储以便于处理器执行计算机指令。系统存储器的实例可包括随机存取存储器（RAM）装置，诸如动态RAM（DRAM）、同步DRAM（SDRAM）、固态存储装置和/或本领域已知的其他各种存储装置。计算机程序、指令和数据存储在信息处理系统的大容量存储装置中。大容量存储装置的实例可包括硬盘、光盘、磁光盘、固态存储装置和/或本领域已知的各种其他大容量存储装置。这些指令可提供用于确定将制造的器件的一个或多个部件的布局（包括确定用于接合结构的图案化的层的适合的图案）的仿真和/或实验数据。
然后方法500进行至框506，其中，根据接合结构的焊盘和图案化的导电元件的设计布局来制造器件。该器件可以基本类似于以上参考图1所述的器件100和以上参考图4所述的器件400。例如，器件可制造在半导体衬底上，诸如以上参考图1和图4论述的衬底106。
因此，应该理解，在一个实施例中，提供了一种半导体器件。半导体器件包括设置在衬底上的光感测区。器件还包括连接至光感测区的焊盘元件；可在设置在衬底上的第一金属层中形成焊盘元件。第二金属层设置在衬底上。第二金属层具有第一接合区，即，第二金属层位于焊盘元件下方的区域。第二金属层的第一接合区包括被介电质介入的多个导线的图案。通孔连接焊盘元件和第二金属层。
在又一实施例中，光感测区包括从衬底的第一表面延伸至衬底内的掺杂区。在一个实施例中，与第二金属层相比，第一金属层设置在更接近衬底的表面处。在一些实施例中，也称为接合焊盘的焊盘元件设置在衬底的外围区域上。引线接合件可附接至焊盘元件。
在又一些实施例中，第三金属层设置在衬底上并且具有位于焊盘元件下方的第二接合区。第三金属层的第二接合区包括被介电质介入的多个导线的第二图案，第二图案与第一图案不同。在实施例中，第二通孔连接第三金属层和第二金属层。在另一个实施例中，与第一金属层和第二金属层相比，顶部金属层设置在衬底上距离衬底顶面更远处。第二衬底可接合至具有光感测区的衬底的顶部金属层。
在本文论述的另一个更广义的实施例中，描述了背照式传感器件。该器件包括具有第一表面和相对的第二表面的第一衬底。透镜设置在第二表面上，其可操作地将入射辐照光束引至设置在第一衬底中的光感测区。多层互连件（MLI）设置在第一衬底的第一表面上；MLI包括第一金属层、第二金属层和连接第一和第二金属层的多个通孔。接合结构设置在第一衬底的外围区域上，接合结构包括与MLI的第一金属层共面的焊盘元件以及与MLI的第二金属层共面的导电材料的图案。位于焊盘元件下方的这一图案提供了位于焊盘元件下方的区域，该区域具有小于100%的导电密度。多个通孔中的至少一个连接焊盘元件和导电材料的图案。
在又一实施例中，第一金属层是离第一衬底的第一表面最近的金属层。在一个实施例中，器件还包括将第二衬底连接至第一衬底的接合元件。接合元件可连接至MLI的顶部金属层。在另一个实施例中，逻辑器件设置在这个第二衬底上并且电连接至第一衬底的MLI。在又一个实施例中，楔形接合件或球形接合件附接至焊盘元件。光感测区可从第一衬底的第一表面延伸至第一衬底内。
在一个实施例中，导电材料的图案包括限定第一形状的第一导线和限定第二形状的第二导线；第一和第二形状是同心的。在另一个实施例中，导电材料的图案包括由导线限定的多个多边形。
在另一个更广义的实施例中，提供了一种方法，该方法包括确定接合结构的布局。确定第一金属层包括确定第一金属层的接合焊盘区。在位于接合焊盘区下方第一层中提供导电材料的第一图案。位于接合焊盘区下方的第一层具有小于约100%的导电密度。提供了位于第一层下方的第二层中的导电材料的第二图案。第二层也具有小于约100%的导电密度。然而，第一图案与第二图案不同。使用这种布局，在半导体衬底上制造接合结构。
在一些实施例中，该方法还可包括通过基于对第一层和第二层实施的化学机械抛光工艺的平坦化参数确定第一图案和第二图案来提供第一图案和第二图案。一个平坦化参数是第一层和第二层中的至少一层的凹陷效果。在一些实施例中，第一图案和第二图案包括实施仿真和应用实验数据中的至少一种。
总之，本文中公开的方法和器件提供了接合结构，该接合结构包括：适用于诸如图像传感器的半导体器件的接合焊盘和在其下方的导电层。在这情况下，本发明提供了胜过现有技术器件的若干优势。本发明的优势包括改进接合结构和导电层的GMP工艺中的平坦度。应该理解，本文公开的不同实施例公开了不同的内容，并且在不背离本发明的精神和范围的情况下，本领域普通技术人员可对本发明作出各种变化、替代和改变。

Claims (18)

1.一种半导体器件，包括：
光感测区，设置在第一衬底上；
焊盘元件，连接至所述光感测区，所述焊盘元件形成在所述第一衬底上设置的第一金属层中；
第二金属层，设置在所述第一衬底上并且具有位于所述焊盘元件下方并且与所述焊盘元件垂直对准的第一区域，所述第二金属层的第一区域包括多条导线的第一图案，其中，所述多条导线包括第一导电环和与所述第一导电环共面的第二导电环；
其中，第一介电质设置在被所述第一导电环围绕的第一区中，
第二介电质设置在被所述第二导电环围绕的第二区中，以及
第三介电质在所述第一导电环的第一外侧壁和所述第二导电环的第二外侧壁之间的延伸；以及
第一通孔，连接所述焊盘元件和所述第一区域的所述第二金属层；
第三金属层，设置在所述第一衬底上并且具有位于所述焊盘元件下方的第二区域，所述第三金属层的第二区域包括被配置为限定所述第二区域中的多个被围绕的区的多条导线的第二图案，所述第二图案与所述第一图案不同；
第二通孔，连接所述第三金属层的第二区域和所述第二金属层的第一区域。
2.根据权利要求1所述的半导体器件，其中，所述光感测区包括从所述第一衬底的第一表面延伸至所述第一衬底内的掺杂区。
3.根据权利要求1所述的半导体器件，其中，所述第一导电环和所述第二导电环连接以形成连续的导电结构。
4.根据权利要求1所述的半导体器件，其中，与所述第二金属层相比，所述第一金属层设置为更接近所述第一衬底的表面，所述焊盘元件设置在所述第一衬底的外围区域上。
5.根据权利要求1所述的半导体器件，还包括：附接至所述焊盘元件的引线接合件。
6.根据权利要求1所述的半导体器件，还包括：
顶部金属层，设置在所述第一衬底上，与所述第一金属层和所述第二金属层相比，所述顶部金属层设置为与第一所述衬底的顶面相距更远。
7.根据权利要求6所述的半导体器件，还包括：
第二衬底，接合至具有所述光感测区的所述第一衬底的所述顶部金属层。
8.一种背照式传感器件，包括：
第一衬底，具有第一表面和相对的第二表面；
透镜，设置在所述第二表面上，所述透镜可操作地将入射辐照光束引至设置在所述第一衬底中的光感测区；
多层互连件MLI，设置在所述第一衬底的第一表面上，所述MLI包括第一金属层、第二金属层以及连接所述第一金属层和所述第二金属层的多个第一通孔；
接合结构，设置在所述第一衬底的外围区域上，所述接合结构包括：
焊盘元件，与所述MLI的第一金属层共面；
导电材料的第一图案，与所述MLI的第二金属层共面，位于所述焊盘元件下方的第一图案提供位于所述焊盘元件下方并且其导电密度小于100％的第一区域，其中，所述导电材料的第一图案包括第一导电环和与所述第一导电环不共心的第二导电环，其中，第一介电质设置在被所述第一导电环围绕的第一区中并且第二介电质设置在被所述第二导电环围绕的第二区中；和所述多个第一通孔中的至少一个，连接所述焊盘元件和所述导电材料的第一图案；
导电材料的第二图案，位于所述导电材料的第一图案下方，所述第二图案与所述第一图案不同；
第二通孔，连接所述导电材料的第一图案和所述导电材料的第二图案。
9.根据权利要求8所述的背照式传感器件，其中，所述第一金属层是距离所述第一衬底的第一表面最近的金属层，并且所述第一导电环和所述第二导电环与所述焊盘元件垂直对准。
10.根据权利要求8所述的背照式传感器件，还包括：
接合元件，将第二衬底连接到所述第一衬底，所述接合元件连接至所述MLI的顶部金属层。
11.根据权利要求10所述的背照式传感器件，还包括：
逻辑器件，设置在所述第二衬底上并且电连接至所述第一衬底的MLI。
12.根据权利要求8所述的背照式传感器件，楔形接合件和球形接合件中的至少一个附接至所述焊盘元件。
13.根据权利要求8所述的背照式传感器件，所述光感测区从所述第一衬底的第一表面延伸至所述第一衬底内。
14.根据权利要求8所述的背照式传感器件，其中，通过与所述第一导电环和所述第二导电环共面的导电路径连接所述第一导电环的第一外侧壁和所述第二导电环的第二外侧壁。
15.一种用于形成半导体器件的方法，包括：
确定接合结构的布局，所述确定包括：
确定第一金属层的接合焊盘区；
确定位于所述接合焊盘区下方的第一层中的导电材料的第一图案，其中位于所述接合焊盘区下方的所述第一层具有小于100％的导电密度，其中，所述导电材料的第一图案包括第一导电环和与所述第一导电环不共心的第二导电环，其中，第一介电质设置在被所述第一导电环围绕的第一区中并且第二介电质设置在被所述第二导电环围绕的第二区中；
确定连接所述焊盘元件和所述导电材料的第一图案的多个第一通孔中的至少一个；
确定位于所述第一层下方的第二层中的导电材料的第二图案，所述第二层包括小于100％的导电密度，所述第一图案与所述第二图案不同；以及
确定连接所述导电材料的第二图案和所述导电材料的第一图案的多个第二通孔中的至少一个，
在半导体衬底上制造所述接合结构的布局。
16.根据权利要求15所述的用于形成半导体器件的方法，其中，确定所述第一图案和所述第二图案包括：
基于对所述第一层和所述第二层实施的化学机械抛光工艺的平坦化参数来确定所述第一图案和所述第二图案。
17.根据权利要求16所述的用于形成半导体器件的方法，其中，所述平坦化参数是所述第一层和所述第二层中的至少一层的凹陷效果。
18.根据权利要求15所述的用于形成半导体器件的方法，其中，确定所述第一图案和所述第二图案包括实施仿真和应用实验数据中的至少一种。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9658281B2 (en) * 2013-10-25 2017-05-23 Taiwan Semiconductor Manufacturing Company Limited Alignment testing for tiered semiconductor structure
US9634053B2 (en) * 2014-12-09 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor chip sidewall interconnection
KR101654096B1 (ko) 2015-04-17 2016-09-07 한국원자력연구원 자가진단 사고대처 무인 원자로
US10867834B2 (en) * 2015-12-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10178764B2 (en) * 2017-06-05 2019-01-08 Waymo Llc PCB optical isolation by nonuniform catch pad stack
KR20220140129A (ko) * 2021-04-09 2022-10-18 삼성전자주식회사 반도체 소자의 검출용 패드 구조물

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6625882B1 (en) * 1997-05-01 2003-09-30 Texas Instruments Incorporated System and method for reinforcing a bond pad
CN1601735A (zh) * 2003-09-26 2005-03-30 松下电器产业株式会社 半导体器件及其制造方法
CN101281893A (zh) * 2007-04-02 2008-10-08 三洋电机株式会社 半导体装置
CN101771059A (zh) * 2008-12-26 2010-07-07 东部高科股份有限公司 背照式图像传感器及其制造方法
CN101989610B (zh) * 2009-07-29 2012-07-18 台湾积体电路制造股份有限公司 集成电路与背面及正面受光型图像传感器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
US6232662B1 (en) 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
FR2824954A1 (fr) 2001-05-18 2002-11-22 St Microelectronics Sa Plot de connexion d'un circuit integre
US7057296B2 (en) 2003-10-29 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
CN1988146A (zh) * 2005-12-22 2007-06-27 中芯国际集成电路制造(上海)有限公司 哑元图案和机械增强低k介电材料的制造方法
US7714443B2 (en) 2006-07-19 2010-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure design with reduced density
US8178980B2 (en) 2008-02-05 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure
US8148797B2 (en) * 2008-06-26 2012-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Chip pad resistant to antenna effect and method
KR101545528B1 (ko) * 2008-12-29 2015-08-19 아이아이아이 홀딩스 4, 엘엘씨 후면 수광 이미지센서 및 그 제조방법
US8344471B2 (en) 2009-07-29 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor big via bonding pad application for AICu process
FR2951018A1 (fr) * 2009-10-05 2011-04-08 St Microelectronics Crolles 2 Via de connexion electrique pour substrat de dispositif semi-conducteur
KR101107627B1 (ko) 2010-02-22 2012-01-25 (주)실리콘화일 3차원 구조를 갖는 웨이퍼의 패드 형성 방법
JP2011216865A (ja) * 2010-03-17 2011-10-27 Canon Inc 固体撮像装置
JP5696513B2 (ja) * 2011-02-08 2015-04-08 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
US8779591B2 (en) * 2011-08-09 2014-07-15 Mediatek Inc. Bump pad structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6625882B1 (en) * 1997-05-01 2003-09-30 Texas Instruments Incorporated System and method for reinforcing a bond pad
CN1601735A (zh) * 2003-09-26 2005-03-30 松下电器产业株式会社 半导体器件及其制造方法
CN101281893A (zh) * 2007-04-02 2008-10-08 三洋电机株式会社 半导体装置
CN101771059A (zh) * 2008-12-26 2010-07-07 东部高科股份有限公司 背照式图像传感器及其制造方法
CN101989610B (zh) * 2009-07-29 2012-07-18 台湾积体电路制造股份有限公司 集成电路与背面及正面受光型图像传感器

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