TWI521662B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI521662B
TWI521662B TW102105120A TW102105120A TWI521662B TW I521662 B TWI521662 B TW I521662B TW 102105120 A TW102105120 A TW 102105120A TW 102105120 A TW102105120 A TW 102105120A TW I521662 B TWI521662 B TW I521662B
Authority
TW
Taiwan
Prior art keywords
via connection
connection window
metal
layer
dielectric layer
Prior art date
Application number
TW102105120A
Other languages
English (en)
Other versions
TW201334142A (zh
Inventor
曾銪寪
蘇淑慧
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201334142A publication Critical patent/TW201334142A/zh
Application granted granted Critical
Publication of TWI521662B publication Critical patent/TWI521662B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置技術，特別是有關一種半導體裝置及其製造方法。
半導體積體電路(integrated circuit,IC)經歷了快速的成長。IC原料與設計的技術性發展造就了IC的不同世代，各個世代的IC比其上個世代擁有了更小及更複雜的電路。然而，這些技術性發展使得IC的加工與製造更加複雜，為了因應這些技術性發展，對應的IC加工與製造發展是需要的。在IC的發展過程中，功能性密度(每晶片面積的內連線裝置數)通常會隨著其幾何尺寸(geometry size)(一製程可以製造的最小部件)的縮小而增加。
如針測墊或打線接合墊等的金屬接墊係用於不同的IC應用上。為了正確地施行其功能，一個金屬接墊必須擁有適當的尺寸及強度，以承受如針測或打線接合等所造成的物理性應力。然而，IC幾何尺寸持續性縮減也牽涉著金屬接墊尺寸的縮減，且往往傳統的金屬接墊可能會面臨諸多困難，例如打線接合的難度、剝落或金屬接墊下方膜層破裂。為了應付這些困難，可以使用一個大型的介層連接窗(via)(大過尋常介層 連接窗很多倍)以提供對金屬接墊的支撐。然而，現行製作如此大型的介層連接窗的方法中存在缺陷缺陷。例如，嚴重的碟化或研磨損耗效應對現有的製法所產生的鈍化保護層氣泡(passivation bubbles)，其對裝置造成缺陷。
因此，儘管現有製造大型介層連接窗的方法已足以膦任其預期使用目的，然而並無法完全的滿足所有需求。
本發明實施例提供一種半導體裝置，包括：一第一金屬層部件，形成於一基底上；一介層連接窗，形成於第一金屬層部件上，介層連接窗為凹口型；一第二金屬層部件，形成於介層連接窗上；一第一介電層部件，形成於基底上，其中第一介電層部件相鄰於第一金屬層部件，且部份的第一介電層部件位於第一金屬層部件上，且其中第一介電層部件含氟；以及一第二介電層部件，形成於第一介電層部件上，其中第一介電層部件及第二介電層部件各自與介層連接窗相鄰，且其中第二介電層部件不含氟。
本發明另一實施例提供一種半導體裝置，包括：一第一金屬層，形成於一基底上，金屬層包含一金屬特徵部件及一第一氟矽玻璃特徵部件；一材料層，形成於第一金屬層上，材料層包含一導電介層連接窗，設置於第一金屬特徵部件、一未摻雜的矽玻璃特徵部件及一第二氟矽玻璃特徵部件上，其中未摻雜的矽玻璃特徵部件與第二氟矽玻璃特徵部件形成一邊界，邊界與導電介層連接窗之側壁以非直角角度相交；以及一第二金屬層，形成於材料層上，第二金屬層包含一第二 金屬特徵部件形成於導電介層連接窗上。
又本發明另一實施例提供一種半導體裝置之製造方法，包括：以一高密度電漿沉積製程在一金屬部件之上及其側邊形成一氟矽玻璃層；以一電漿增強沉積製程於一金屬部件之上及其側邊形成一無氟氧化層；在金屬部件上方的氟矽玻璃層蝕刻一開口；以及在開口中及金屬部件之上形成一介層連接窗，使無氟氧化層與氟矽玻璃層之一邊界以非直角角度與介層連接窗之一側壁相交。
A-A’‧‧‧截線
202‧‧‧基底
204‧‧‧閘介電層
206、224、238‧‧‧閘電極層
207‧‧‧底抗反射塗層
208‧‧‧硬遮罩層
209、210、211、213、218‧‧‧開口
212‧‧‧主動區域
214、220‧‧‧佈植隔離區域
216‧‧‧保角介電層
222‧‧‧介電環
226‧‧‧源極區域
228‧‧‧汲極區域
230、240‧‧‧閘電極
232‧‧‧末端蓋
234‧‧‧佈植隔離區域
242‧‧‧介電材料
244‧‧‧末端蓋硬遮罩
246‧‧‧光阻
T1、T2‧‧‧厚度
第1圖係繪示出根據本發明之不同型態的半導體裝置製造方法流程圖；及第2至5圖係繪示出根據本發明之不同型態中半導體裝置在不同階段的製造方法剖面示意圖。
要了解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明各種不同的實施例的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範圍，以求簡化發明的說明。當然，這些特定的範圍並非用以限定本發明。例如，本說明書以下的揭露內容敘述了將一第一特徵形成於一第二特徵上方或之上，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可為直接接觸的實 施例。再者，本說明書中不同的範例可使用重複的參考符號及/或用字。這些重覆符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
第1圖係繪示出根據本發明之不同型態的半導體裝置20製造方法流程圖。方法20從區塊22開始，在金屬部件上方及側邊形成一氟矽玻璃(fluorosilicate glass,FSG)層。氟矽玻璃層可以以高密度電漿沉積(hish-density plasma deposition)製程製出。方法20持續進行至區塊24，在氟矽玻璃層上方形成一無氟氧化(fluorine-free oxide)層。在某些實施例中，可使用了電漿增強沉積(plasma-enhanced deposition)製程製作此氧化層。方法20持續進行至區塊26，在位於金屬部件上方局部的氟矽玻璃層內蝕刻出一開口。方法20持續進行至區塊28，在上述開口中及金屬部件上方形成了一介層連接窗，使氧化層與氟矽玻璃層間的邊界與介層連接窗之側壁以非直角的方式相交。
第2至5圖係繪示出根據本發明之不同型態中半導體裝置40在不同階段的製造方法剖面示意圖。可以理解的是，第2至5圖係為了使本發明之發明概念更容易被理解而經過簡化。因此，值得注意的是，於第2至5圖中示意的製程之前、期間及之後，可能會提供其他附加的製程，這些製程僅可能會在此作簡單說明。
請參照第2圖，半導體裝置40可為半導體積體電路晶片、系統單晶片(system on chop,SoC)或其一部份，其可包括記憶體電路(memory circuits)、邏輯電路(logic circuits)、 高頻電路(high frequency circuits)、影像感測器(image sensor)及各種被動與主動部件(如，電阻器、電容器、電感器、P通道場效電晶體(P-channel field effect transistor,pFET)、N通道場效電晶體(N-channel field effect transistor,nFET)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistors,MOSFET)或互補式金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)電晶體、雙極性接面電晶體(bipolar junction transistor,BJT)、橫向擴散金氧化物半導體(laterally diffused MOS,LDMOS)電晶體、高功率金屬氧化物半導體電晶體(high power MOS transistor)或其他種類的電晶體)等。值得注意的是，可以透過互補式金屬氧化物半導體(CMOS)製造流程來製造半導體裝置40的某些特徵部件。
半導體裝置40包括一基底50。在本實施例中，基底50為一矽基底，其摻雜了P型摻質(如，硼)。在其他實施例中，基底50為一矽基底，其摻雜了N型摻質(如，砷或磷)。另外，基底50亦可由其他合適的元素半導體材料(如，鑽石或鍺)、化合物半導體(如，碳化矽、砷化銦或磷化銦)或合金半導體(如，碳化矽-鍺合金(silicon germanium carbide)、鎵-磷化砷合金(gallium arsenic phosphide)或鎵-磷化銦合金(gallium indium phosphide))構成。再者，在某些實施例中，基底50可包括一應變的磊晶層(epitaxial layer,epi layer)以提高效能，也可包括一絕緣層上覆矽(silicon-on-insulator,SOI)結構。
在基底50中形成隔離結構。在某些實施例中，隔 離結構包括淺溝槽隔離(shallow trench isolation,STI)裝置。STI裝置包括一介電材料，其可為氧化矽、氮化矽、氮氧化矽、氟矽玻璃及/或習知的低介電常數材料。STI裝置是透過於基底50中蝕刻溝槽後再將其填滿介電材料的方式所形成。在其他實施例中，深溝渠隔離裝置(deep trench isolation,DTI)也可取代STI裝置(或與STI裝置結合)作為隔離結構。為了簡化圖式，在此不特別繪示出隔離結構。
在基底50中也可形成複數個微電子部件。例如，在基底50中可透過一或多道離子植入製程及/或擴散製程產生場效電晶體(FET transistor)裝置的源/汲極區域。在另一範例中，在基底50中會形成輻射敏感性影像畫素(radiation-sensitive image pixel)。為了簡化圖式，在此不特別繪示出微電子部件。
在基底50的上表面上方形成了一內連線結構。內連線結構包括複數個圖案化介電層及內連線導電層。內連線導電層提供電路系統、輸入/輸出及各種在基底50中形成的摻雜特徵部件之間的內連接。更詳細的來說，內連線結構可包括複數個內連線層，內連線層也可稱為金屬層(如，M1、M2、M3等等)。各個內連線層可包括複數個內連線特徵部件，內連線特徵部件也可稱為金屬線(metal lines)。金屬線可為鋁內連線或銅內連線，也可包括導電材料，例如鋁、銅、鋁合金、銅合金、鋁/矽/銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物或其組合。金屬線可藉由一製程而形成，包括了物理氣相沉積(physical vapor deposition,PVD)製程、化學氣相 沉積(chemical vapor deposition,CVD)製程、濺鍍、電鍍或其組合。
內連線結構包含了一內層介電層(interlayer dielectric,ILD)，其提供內連線層之間的隔離。內層介電層可包括一介電材料，例如一氧化物材料。內連線結構也包含了複數個介層連接窗/接觸窗，其提供在基底上方不同的內連線層之間及/或特徵部件之間電性連接。用以製造某些金屬層及其內連線介層連接窗的製程將在以下段落中詳細敘述。
如第2圖所示，以膜層60簡易繪示出內連線結構的實質部份。膜層60可包括先前所述複數個金屬層及介層連接窗。在膜層60上方形成一金屬層70(內連線結構的一部分)。金屬層70包含了複數個金屬部件，在此以金屬部件71、72及73為範例。金屬部件71、72及73可包括一或多個金屬或金屬合金特徵部件。
之後，在金屬部件71、72及73上方形成一介電層80。在本實施例中，介電層80包含了一氟矽玻璃(FSG)材料，但在其他實施例中，介電層80可包含其他合適的材料。氟矽玻璃(FSG)材料之介電常數為3.5。介電層80是藉由一高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition,HDP-CVD)製程90製成。高密度電漿化學氣相沉積製程90能夠同時執行沉積和蝕刻。因此，高密度電漿化學氣相沉積製程90造成介電層80上表面的不平坦。在本實施例中，介電層80可具有傾斜的剖面輪廓，如同在金屬部件71、72及73上方形成的些微角度傾斜的部分。介電層80具有一厚 度100。在某些實施例中，厚度100大約在4000埃至8000埃的範圍內。
現在請參照第3圖，在介電層80上方形成一介電層110。介電層110包含了不同於介電層80的材料且不含氟。在本實施例中，介電層110包含了一未摻雜的矽玻璃(Undoped Silicate Glass,USG)材料，但在其他實施例中，介電層110可包含其他合適的材料。未摻雜的矽玻璃之介電常數約為3.9。介電層110是藉由一電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition,PE-CVD)製程120製成。之後，介電層110與介電層80藉由一適合的研磨製程進行研磨，例如習知的化學機械研磨(chemical-mechanical-polishing,CMP)製程。在經過研磨後，介電層80與110大致上呈現共平面(co-planar)(位於金屬部件73上方的部份介電層被研磨除去)，介電層110具有一厚度130。在某些實施例中，厚度130大約在4000埃至10000埃的範圍內。
之後，在介電層80與介電層110之平坦化表面上方形成另一介電層140。介電層140為保護其下方膜層之鈍化保護(passivation)層。在本實施例中，介電層110包含了一未摻雜的矽玻璃材料，但在其他實施例中，介電層110可包含其他合適的材料。介電層140具有一厚度150。在某些實施例中，厚度150大約在1000埃至6000埃的範圍內。
現在請參照第4圖，在介電層110中形成複數個導電介層連接窗，在此以介層連接窗200、201及202為範例。介層連接窗200、201及202藉由在介電層110與140中蝕刻 開口後，再以沉積金屬材料填滿開口的方式形成。在本實施例中，使用了鎢為填滿開口的金屬材料，因此在本實施例中介層連接窗200、201及202為鎢介層連接窗。在其他實施例中，其他合適金屬材料可用於製造介層連接窗200、201及202。之後，藉由一研磨法(如，CMP)使介層連接窗200、201及202平坦化。
在金屬部件71、72及73上分別形成了介層連接窗200、201及202。介層連接窗200及201可稱為“小型(small)”或“正規型(regular)”介層連接窗，介層連接窗202可稱為“大型(big)”介層連接窗。如第4圖所示，“大型”介層連接窗202之橫向(或水平)尺寸210大於“小型“介層連接窗200及201之橫向(或水平)尺寸220。舉例來說，橫向尺寸210可為橫向尺寸220的數十或數百倍。在某些實施例中，大型介層連接窗202之橫向尺寸210大約在30微米至200微米的範圍內，而小型介層連接窗200及201之橫向尺寸220大約在0.1微米至0.5微米的範圍內。在其他實施例中，範圍會依據設計需求及製造考量而有所不同。
大型介層連接窗202具有一直立延伸(vertically-extended)側壁230。側壁230也可為介電層部件110A及介電層部件80A的部分邊界，其中介電層部件110A與介電層部件80A相鄰。介電層部件110A與介電層部件80A具有一邊界250。大型介層連接窗202之側壁230橫跨過邊界250。換句話說，邊界250與側壁230相交於一點，其並不位於側壁230頂部或底部。在某些實施例中，可以調整上述各個製造方法使邊 界250與側壁230的相交點位於以側壁230中點為基準離開一既定距離之內。
另外，如上述，由於高密度電漿化學氣相沉積製程90之特性(如第2圖所示)，藉由高密度電漿化學氣相沉積製程90製成的介電層部件80A有一傾斜剖面輪廓。因此，介電層部件80A與110A間的邊界250與側壁230以非直角角度相交。
如第4圖所示，金屬部件73(其上形成有介層連接窗202)之橫向或水平尺寸大於大型介層連接窗202之橫向或水平尺寸。大型介層連接窗202之邊緣(例如，側壁230)與金屬部件73之邊緣分別隔開距離260及261。另外，距離260及261大致相等，因此對應到金屬部件73之水平方向時，大型介層連接窗202並無往任一方“偏移(offset)”。在某些實施例中，可以藉由調整大型介質連接窗202的製造方法而使大型介層連接窗202位於金屬部件73中心點之上。距離260及261相當小，例如小於1微米。在某些實施例中，距離260及261大約在0.1微米至0.5微米的範圍內。距離260及261也可稱為在大型介層連接窗202與金屬部件73之間的一重疊要件(overlay requirement)。
在用於製作大型介層連接窗的許多傳統製造方法中，利用氟矽玻璃材料作為介電材料以區別大型介層連接窗與正規形介層連接窗。然而，如上述，因大型介層連接窗所造成的嚴重的碟化效應，會造成過多的鈍化保護層(例如，類似介電層140的層)被移除，這將使得在其之下的FSG材料暴露。 氟矽玻璃材料的暴露(傳統製造方法所造成的結果)會產生問題。例如，氟可能會與氫(例，水蒸氣中的氫)反應而產生氫氟酸(hydrofluoric acid,HF)。氫氟酸會在之後形成的鈍化保護層下方產生氣泡。這些鈍化保護層氣泡會造成鈍化保護層的剝落，因此產生半導體裝置的缺陷。
此處使用一無氟材料(如，USG)製造介電層110A。因此，就算上述碟化效應使介電層140(即鈍化保護層)造成過量移除，但USG內不含氟，並不與氫反應產生氫氟酸，因此不會產生鈍化保護層氣泡。另外，小心調整大型介層連接窗202的製作，可以使其側壁230有效阻擋含氟介電層部件80A的暴露。換句話說，側壁230橫跨過介電層部件110A及80A之間的邊界250，因此，無氟介電層部件110A與大型介層連接裝202隔絕了含氟介電層部件80A的暴露。因此，不需擔心介電層80A中的氟洩漏而產生鈍化保護層氣泡。
現在請參照第5圖，在介電層140及介層連接窗200、201及202上方形成了一金屬層270(為內連線結構一部分)。金屬層270包含了複數個金屬部件，在此以金屬部件271、272及273為範例。金屬部件271、272及273可包括一或多種金屬或金屬合金，例如鋁或銅合金。在某些實施例中，金屬部件271、272及273包含了銅鋁合金。
介層連接窗200內連接了金屬部件71與271，介層連接窗201內連接了金屬部件72與272，以及大型介層連接窗202內連接了金屬部件73與273。金屬層270可稱為頂層(top-level,TM)金屬層，而金屬層70可稱為頂層下一層 (top-level-minus-one,TM-1)金屬層。介層連接窗200、201及202可被視為頂層介層連接窗，儘管在某些特定實施例中，介層連接窗200、201及202也被視為頂層金屬層。
在介電層140及介電層270上方形成一鈍化保護層300。鈍化保護層300包含了合適的材料，其提供底下不同膜層良好的鈍化保護。再使用微影(lithography)製程以“開放(open up)”(或暴露)金屬部件273。之後，以習知的打線接合製程將金屬部件273與接線320接合。因此，頂層金屬部件273也可稱為接合墊。在某些實施例中，打線接合製程包含了球接合(ball bonding)製程，其中部分的接線320熔化並形成接合球(bonding ball)330。在某些特定的實施例中，接線320與接合球330包括了金。在其他實施例中，接線320與接合球330可包括了銅及其他合適金屬。
可使用其他附加製造方法以完成半導體裝40的製作。這些附加製造方法可包括，例如，封裝、晶圓切割/切片(wafer dicing/slicing)及測試製程。為了簡化本說明書，這些附加方法在此不詳加敘述。
如上述，本發明中的實施例擁有多項優點，可理解的是，不同實施例可能擁有不同優點，並非所有優點都在此被提及，且並非所有實施例都擁有一項特定優點。本發明中某些特定實施例的其中一項優點為：在這些實施例中，以USG材料替代FSG材料，就算CMP碟化效應很嚴重，仍可防止FSG在暴露在氫之中。若鈍化保護層因嚴重的CMP碟化效應而過量的移除，由於鈍化保護層之下的為無氟的USG，因此USG 材料的暴露並不會產生氫氟酸。
本發明中某些特定實施例的另一項優點為：可製出一大型介層連接窗以有效的阻隔鄰近的FSG材料。具體來說，小心調整製造參數，可使大型介層連接窗橫跨FSG與相鄰的USG之間的邊界。因此，USG部件及大型介層連接窗之側壁可以有效阻隔FSG部件。側壁位置可藉由適當地設定大型介層連接窗與位於TM-1金屬層中的金屬部件之間的重疊要件作調整。
本發明中某些特定實施例的其他優點是與半導體裝置製造方法有關，事實上半導體裝置製造時並不會造成金屬層間介電層厚度的增加，且該製造方法可以與現行的方法流程相容，而只需微調整。
可以理解的是，上述本發明不同型態可應用於不同的技術世代(technology nodes)，其包含了C011世代、C014世代、C015世代、C0152世代、C016世代、C018世代、C022世代、及C025世代。也可理解的是，上述本發明不同型態也可使用鋁及銅打線接合製出多種裝置，例如邏輯電路、混合訊號電路(mixed-mode circuits)、射頻電路(radio-frequency circuits)及非揮發性記憶體電路(non-volatile memory circuits)。
本發明實施例提供一種半導體裝置，包括：一第一金屬層部件，形成於一基底上；一介層連接窗，形成於第一金屬層部件上，介層連接窗為凹口型；一第二金屬層部件，形成於介層連接窗上；一第一介電層部件，形成於基底上，其中 第一介電層部件相鄰於第一金屬層部件，且部份的第一介電層部件位於第一金屬層部件上，且其中第一介電層部件含氟；以及一第二介電層部件，形成於第一介電層部件上，其中第一介電層部件及第二介電層部件各自與介層連接窗相鄰，且其中第二介電層部件不含氟。
在某些實施例中，介層連接窗之側壁橫跨了第一介電層部件與第二介電層部件之間的一邊界。
在某些實施例中，上述邊界具有傾斜的剖面。
在某些實施例中，第一介電層部件包含氟矽玻璃，及第二介電層部件包含未摻雜的矽玻璃。
在某些實施例中，介層連接裝大致上位於第一金屬層部件中心點上方，及第一金屬層部件的邊緣與介層連接窗的側壁之間的距離小於一既定值。
在某些實施例中，第一金屬層部件、第二金屬層部件、第一介電層部件及第二介電層部件均為一內連線結構一部分。
在某些實施例中，半導體裝置更包括：一接線，形成於第二金屬層部件上。
在某些實施例中，第二金屬層部件屬於頂層金屬層，介層連接窗屬於頂層介層連接窗層。
在某些實施例中，介層連接窗為一第一介層連接窗，且半導體裝置更包括複數個第二介層連接窗，形成於頂層介層連接窗層內，其中第一介層連接窗之橫向尺寸至少大於每一第二介層連接窗複數倍。
本發明另一實施例提供一種半導體裝置，包括：一第一金屬層，形成於一基底上，金屬層包含一金屬特徵部件及一第一氟矽玻璃特徵部件；一材料層，形成於第一金屬層上，材料層包含一導電介層連接窗，設置於第一金屬特徵部件、一未摻雜的矽玻璃特徵部件及一第二氟矽玻璃特徵部件上，其中未摻雜的矽玻璃特徵部件與第二氟矽玻璃特徵部件形成一邊界，邊界與導電介層連接窗之側壁以非直角角度相交；以及一第二金屬層，形成於材料層上，第二金屬層包含一第二金屬特徵部件形成於導電介層連接窗上。
在某些實施例中，導電介層連接窗具有一凹口形狀；導電介層連接窗位於第一金屬特徵部件中心點上；以及在一水平方向上該第一金屬特徵部件寬於該導電性介層連接窗一既定量。
在某些實施例中，材料層包含複數個附加介層連接窗且在一水平方向上每一附加介層連接窗小於該導電介層連接窗一既定量。
在某些實施例中，未摻雜的矽玻璃特徵部件與第二氟矽玻璃特徵部件之邊界與介層連接窗之側壁的相交點位於以側壁中點為基準離開一既定距離之內。
在某些實施例中，第二金屬層為一內連線結構中的一頂層金屬層，且其中第二金屬部件包含銅或鋁其中至少一者。
在某些實施例中，半導體裝置更進一步包含一接線，接合至第二金屬特徵部件。
本發明又另一實施例提供一種半導體裝置之製造方法，包括：以一高密度電漿沉積製程在一金屬部件之上及其側邊形成一氟矽玻璃層；以一電漿增強沉積製程於一金屬部件之上及其側邊形成一無氟氧化層；在金屬部件上方的氟矽玻璃層蝕刻一開口；以及在開口中及金屬部件之上形成一介層連接窗，使無氟氧化層與氟矽玻璃層之一邊界以非直角角度與介層連接窗之一側壁相交。
在某些實施例中，半導體裝置之製造方法，更包括：於介層連接窗上形成一附加金屬部件，其中附加金屬部件屬於一頂層金屬層；以及將一接線貼附至附加金屬部件。
在某些實施例中，在形成介層連接窗的步驟中，介層連接窗與金屬部件具有一既定重疊值。
在某些實施例中，形成介層連接窗的步驟包括實施一研磨製程，使介層連接窗具有一下凹的上表面。
在某些實施例中，形成介層連接窗的步驟包括形成複數個附加介層連接窗，附加介層連接窗之橫向尺寸窄於介層連接窗。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於後續本發明的詳細說明可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到本說明書可輕易作為其它結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構或製程並未脫離本發明之精神和保護範圍內，且可在不脫離本發 明之精神和範圍內，當可作更動、替代與潤飾。例如，高電壓裝置並不侷限於NMOS裝置，也可使用相似構造及配置的PMOS裝置，其中除了因PMOS設計而具有相反的摻雜型態與尺寸的變更。再者，PMOS裝置也可設置於一深n型井區(n-well pocket)中，用以隔離裝置。
40‧‧‧半導體裝置
50‧‧‧基底
60‧‧‧膜層
70‧‧‧金屬層
71、72、73、271、272、273‧‧‧金屬部件
80‧‧‧介電層
80A、80B‧‧‧介電層部件
110、140、270‧‧‧介電層
200、201、202‧‧‧介層連接窗
300‧‧‧鈍化保護層
320‧‧‧接線
330‧‧‧接合球

Claims (10)

  1. 一種半導體裝置，包括：一第一金屬層部件，形成於一基底上；一介層連接窗，形成於該第一金屬層部件上，該介層連接窗具有一第一側壁及一相對的第二側壁，以使一凹口自該第一側壁延伸至該相對的第二側壁；一第二金屬層部件，形成於該介層連接窗上且位於該凹口中；一第一介電層部件，形成於該基底上，其中該第一介電層部件相鄰於該第一金屬層部件，且部份的該第一介電層部件位於該第一金屬層部件上，且其中該第一介電層部件含氟；以及一第二介電層部件，形成於該第一介電層部件上，其中該第一介電層部件及該第二介電層部件各自與該介層連接窗相鄰，且其中該第二介電層部件不含氟。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該介層連接窗之一第三側壁橫跨了該第一介電層部件與該第二介電層部件之間的一邊界且其中該邊界具有傾斜的剖面輪廓。
  3. 如申請專利範圍第1項所述之半導體裝置，其中：第一介電層部件包含氟矽玻璃；以及第二介電層元間包含未摻雜的矽玻璃。
  4. 如申請專利範圍第1項所述之半導體裝置，其中：該介層連接窗大致上位於該第一金屬層部件中心點上方；以及 該第一金屬層部件的邊緣與該介層連接窗的一第三側壁之間的距離小於一既定值。
  5. 如申請專利範圍第1項所述之半導體裝置，其中：該第二金屬層部件屬於頂層金屬層；以及該介層連接窗屬於頂層介層連接窗層，其中該介層連接窗為一第一介層連接窗，且該半導體裝置更包括複數個第二介層連接窗，形成於該頂層介層連接窗層內，其中該第一介層連接窗之橫向尺寸至少大於每一第二介層連接窗複數倍。
  6. 一種半導體裝置，包括：一第一金屬層，形成於一基底上，該第一金屬層包含一金屬特徵部件及一第一氟矽玻璃特徵部件；一材料層，形成於該第一金屬層上，該材料層包含一導電介層連接窗，設置於該第一金屬特徵部件、一未摻雜的矽玻璃特徵部件及一第二氟矽玻璃特徵部件上，其中該介層連接窗具有一第一側壁及一相對的第二側壁，以使一凹口自該第一側壁延伸至該相對的第二側壁，且其中該未摻雜的矽玻璃特徵部件與該第二氟矽玻璃特徵部件形成一邊界，該邊界與該導電介層連接窗之一第三側壁以非直角角度相交；以及一第二金屬層，形成於該材料層上，該第二金屬層包含一第二金屬特徵部件形成於該導電介層連接窗上且位於該凹口之中。
  7. 如申請專利範圍第6項所述之半導體裝置，其中：該導電介層連接窗具有一凹口形狀；該導電介層連接窗位於該第一金屬特徵部件中心點上；以及 在一水平方向上該第一金屬特徵部件寬於該導電性介層連接窗一既定量。
  8. 如申請專利範圍第6項所述之半導體裝置，其中該未摻雜的矽玻璃特徵部件與該第二氟矽玻璃特徵部件之該邊界與該介層連接窗之該第三側壁的相交點位於以該第三側壁中點為基準離開一既定距離之內。
  9. 一種半導體裝置之製造方法，包括：以一高密度電漿沉積製程在一金屬部件之上及其側邊形成一氟矽玻璃層；以一電漿增強沉積製程於一金屬部件之上及其側邊形成一無氟氧化層；在該金屬部件上方的該氟矽玻璃層蝕刻一開口；以及在該開口中及該金屬部件之上形成一介層連接窗，使該無氟氧化層與該氟矽玻璃層之一邊界以非直角角度與該介層連接窗之一側壁相交。
  10. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中在形成該介層連接窗的步驟中，該介層連接窗與該金屬部件具有一既定重疊值。
TW102105120A 2012-02-15 2013-02-08 半導體裝置及其製造方法 TWI521662B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/397,488 US8716871B2 (en) 2012-02-15 2012-02-15 Big via structure

Publications (2)

Publication Number Publication Date
TW201334142A TW201334142A (zh) 2013-08-16
TWI521662B true TWI521662B (zh) 2016-02-11

Family

ID=48944952

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102105120A TWI521662B (zh) 2012-02-15 2013-02-08 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US8716871B2 (zh)
CN (1) CN103258780B (zh)
TW (1) TWI521662B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6242687B2 (ja) 2011-02-02 2017-12-06 ウメダス、リミテッドUmedaes Limited 改良型人工気道
US20130241058A1 (en) * 2012-03-16 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wire Bonding Structures for Integrated Circuits
US9431473B2 (en) 2012-11-21 2016-08-30 Qualcomm Incorporated Hybrid transformer structure on semiconductor devices
US10002700B2 (en) 2013-02-27 2018-06-19 Qualcomm Incorporated Vertical-coupling transformer with an air-gap structure
US9634645B2 (en) 2013-03-14 2017-04-25 Qualcomm Incorporated Integration of a replica circuit and a transformer above a dielectric substrate
US20140327510A1 (en) * 2013-05-06 2014-11-06 Qualcomm Incorporated Electronic device having asymmetrical through glass vias
US9449753B2 (en) 2013-08-30 2016-09-20 Qualcomm Incorporated Varying thickness inductor
US9906318B2 (en) 2014-04-18 2018-02-27 Qualcomm Incorporated Frequency multiplexer
US9368395B1 (en) * 2014-05-06 2016-06-14 Globalfoundries Inc. Self-aligned via and air gap
TWI697096B (zh) * 2016-06-14 2020-06-21 聯華電子股份有限公司 半導體元件及其製作方法
JP6692258B2 (ja) * 2016-08-29 2020-05-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10497702B2 (en) 2017-04-14 2019-12-03 Qualcomm Incorporated Metal-oxide semiconductor (MOS) standard cells employing electrically coupled source regions and supply rails to relax source-drain tip-to-tip spacing between adjacent MOS standard cells
DE102018105462A1 (de) * 2018-03-09 2019-09-12 Infineon Technologies Ag Halbleitervorrichtung, die ein bondpad und einen bonddraht oder -clip enthält
TWI720544B (zh) * 2019-07-16 2021-03-01 日商新電元工業股份有限公司 半導體裝置的製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6511922B2 (en) * 2001-03-26 2003-01-28 Applied Materials, Inc. Methods and apparatus for producing stable low k FSG film for HDP-CVD
US6737345B1 (en) * 2002-09-10 2004-05-18 Taiwan Semiconductor Manufacturing Company Scheme to define laser fuse in dual damascene CU process
US8358011B1 (en) * 2007-09-07 2013-01-22 International Business Machines Corporation Interconnect structures with engineered dielectrics with nanocolumnar porosity
KR100687434B1 (ko) * 2005-12-26 2007-02-26 동부일렉트로닉스 주식회사 듀얼 다마신 공정을 이용한 금속 배선 형성 방법 및 이금속 배선을 갖는 반도체 소자
KR100815952B1 (ko) * 2006-08-22 2008-03-21 동부일렉트로닉스 주식회사 반도체 소자의 층간 절연막 형성 방법
US20080173981A1 (en) * 2007-01-19 2008-07-24 Chinthakindi Anil K Integrated circuit (ic) chip with one or more vertical plate capacitors and method of making the capacitors
US20090102052A1 (en) * 2007-10-22 2009-04-23 Sang Wook Ryu Semiconductor Device and Fabricating Method Thereof
US8039964B2 (en) * 2008-02-27 2011-10-18 International Business Machines Corporation Fluorine depleted adhesion layer for metal interconnect structure
US8344471B2 (en) 2009-07-29 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor big via bonding pad application for AICu process

Also Published As

Publication number Publication date
CN103258780B (zh) 2015-12-02
CN103258780A (zh) 2013-08-21
TW201334142A (zh) 2013-08-16
US8716871B2 (en) 2014-05-06
US20130207276A1 (en) 2013-08-15

Similar Documents

Publication Publication Date Title
TWI521662B (zh) 半導體裝置及其製造方法
US10297583B2 (en) Semiconductor device package and methods of packaging thereof
US8247882B2 (en) Method of forming an isolation structure
US8546905B2 (en) Semiconductor integrated circuit device and a method of manufacturing the same
US10916469B2 (en) Systems and methods for a semiconductor structure having multiple semiconductor-device layers
TWI599048B (zh) 半導體結構及其製造方法
US9252060B2 (en) Reduction of OCD measurement noise by way of metal via slots
CN107046033B (zh) 半导体结构和相关的制造方法
US10522393B2 (en) Devices and methods of forming thereof by post single layer transfer fabrication of device isolation structures
US9929158B2 (en) Systems and methods for integrating different channel materials into a CMOS circuit by using a semiconductor structure having multiple transistor layers
US11545556B2 (en) Semiconductor device with air gap between gate-all-around transistors and method for forming the same
US10686037B2 (en) Semiconductor structure with insulating substrate and fabricating method thereof
US10381303B2 (en) Semiconductor device structures
US12051648B2 (en) Semiconductor device with air gap below landing pad and method for forming the same
WO2024066396A1 (en) Backside contact with shallow placeholder and easy backside semiconductor removal
TWI594384B (zh) 半導體裝置結構