TWI599048B - 半導體結構及其製造方法 - Google Patents

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Description

半導體結構及其製造方法
本揭露係關於半導體結構及其製造方法。
半導體積體電路(integrated circuit，IC)產業已經歷快速成長。IC材料與設計的技術進展已產生數代的IC，每一代比前一代具有更小且更複雜的電路。然而，這些進展具有越加複雜的IC處理與製造，以及為了實現這些進展，IC處理與製造需要類似的發展。例如，當裝置組成的半導體電路用於高電壓應用時，其中該裝置例如金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)，關於合併高電壓裝置與低電壓裝置(例如，邏輯裝置)，晶片上系統(system-on-chip，SoC)技術發生問題。再者，隨著技術進展，邏輯裝置的尺寸持續縮小(例如，45 nm與45 nm以下)，可用高植入濃度完成製程流程以防止源極與汲極之間的衝穿(punch-through)或降低源極與汲極的阻抗，因而可能造成更大的漏電問題與裝置可信賴度降低。
本揭露的一些實施例係提供一種半導體結構，其包含：一基板；一閘極結構，形成於該基板上；一源極區與一汲極區，形成於該閘極結構之任一側上的該基板中，該源極區與該汲極區皆具有第一傳導型；以及一介電層，其具有一第一部分與一第二部分，其中該介電層的該第一部分係形成於該閘極結構的一部分上，以及該介電層的該第二部分係形成於該基板上並且延伸至該汲極區的一部分，其中該介電層包含至少一凹部於該第二部分上。 本揭露的一些實施例係提供一種半導體結構，其包含：一基板；一閘極結構，形成於該基板上；一源極區與一汲極區，形成於該閘極結構之任一側上的該基板中，該源極區與該汲極區皆具有第一傳導型；一介電層，其具有一第一部分與一第二部分，其中該介電層的該第一部分係形成於該閘極結構的一部分上，以及該介電層的該第二部分係形成於該基板上並且延伸至該汲極區的一部分，其中該介電層包含至少一凹部於該第二部分上；以及一層間介電(interlayer dielectric，ILD)層，形成於該基板上，該ILD層包含一貫穿溝渠至該至少一凹部，其中該貫穿溝渠係實質被傳導材料填充。 本揭露的一些實施例係提供一種製造半導體結構的方法，其包含：提供一基板；形成一閘極結構於該基板上；形成一源極區與一汲極區於該閘極結構之任一側上的該基板中，該源極區與該汲極區皆具有第一傳導型；形成一介電層於該基板上，其中該介電層具有一第一部分與一第二部分，該第一部分係形成於該閘極結構的一部分上，以及該第二部分係形成於該基板上並且延伸至該汲極區的一部分；以及形成至少一凹部於該介電層的該第二部分上。
本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與配置之間的關聯性。 另外，本揭露在使用與空間相關的敘述詞彙，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“頂”，“底”和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同（旋轉90度或其它方位），而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。 儘管本揭露提出廣範圍的數值範圍與餐數係約略值，然而特定範例中所提出的數值係盡可能精準。然而，任何數值本質包含在個別測試量測中得到之標準偏差所造成的一些必要誤差。同樣地，如本文所使用，「約」一詞通常係指給定值或範圍的10%、5%、1%、或0.5%之內。或者，當該技藝中具有通常技術者考量時，「約」一詞係指平均值之可接受的標準誤差。除了在操作/工作範例中，或是除非特別說明，否則例如材料的量、時間期間、溫度、操作條件、量的比例、以及本文所揭露之類似者之所有的數值範圍、數量、值、以及百分比應被理解為在所有例子中受到該詞「約」的修飾。據此，除非有相反的指示，否則本揭露與所附之申請專利範圍所提供的數值參數係約略值，並且可視需要而改變。至少，應至少根據報導的有效位數以及應用習知的進位技術而解讀每一個數值參數。本文中，範圍可表示為從一端點至另一端點或是在兩端點之間。除非特別聲明，否則本文所揭露的所有範圍包含端點。 圖1至11係根據本揭露的例示實施例說明在不同製造階段的高電壓半導體裝置100之圖式。應注意為了較佳理解所揭露的實施例，已簡化圖1至11。再者，高電壓半導體裝置100可配置為晶片上系統(SoC)裝置，其具有被製造用於不同電壓位準操作的各種PMOS與NMOS電晶體。PMOS與NMOS電晶體可提供低電壓功能，包含邏輯/記憶體裝置以及輸入/輸出裝置，以及包含電源管理裝置的高電壓功能性。例如，提供低電壓功能性的電晶體可具有標準CMOS技術之1.1 V的操作(或汲極)電壓，或是標準CMPOS技術的特別(輸入/輸出)電晶體之1.8/2.5/3.3 V電壓。此外，提供中/高電壓功能性的電晶體可具有操作(或汲極)電壓為5V或更大(例如20-35 V)。應理解高電壓半導體裝置100亦可包含電阻器、電容器、電感、二極體、以及典型實施於積體電路中之其他合適的微電子裝置。在本實施例中，高電壓半導體裝置100包含n型高電壓MOS(n-type high voltage MOS，NHVMOS)裝置。 參閱圖1，提供半導體基板202。基板202可包含半導體晶圓，例如矽晶圓。或者，基板202可包含其他元素半導體，例如鍺。基板202亦可包含化合物半導體，例如碳化矽、砷化鎵、砷化銦、以及磷化銦。再者，基板202可包含合金半導體，例如矽鍺、碳化矽鍺、磷砷化鎵(gallium arsenic phosphide)、磷化銦鎵(gallium indium phosphide)。在一實施例中，基板202包含位於塊狀半導體上方的磊晶層(epi層)。再者，基板202可包含絕緣體上半導體(semiconductor-on-insulator，SOI)基板。例如，基板202可包含藉由例如植入氧的隔離(separation by implanted oxygen，SIMOX)製程而形成包埋氧化物(buried oxide，BOX)層。在不同的實施例中，基板202可包含包埋層，例如n型包埋層(n-type buried layer，NBL)、p型包埋層(p-type buried layer，PBL)、以及/或包含包埋氧化物(BOX)層之包埋介電層。在本實施例中，繪示n型HVMOS，基板202包含p型係基板(p-基板)。為了形成互補的HVMOS，在p-基板202的p型HVMOS的主動區下方，可深植入n型包埋層，亦即深n槽(deep n-well，DNW)。 可在基板202中形成隔離元件結構24，例如淺溝渠隔離(shallow trench isolations，STI)或是包含隔離元件之矽的局部氧化(local oxidation of silicon，LOCOS)，以定義且電性隔離不同的主動區。作為一範例，STI元件的形成可包含在基板中，進行乾式蝕刻形成一溝渠，並且以絕緣體材料填充該溝渠，該絕緣體材料例如氧化矽、氮化矽、或氮氧化矽。所填充的溝渠可具有多層結構，例如以氮化矽或氧化矽填充之熱氧化物襯墊層。本實施例的更進一步，可使用以下製程順序而產生STI結構：成長墊氧化物、形成低壓化學氣相沉積(LPCVD)氮化物層、使用光阻與遮罩而圖案化STI開口、在基板中蝕刻一溝渠、任選地(optionally)成長熱氧化物溝渠襯墊以改良溝渠界面、以CVD氧化物填充該溝渠、使用化學機械拋光(chemical mechanical polishing，CMP)製程以回蝕與平坦化、以及使用氮化物剝除製程以移除氮化矽。 在圖2中，藉由該技藝中已知的離子植入或擴散技術，在P-基板202的不同區域中形成N槽(N-well，NW)206。例如，在光微影蝕刻或其他合適的製程中，N槽遮罩係用以圖案化光阻層205。例示的光微影製程可包含製程步驟為光阻塗覆、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影、以及硬烘烤。可進行使用n型摻質的離子植入，該n型摻質例如砷或磷，以於基板202中形成N槽(NW)206。N槽206可指NHVMOS裝置之延伸的汲極。 在圖3中，藉由該技藝中已知的離子植入或擴散技術，在P-基板202的不同區域中形成P槽(P-well，PW)208。可用如上述形成N槽206的類似方式，形成P槽208。P槽遮罩係用以圖案化光阻層207，該光阻層207保護N槽206。可進行使用p型摻質的離子植入，該p型摻質例如硼，以於後續形成源極元件的區域中形成P槽208。應注意亦可進行其他離子植入製程以調整在基板202的其他主動區域中的核心NMOS與PMOS裝置之門檻電壓成為該技藝中已知者。 在圖4中，在半導體基板202上，形成閘極結構210。在此實施例中，閘極結構210包含形成於基板202上的閘極介電層210b，以及形成於閘極介電層210b上的閘極電極210a。再者，閘極結構210重疊於N槽206的一部分與P槽208的一部分。閘極介電層210b可包含氧化矽層。或者，閘極介電層210b可任選地包含高介電常數介電材料、氮氧化矽、其他合適的材料、或其組合。高介電常數材料可選自於金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、二氧化鉿(hafnium oxide)、或其組合。閘極介電層210b可具有多層結構，例如一層氧化矽與另一層高介電常數材料。可使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化物、其他合適製程、或其組合，形成閘極介電層210b。 閘極電極210a可經配置而被耦合至金屬互連並且可位於閘極介電層210b上方。閘極電極210a可包含摻雜多晶矽(或聚矽(polysilicon))。或者，閘極電極210a可包含金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合適的傳導材料、或其組合。可藉由CVD、PVD、鍍、以及其他合適的製程，形成閘極電極210a。閘極電極210a可具有多層結構，並且可形成於使用不同製程組合的多步驟製程中。 而後，使用包含光微影圖案化與蝕刻的製程，將形成於基板202上的閘極介電層210b與閘極電極210a圖案化以形成複數個閘極結構。圖案化閘極介電層210b與閘極電極210a的例示方法係如下所述。藉由合適的製程，例如旋塗，在多晶矽層上形成光阻層，而後藉由適當的微影圖案化方法，將該光阻層圖案化以形成圖案化的光阻元件。而後，在複數個製程步驟與各種適當順序中，可藉由乾式蝕刻製程，將光阻的圖案轉移至下方的多晶矽層與閘極介電層，以形成閘極電極與閘極介電。該光阻可於之後被剝除。在另一實施例中，僅圖案化閘極電極210a。在另一實施例中，可在該多晶矽層上使用且形成硬遮罩層。在硬遮罩層上，形成圖案化的光阻層。將光阻層的圖案轉移至硬遮罩，而後轉移至多晶矽層，以形成閘極電極210a。硬遮罩層可包含氮化矽、氮氧化矽、碳化矽、以及/或其他合適的介電材料，並且可使用CVD或PVD之方法而形成。 在圖5中，在閘極結構210的兩側壁上，形成多個側壁間隔物230。該等側壁間隔物230可包含介電材料，例如氧化矽。或者，該等側壁間隔物230可任選地包含氮化矽、碳化矽、氮氧化矽、或其組合。在一些實施例中，該等側壁間隔物230可具有多層結構。可藉由沉積與蝕刻(非等向性蝕刻技術)形成該等側壁間隔物230，如該技藝中已知者。 在圖6中，在P槽208中形成源極區232，以及在N槽206中形成汲極區234，其中該源極區232與該汲極區234係n型(稱為N+或重摻雜區)。n型源極區232與n型汲極區234可位於閘極結構210的兩側上並且藉以插入。在一些實施例中，源極區232可包含一邊緣，該邊緣實質自對準(self-aligned)該等側壁間隔物之一。在一些實施例中，汲極區234可包含一邊緣，該邊緣係與該等側壁間隔物之另一個分隔。據此，圖案化的光阻層214可保護半導體基板202的一部分，該部分延伸超出該等側壁間隔物之另一個的外邊緣。在本實施例中，源極區232與汲極區234包含n型摻質，例如P或As。可藉由例如離子植入或擴散之方法，形成源極區232與汲極區234。可使用快速熱退火(rapid thermal annealing，RTA)製程，以活化植入的摻質。在不同的實施例中，源極區232與汲極區234可具有用多製程植入所形成之不同的摻雜概況。應注意可對於基板之其他主動區中的PMOS裝置，進行形成p型(稱為P+或重摻雜區)之源極/汲極的製程。據此，可藉由圖案化的光阻層214，保護包含本實施例之NMOS裝置。 在圖7中，在閘極結構210、該等側壁間隔物230、源極區232、汲極區234以及多個隔離元件結構204上方，形成電阻保護氧化物(resist protective oxide，RPO)層250。在一範例中，使用二氧化矽，形成RPO層250。在圖8中，局部蝕刻移除RPO層250(如圖7所示)，留下RPO層252於閘極結構210與該等側壁間隔物230之至少一部分上方，延伸於汲極區234之一部分上方。RPO層252可作為以下所述之後續自對準矽化物(矽化物)製程過程中的矽化物阻擋層。以RPO層252覆蓋未使用矽化物製程的裝置區域。可藉由使用例如氧化物濕式蝕刻，局部移除RPO層250，以定義RPO層252。此保護RPO層252下方的區域免於矽化物形成。 在圖9中，在RPO層252上，形成凹部260_1至260_n。特別地，藉由使用包含光微影圖案化與蝕刻的製程，在該等側壁間隔物230與汲極區234之間的一部分上方的RPO層252上，形成凹部260_1至260_n，如該技藝中已知者。以下說明圖案化凹部260_1至260_n的一例示方法。藉由合適的製程，例如旋塗，在RPO層252上形成光阻層，而後藉由適當的微影圖案化方法，將該光阻層圖案化以形成圖案化的光阻元件。在複數個製程步驟與各種適當的順序中，而後可藉由乾式與/或濕式蝕刻製程，將光阻的圖案轉移至下方的RPO層252，以形成凹部260_1至260_n。該光阻層可在之後被剝除。光微影圖案化與蝕刻之製程可與標準的HV製程結合；因此，對於形成凹部260_1至260_n，不特別需要額外的遮罩。 凹部260_1至260_n之數目不受限，並且在一些實施例中，n係等於或大於1。在此實施例中，凹部260_1至260_n中的每一個的長度L係等於凹部260_1至260_n中的每一個的寬度W。由凹部260_2與260_3的放大部分可見，凹部260_1至260_n中的每一個的長度L係約0.16微米，以及凹部260_1至260_n中的每一個的寬度W係約0.16微米。然而，這並非本揭露的限制。在一些實施例中，凹部260_1至260_n中的每一個的長度L可不等於凹部260_1至260_n中的每一個的寬度W。例如，可沿著該等側壁間隔物230與汲極區234之間的該部分上方之RPO層252的表面之長度，形成細長矩形凹部，以替換凹部260_1至260_n。在一些實施例中，凹部260_1至260_n中的每一個可具有不同的尺寸。在一些實施例中，凹部260_1至260_n中的每一個的寬度W與水平躺在基板202上的RPO層252的延伸部之寬度W1的比例範圍可自約0.2至約0.3。在一些實施例中，凹部260_1至260_n中的每一個的寬度W與水平躺在基板202上的延伸部之寬度W1的比例範圍可自約0.1至約0.5。然而，這並非本揭露的限制。 在此實施例中，凹部260_1至260_n中的任兩個相鄰凹部之間的間隔S可為約0.16微米。然而，這並非本揭露的限制。在一些實施例中，凹部260_1至260_n中的任兩個相鄰凹部之間的間隔S之可為約0.16微米至約0.19微米的範圍。在其他的實施例中，凹部260_1至260_n中的任兩個相鄰凹部之間的間隔S可為小於約0.16微米或大於約0.19微米。換言之，間隔S與凹部之寬度W的比例範圍可為約1至約1.2。在此實施例中，凹部260_1至260_n中的每一個的深度D可為約0埃至約650埃。換言之，凹部260_1至260_n中的每一個的深度D與RPO層252的延伸部的厚度之比例範圍可自約0至約0.8。然而，這並非本揭露之限制。請注意在一些實施例中，當深度D等於約0時，可不存在凹部260_1至260_n。此外，凹部260_1至260_n中的每一個的深度D不受限於等於RPO層252的延伸部的深度。換言之，凹部260_1至260_n係經配置以延伸至N槽206下方並且在穿過RPO層252之前停止。 可理解半導體裝置100可進行進一步CMOS製程，如該技藝中已知者。例如，半導體裝置100可進一步包含在基板202上形成各種接點與金屬元件。可藉由矽化而形成矽化物元件，例如金屬矽化物(salicide)，其中在Si結構旁形成金屬材料，而後升高溫度以退火且造成下方矽與金屬之間的交互作用，因而形成矽化物，並且蝕刻移除未反應的金屬。金屬矽化物材料可自對準而形成於各種元件上，例如源極區232、汲極區234與/或閘極電極210a，以減少接觸電阻。在此實施例中，源極區232中形成源極金屬矽化物區262，以及汲極區234中形成金屬矽化物區264，如圖10所示。 同樣地，在基板202上形成複數個圖案化的介電層與傳導層，以形成多層互連，以耦合基板202中的各種p型與n型摻雜區，例如源極區232、汲極區234、以及閘極電極210a。在一實施例中，層間介電(interlayer dielectric，ILD)層266與多層互連(multilayer interconnect，MLI)結構268係形成於一架構中，使得ILD層266分離且隔離每一金屬層與其他金屬層。在範例的進一步中，MLI結構268包含基板202上形成的多個接點、通路與金屬線。在一範例中，MLI結構268可包含傳導材料，例如鋁、鋁/矽/銅合金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物；或其組合，稱為鋁互連。可藉由包含物理氣相沉積(或濺鍍)、化學氣相沉積(CVD)、或其組合之製程，形成鋁互連。形成鋁互連的其他製造技術可包含光微影製程與蝕刻，以圖案化多個垂直連接(通路與接點)與水平連接(傳導線)的傳導材料。或者，可使用銅多層互連以形成金屬圖案。銅互連結構可包含銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、或其組合。可藉由包含CVD、濺鍍、鍍、或其他合適的製程的技術，形成銅互連。 ILD層266包含氧化矽。替代地或附加地，ILD層266包含具有低介電常數的材料，該低介電常數例如小於約3.5的介電常數。在一實施例中，介電層包含二氧化矽、氮化矽、氮氧化矽、聚亞醯胺、旋塗玻璃(spin-on glass，SOG)、摻雜氟化物的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、摻雜碳的氧化矽、Black Diamond®(Applied Materials of Santa Clara, Calif.)、Xerogel、Aerogel、無定形經氟化的碳、聚對二甲苯(Parylene)、BCB(雙苯并環丁烯(bis-benzocyclobutenes))、SiLK(Dow Chemical, Midland, Mich.)、聚亞醯胺、與/或其他合適的材料。可藉由包含旋塗、CVD、或其他合適製程的技術，形成介電層。 可在整合製程中，例如鑲嵌製程，形成MLI結構268與ILD層266。在鑲嵌製程中，使用例如銅之金屬作為互連的傳導材料。可附加地或替代地使用另一金屬或金屬和金作為各種傳導元件。據此，可使用氧化矽、氟化的氧化矽玻璃或低介電常數(k)材料用於ILD層266。在鑲嵌製程過程中，在介電層中形成溝渠，並且在該溝渠中填充銅。如圖11所示，在ILD層266中形成以金屬填充的溝渠272，該金屬例如銅，以將源極區232的源極金屬矽化物區262互連至上MLI結構268；在ILD層266中形成以金屬填充的溝渠274，該金屬例如銅，以將汲極區234的汲極金屬矽化物區264互連至上MLI結構268；在ILD層266中形成以金屬填充的溝渠273，該金屬例如銅，已將閘極電極210a互連至上MLI結構268；以及在ILD層266中形成以金屬填充的溝渠271，該金屬例如銅，以將RPO層252互連至上MLI結構268。可在凹部260_1至260_n其中之一上形成溝渠271，以及填充於溝渠271中的金屬可實質填充該凹部260_1至260_n其中之一。在一些實施例中，可在凹部260_1至260_n至少其中之一上形成溝渠271。例如，可在凹部260_1至260_n上形成溝渠271，以及溝渠271中所填充的金屬可實質填充凹部260_1至260_n。如該技藝中所已知，之後可實施化學機械拋光(CMP)技術以回蝕且平坦化基板表面。 溝渠271經由MLI結構268與溝渠272而耦合至源極區232。因此，在操作過程中，溝渠271係與源極區232等電位。在汲極區234之高電壓所誘導的高電壓電場因而受到溝渠271中所填充的金屬遮蔽。在此方式中，溝渠271可被視為電壓電場阻障，以及至少在汲汲區234的對側與溝渠271之底部上方的區域可約與源極區232等電位。在閘極結構210的電壓崩潰可因而緩解。此外，填充凹部260_1至260_n之溝渠271中的金屬可有助於延伸金屬阻障，以保護閘極結構210與基板202之間的界面。再者，閘極結構210與汲極區234之間的電容C GD亦可被降低，因而增加操作帶寬。 在不同的實施例中，本方法與結構提供增強效能的高電壓裝置。藉由實施以金屬填充的溝渠271，該金屬延伸至汲極區與閘極結構之間的RPO層，可顯著降低崩潰電壓與操作帶寬而不會犧牲傳導電阻。相較於現有結構包含有意設置於汲極區與閘極結構之間的基板中之STI元件，由於移除阻斷電流的STI元件，因而可改良本揭露的傳導電阻。再者，可使用與形成邏輯裝置(低電壓)之NMOS與PMOS裝置(CMOS製程流程)相同的製程，製造本文所揭露之高電壓裝置及其製造方法，而不需要額外的光遮罩與/或其他製程。因此，維持製造SoC的低成本，該SoC包含高電壓與邏輯裝置。 所揭露的結構與方法可具有各種實施例、修飾、以及變異。高電壓裝置可不限於n型MOS裝置，並且可延伸至具有類似結構與架構之p型MOS裝置，差別在於可保留所有摻雜型並且具有DNW包埋的基板。根據所欲之電晶體效能的設計，修飾對應尺寸。其他的實施例可包含但不限於垂直擴散的金屬氧化物半導體(vertical diffused metal-oxide-semiconductor，VDMOS)、其他型式的高功率MOS電晶體、鰭結構場效電晶體(Fin structure field effect transistors，FinFET)、以及應變的MOS結構。 本揭露的一些實施例提供一種半導體結構。該半導體結構包含：一基板；一閘極結構，形成於該基板上；一源極區與一汲極區，形成於該閘極結構之任一側上的該基板中，該源極區與該汲極區皆具有第一傳導型；以及一電阻保護氧化物(resist protective oxide，RPO)層，其具有一第一部分與一第二部分，其中該RPO層的該第一部分係形成於該閘極結構的一部分上，以及該RPO層的該第二部分係水平形成於該基板上並且延伸至該汲極區的一部分，其中該RPO層包含至少一凹部於該第二部分上。 本揭露的一些實施例提供一種半導體結構。該半導體結構包含：一基板；一閘極結構，形成於該基板上；一源極區與一汲極區，形成於該閘極結構之任一側上的該基板中，該源極區與該汲極區皆具有第一傳導型；一電阻保護氧化物(resist protective oxide，RPO)層，其具有一第一部分與一第二部分，其中該RPO層的該第一部分係形成於該閘極結構的一部分上，以及該RPO層的該第二部分係水平形成於該基板上並且延伸至該汲極區的一部分，其中該RPO層包含至少一凹部於該第二部分上；以及一層間介電(interlayer dielectric，ILD)層，形成於該基板上，該ILD層包含一貫穿溝渠至該至少一凹部，其中該貫穿溝渠係實質被傳導材料填充。 本揭露的一些實施例係提供一種製造半導體結構的方法。該方法包含：提供一基板；形成一閘極結構於該基板上；形成一源極區與一汲極區於該閘極結構之任一側上的該基板中，該源極區與該汲極區皆具有第一傳導型；形成一電阻保護氧化物(resist protective oxide，RPO)層於該基板上，其中該RPO層具有一第一部分與一第二部分，該第一部分係形成於該閘極結構的一部分上，以及該第二部分係水平形成於該基板上並且延伸至該汲極區的一部分；以及形成至少一凹部於該RPO層的該第二部分上。 前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。
100                        高電壓半導體裝置 202                        基板 204                        隔離元件結構 205                        光阻層 206                        N槽 207                        光阻層 208                        P槽 210                        閘極結構 210a                       閘極電極 210b                       閘極介電層 214                        圖案化的光阻層 230                        側壁間隔物 232                        n型源極區 234                        n型汲極區 250                        電阻保護氧化物層 252                        電阻保護氧化物層 260_1至260_n          凹部 262                        源極金屬矽化物區 264                        汲極金屬矽化物區 266                        層間介電層 268                        多層互連結構 271                        溝渠 272                        溝渠 273                        溝渠
為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。 圖1至圖11係根據本揭露的例示實施例說明在不同製造階段的高電壓半導體裝置之圖式。
100             高電壓半導體裝置 202             基板 204             隔離元件結構 206             N槽 208             P槽 210             閘極結構 210a           閘極電極 210b           閘極介電層 230             側壁間隔物 232             n型源極區 234             n型汲極區 252             電阻保護氧化物層 262             源極金屬矽化物區 264             汲極金屬矽化物區 266             層間介電層 268             多層互連結構 271             溝渠 272             溝渠 273             溝渠 P-sub          P-基板

Claims (10)

  1. 一種半導體結構，其包括： 一基板； 一閘極結構，形成於該基板上； 一源極區與一汲極區，形成於該閘極結構之任一側上的該基板中，該源極區與該汲極區皆具有第一傳導型；以及 一介電層，其具有一第一部分與一第二部分，其中該介電層的該第一部分係形成於該閘極結構的一部分上，以及該介電層的該第二部分係形成於該基板上並且延伸至該汲極區的一部分，其中該介電層包含至少一凹部於該第二部分上。
  2. 如請求項1的半導體結構，其中多個側壁間隔物形成於該閘極結構的每一側上。
  3. 如請求項2的半導體結構，其中該至少一凹部係位於該汲極區與接近該汲極區的該側壁間隔物之間，或該至少一凹部向下延伸並且在穿過該介電層的該第二部分之前停止。
  4. 如請求項1的半導體結構，其中該至少一凹部的一寬度與該介電層的該第二部分的一寬度之比例範圍係自約0.2至約0.3，或該至少一凹部的一深度與該介電層的該第二部分的一厚度之比例範圍係自約0至約0.8，或該介電層包含複數個凹部，以及該等凹部係設置於一線上，或該介電層包含一細長的矩形凹部，或該半導體結構係一高電壓裝置，或該第一傳導型包含n型。
  5. 如請求項4的半導體結構，其中該等凹部之兩個相鄰凹部之間的間隔與該等凹部的一寬度之比例範圍係自約1至約1.2，或該等凹部為正方形。
  6. 一種半導體結構，其包括： 一基板； 一閘極結構，形成於該基板上； 一源極區與一汲極區，形成於該閘極結構之任一側上的該基板中，該源極區與該汲極區皆具有第一傳導型； 一介電層，其具有一第一部分與一第二部分，其中該介電層的該第一部分係形成於該閘極結構的一部分上，以及該介電層的該第二部分係形成於該基板上並且延伸至該汲極區的一部分，其中該介電層包含至少一凹部於該第二部分上；以及 一層間介電(interlayer dielectric，ILD)層，形成於該基板上，該ILD層包含一貫穿溝渠至該至少一凹部，其中該貫穿溝渠係實質被傳導材料填充。
  7. 如請求項6的半導體結構，其中該貫穿溝渠中的該傳導材料進一步實質填充該至少一凹部，或該傳導材料包含一金屬，或該半導體結構係一高電壓裝置，或該第一傳導型包含n型。
  8. 如請求項7的半導體結構，其中該傳導材料係耦合至該源極區。
  9. 如請求項8的半導體結構，進一步包括形成於該ILD層上的一多層互連(multilayer interconnect，MLI)結構，以及該傳導材料係經由該MLI層而耦合至該源極區。
  10. 一種製造半導體結構的方法，其包括： 提供一基板； 形成一閘極結構於該基板上； 形成一源極區與一汲極區於該閘極結構之任一側上的該基板中，該源極區與該汲極區皆具有第一傳導型； 形成一介電層於該基板上，其中該介電層具有一第一部分與一第二部分，該第一部分係形成於該閘極結構的一部分上，以及該第二部分係形成於該基板上並且延伸至該汲極區的一部分；以及 形成至少一凹部於該介電層的該第二部分上。
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