KR20230160723A - 재분배층 금속 구조물 및 방법 - Google Patents

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KR20230160723A
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semiconductor substrate
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bsm
substrate
trench
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KR1020230059183A
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해리-해클레이 추앙
웨이-쳉 우
웬-투오 황
치아-셩 린
충-젠 황
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은, 제1 반도체 기판의 제1 전측 상에 제1 IC 디바이스를 그리고 제2 반도체 기판의 제2 전측 상에 제2 IC 디바이스를 형성하는 단계; 제1 전측에서 제1 IC 디바이스 위에 제1 컨택 패드를 그리고 제2 전측에서 제2 IC 디바이스 위에 제2 컨택 패드를 형성하는 단계; 제1 및 제2 IC 디바이스가 전기적으로 접속되도록 제1 및 제2 컨택 패드를 본딩하는 단계; 및 제1 반도체 기판의 제1 후측 상에 전도성 구조물을 형성하는 단계를 포함한다. 전도성 구조는 관통 비아(TV), 후측 금속(BSM) 피처, 및 후측 재분배층(BRDL)을 포함한다. TV는 제1 반도체 기판을 통해 연장되고 제1 및 제2 IC 디바이스를 BRDL에 전기적으로 접속시키고, BSM 피처는 제1 반도체 기판의 일부 내로 연장되고 TV에 전기적으로 접속된다.

Description

재분배층 금속 구조물 및 방법{REDISTRIBUTION LAYER METALLIC STRUCTURE AND METHOD}
본원은 2022년 5월 17일에 출원한 미국 가특허출원 일련번호 제63/342,712호에 대해 우선권을 주장하며, 이 우선권 주장 출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
반도체 산업에 있어서 집적 회로(IC)가 반도체 기판 상에 형성되고 IC 칩으로 소잉된다. 각각의 IC 칩은 전기 제품의 인쇄 회로판과 같은 회로 기판에 (예컨대 본딩에 의해) 또한 부착된다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 가진다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 컴포넌트(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일링 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 이러한 스케일링 축소는 또한 IC의 처리 및 제조의 복잡성을 증가시키며, 이러한 진보가 달성되도록 IC 처리 및 제조에서도 유사한 발전이 필요하다. 스케일링 축소 과정에서 발생하는 다른 문제로는 전력 손실, 열 관리, 회로 면적 제한, 디바이스 성능이 있다. 이에, 기존의 구조가 대체로 그 의도하는 목적에 적절하다 하더라도, 그 구조가 모든 면에서 만족할만한 것은 아니다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처를 비율에 따라 도시하지 않는다. 사실상, 다양한 피처들의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된 집적 회로 구조의 단면도이다.
도 2는 일부 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된, 도 1의 IC 구조의 부분 단면도이다.
도 3a는 일부 다른 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된, 도 1의 IC 구조의 부분 단면도이다.
도 3b는 일부 다른 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된, 도 1의 IC 구조의 부분 투시도이다.
도 4는 일부 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된, 도 1의 IC 구조의 부분 투시도이다.
도 5는 일부 다른 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된, 도 1의 IC 구조의 부분 투시도이다.
도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 도 6f, 도 6g, 및 도 6h는 일부 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된, 다양한 제조 단계에서의 도 1의 IC 구조의 부분 단면도이다.
도 7a, 도 7b, 도 7c, 도 7d, 도 7e, 도 7f, 및 도 7g는 일부 다른 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된, 다양한 제조 단계에서의 도 1의 IC 구조의 부분 단면도이다.
도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 도 8g, 및 도 8h는 일부 다른 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된, 다양한 제조 단계에서의 도 1의 IC 구조의 부분 단면도이다.
이하의 개시내용은 상이한 특징들을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본원에서 설명하는 다양한 예들에서 참조 번호 및/또는 문자들이 반복될 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 다양한 실시형태들 및/또는 구성들 사이의 관계를 지시하지 않는다. 또한, 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용에 있어서 다른 피처 위에, 다른 피처에 연결 및/또는 결합되는, 피처를 형성하는 것은, 이들 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 이들 피처가 직접 직접 접촉하지 않도록 추가 피처가 이들 피처 사이에 개재되어 형성될 수 있는 실시형태도 또한 포함할 수 있다.
또한, 본 개시내용은 다양한 실시형태에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다. 또한, 이어지는 본 개시내용에 있어서 다른 피처 위에, 다른 피처에 연결 및/또는 결합되는, 피처를 형성하는 것은, 이들 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 이들 피처가 직접 직접 접촉하지 않도록 추가 피처가 이들 피처 사이에 개재되어 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들어, "하위", "상위", "수평", "수직", "위", "상측", "아래", "하측", "상부", "하부" "상단", "하단" 등뿐만 아니라 그 파생어 (예를 들어, "수평으로", "하향으로", "상향으로" 등)은 본 개시내용의 한 피처와 다른 피처와의 관계를 용이하게 설명하기 위해 사용된다. 공간적으로 관련된 용어는 피처를 포함하는 디바이스의 상이한 방향을 포함하는 것이 의도된다. 더불어, 수치 또는 수치 범위를 "약", "대략" 등과 함께 기재할 때에, 당업자라면 이해하겠지만 이 용어는 기재된 수치 또는 다른 값의 +/- 10% 내와 같은 기재된 수치를 포함한 타당한 범위 내에 있는 수치를 망라하는 것이 의도된다. 예를 들어, "약 5 nm"의 기재는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
도 1은 다양한 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된 집적 회로(IC) 구조(또는 반도체 구조)(10)의 단면도이다. IC 구조(10)는 서로 본딩되어 있는 2개의 회로 칩(12 및 14)을 포함한다. 개시하는 실시형태에서는, 이하에서 상세하게 설명하겠지만, 2개의 반도체 웨이퍼는 제각각의 회로 피처로써 제조되고, 서로 본딩되며, 복수의 집적 회로로 다이싱된다. 설명의 편의상, 회로 칩(12 및 14)은 또한 제1 워크피스(12) 및 제2 워크피스(14)로도 칭해진다. 본 실시형태의 또 다른 특징으로서, 2개의 워크피스(12 및 14)는 본딩 이전에는 반도체 웨이퍼이고 다이싱 후에는 칩이다.
제1 워크피스(12)는 실리콘 기판과 같은 제1 반도체 기판(16)을 포함한다. 제2 워크피스(12)는 실리콘 기판과 같은 제2 반도체 기판(18)을 포함한다. 제1 워크피스(12)와 제2 워크피스(14)는 서로 본딩되어 3차원(3D) 회로 구조를 형성한다. 특히, 제1 기판(16)은 전측(16F)과 후측(16B)을 포함한다. 전계 효과 트랜지스터(FET), 핀 FET(FinFET), 멀티 게이트 디바이스(예컨대, 게이트-올-어라운드(GAA) 디바이스), 기타 적절한 디바이스 또는 이들의 조합과 같은 다양한 디바이스(20)가 제1 기판(16)의 전측(16F) 상에 형성된다. 다양한 디바이스가 활성 영역 상에 형성되는데, 이것은 얕은 트렌치 격리(STI) 피처와 같은 격리 피처의 표면 위에 돌출해 있는 핀형 활성 영역일 수 있다.
제1 인터커넥트 구조(22)가 제1 기판(16)의 전측(16F) 상의 디바이스(20) 위에 형성된다. 제1 인터커넥트 구조(22)는 디바이스들(20)을 집적 회로에 결합시키기 위해 수직 및 수평으로 전기 라우팅을 제공하기 위한 다수의 전도성 층을 포함할 수 있다. 특히, 제1 인터커넥트 구조(22)는 다수의 층에 분포된 금속 라인, 최하위 금속 층과 기판 사이의 컨택, 인접한 금속층들 사이의 비아를 포함한다. 제1 인터커넥트 구조(22)는 하나 이상의 층간 유전체(ILD)층 및 다양한 에칭 정지층과 같은 적절한 격리를 제공하기 위해 하나 이상의 유전체층에 매립된다. 다양한 전도성 피처는 금속, 금속 합금, 또는 실리사이드와 같은 하나 이상의 전도성 재료에 의해 형성된다. 예를 들어, 금속 라인은 구리, 알루미늄 구리 합금, 기타 적절한 전도성 재료, 또는 이들의 조합을 포함할 수 있다. 비아는 구리, 알루미늄 구리 합금, 기타 적절한 전도성 재료, 또는 이들의 조합을 포함할 수 있다. 컨택은 텅스텐, 실리사이드, 니켈, 코발트, 기타 적절한 전도성 재료, 또는 이들의 조합을 포함할 수 있다. 일부 예에서, 다양한 전도성 피처는 탄탈과 탄탈 질화물, 티탄과 티탄 질화물과 같은 배리어층을 더 포함할 수 있다. 본 실시형태에서, 최상부(top) 금속 라인은 구리를 포함한다. ILD층은 다양한 디바이스 컴포넌트(예컨대, 게이트)와 다양한 전도성 피처(예컨대, 금속 라인, 컨택 및 비아)에 격리 기능을 제공하기 위해 하나 이상의 재료를 포함한다. ILD층은 실리콘 산화물, 로우-k 유전체 재료, 기타 적절한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 일부 예에 있어서, 로우-k 유전체 재료는 플루오르화 실리카 유리(FSG), 탄소 도핑 실리콘 산화물, 크세로겔, 에어로겔, 비정질 플루오르화 탄소, 파릴렌, BCB(비스-벤조시클로부텐), 폴리이미드, 및/또는 열실리콘 산화물의 유전 상수보다 실질적으로 작은 유전 상수를 갖는 기타 적절한 유전체 재료를 포함한다. ILD층의 형성은 예컨대 퇴적 및 CMP를 포함한다. 퇴적은 스핀온 코팅, CVD, 다른 적절한 퇴적 기술 또는 이들의 조합을 포함할 수 있다. ILD층은 다층을 포함할 수 있고 다마신 공정과 같은 적절한 절차에서 다양한 전도성 피처로써 집합적으로 형성된다.
일부 실시형태에서, 제1 워크피스(12)는 전측 패시베이션층(28) 및 전측 패시베이션층(28)에 매립된 제1 본딩층(30)을 포함한다. 전측 패시베이션층(28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 적절한 유전체 재료, 또는 이들의 조합과 같은 하나 이상의 적절한 유전체 재료층을 포함할 수 있다.
제1 본딩층(30)은 제1 인터커넥트 구조에 접속되고 또한 제2 워크피스(14)에도 결합되는 제1 컨택 패드(도면부호 30으로도 언급됨)와 같은 다양한 전도성 피처를 포함하며, 이에 대해서는 후술한다. 전도성 구조(24)가 또한 제1 기판(16)의 후측(16B) 상에 형성되며 관통 비아(TV)(26)를 포함한다. 일부 실시형태에서, TV(26)는 기판 관통 비아 또는 실리콘 관통 비아이다. 전도성 구조(24)는 TV(26)를 통해 제1 기판(16)의 전측(16F) 상에 배치된 제1 인터커넥트 구조(22)에 전기적으로 접속된다. TV(26)는 제1 기판(16)을 통해 연장되는 전도성 플러그(예컨대, 금속 플러그)이다. 개시하는 실시형태에서, 전도성 구조(24)는 본드 패드; 제1 반도체 기판(16) 내에 연장되는 후측 금속 피처; 및 후측 금속 라우팅 피처와 통합되고 또한 반도체 기판에 부분적으로 매립되는 하나 이상의 인덕터를 포함한다. 일부 실시형태에서, 전도성 구조(24)는 방열을 위해 기능하도록 설계되고 구성된 전도성 피처를 더 포함한다. 전도성 구조(24)에 대해서는 이하에서 상세하게 설명할 것이다.
마찬가지로, 제2 워크피스(14)도 제1 워크피스(12)에 본딩된 제2 반도체 기판(18)을 포함한다. 제2 기판(18)은 전측(18F)과 후측(18B)을 포함한다. FET, FinFET, 멀티 게이트 디바이스, 기타 적절한 디바이스 또는 이들의 조합과 같은 다양한 디바이스(32)가 제2 기판(18)의 전측(18F) 상에 형성된다. 제2 인터커넥트 구조(34)가 제2 기판(18)의 전측(18F) 상의 디바이스(32) 위에 형성된다. 제2 인터페이스 구조(34)는 구조 및 형성 면에서 제1 인터커넥트 구조(22)와 유사하다. 예를 들어, 제2 인터커넥트 구조(34)는 디바이스들(32)을 집적 회로에 결합시키기 위해 수직 및 수평으로 전기 라우팅을 제공하기 위한 다수의 전도성 층을 포함할 수 있다. 제2 인터커넥트 구조(34)는 다수의 층에 분포된 금속 라인, 최하위 금속 층과 기판 사이의 컨택, 인접한 금속층들 사이의 비아를 포함한다. 제2 인터커넥트 구조(34)는 적절한 격리를 제공하기 위해 하나 이상의 유전체층에 매립된다. 일부 실시형태에서, 제2 워크피스(14)는 전측 패시베이션층(36) 및 전측 패시베이션층(36)에 매립된 제2 본딩층(38)을 포함한다. 제2 본딩층(38)은, 2개의 워크피스가 서로 본딩될 때에 제1 본딩층(30)의 제1 컨택 패드와 제2 본딩층(38)의 제2 컨택 패드가 제각각 본딩되고 전기적으로 접속되며 그럼으로써 본딩 구조를 형성하도록, 제1 본딩층(30)의 제1 컨택 패드와 정렬되게 구성되는 제2 컨택 패드(도면부호 38로도 언급됨)와 같은 다양한 전도성 피처를 포함한다. 특히, 제1 기판(16)과 제2 기판(18)은 대응하는 전측 표면들이 서로 마주보고 후측 표면들은 노출되도록 본딩된다. 전술한 바와 같이, 제1 워크피스(12)의 후측(16B) 상의 전도성 구조(24)는 패키지 또는 인쇄 회로 기판에 접속될 본딩 구조를 비롯해 다양한 기능을 발휘한다.
개시하는 IC 구조(10) 및 그 제조 방법은 3D 모드에서의 증가된 설계 용이성, 설계 융통성, 회로 패키징 밀도를 제공한다. 다양한 실시형태에서, IC 구조(10)의 디바이스 및 회로가 2개의 기판(16 및 18) 상에 분포된다. 예시를 위한 실시형태로서, 제1 워크피스(12)는 제1 기판(16) 상에 형성된 프로세싱 회로를 포함하고 제2 워크피스(14)는 제2 기판(18) 상에 형성된 메모리 회로를 포함한다. 다른 실시형태에서, 제1 워크피스(12)는 제1 기판(16) 상에 형성된 인공 지능 프로세싱 회로를 포함하고 제2 워크피스(14)는 제2 기판(18) 상에 형성된 전력 공급 회로를 포함한다.
도 2는 일 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된 IC 구조(10)의 단면도이다. IC 구조(10)는 도 1의 IC 구조(10)와 유사하다. 유사한 피처들(예컨대, 디바이스(20 및 32))은 간략화를 위해 반복되지 않는다. 유사한 설명도 반복되지 않는다.
IC 구조(10)는 본딩 계면(40)을 형성하는 컨택 패드(30 및 38)를 통해 서로 본딩되는 2개의 워크피스(12 및 14)를 포함한다. 제1 워크피스(12)는 제1 반도체 기판(16)을 포함한다. 제2 워크피스(14)는 제2 반도체 기판(18)을 포함한다. 제1 워크피스(12)와 제2 워크피스(14)는 서로 본딩되어 3D 회로 구조를 형성한다. 제1 인터커넥트 구조(22)가 제1 기판(16)의 전측(16F) 상의 디바이스(20) 위에 형성된다. 제1 인터커넥트 구조(22)는 다수의 층에 분포된 금속 라인, 최하위 금속 층과 기판 사이의 컨택, 인접한 금속층들 사이의 비아를 포함한다. 제1 인터커넥트 구조(22)는 적절한 격리를 제공하기 위해 하나 이상의 유전체층에 매립된다. 특히, 제1 인터커넥트 구조(22)는 제1 금속층에 제1 금속 라인(M1)(42), 제2 금속층에 제2 금속 라인(도시 생략), ..., 제n 금속층에 제n 금속 라인(44), ..., 그리고 최상부 금속층에 최상부 금속 라인(TM)(46)을 포함한다. 최상부 금속 라인(46)은 금속 플러그(48)를 통해 제1 컨택 패드(30)에 접속된다. 컨택 패드(30 및 38)는 본딩 강도 강화, 컨택 패드 패턴 밀도 조정과 같은 다른 기능을 위해 존재할 수도 있다. 제1 컨택 패드(30)는 전측 패시베이션층(28)에 또는 대안으로 실리콘 산화물과 같은 기타 적절한 유전체층에 매립될 수 있다.
전도성 구조(24)는 또한 제1 기판(16)의 전측(16b) 상에 형성되고, TV(26)를 통해 제1 기판(16)의 전측(16F) 상에 배치된 제1 인터커넥트 구조(22)에 전기적으로 접속된다. TV(26)는 외부 패키징 또는 인쇄 회로 기판에의 접속을 제공하기 위해 제1 기판(16)을 통해 연장되는 금속 플러그이다. 개시하는 실시형태에서, 전도성 구조(24)는 본드 패드(50); 제1 반도체 기판(16)의 일부 내로 연장되는 후측 금속 피처(BSM)(52); 및 BSM 피처와 통합되고 제1 기판(16)의 후측(16b) 상에 배치된 패시베이션층(56)에 매립되는 후측 재분배층(BRDL, backside redistribution layer)(54)를 포함한다. BRDL(54)는 제1 기판(16)의 후측(16B) 상에 배치되고 본드 패드를, 예컨대 플립 칩 본딩 또는 기타 적절한 패키징 기술을 위해 IC 칩의 가장자리부터 중심까지, 재분배하여 IC 칩을 기판(예컨대, 인쇄 회로 기판)에 통합시키도록 설계된다. BRDL(54)는 패시베이션층(56)의 개구부에 본드 패드가 있는 상태에서 패시베이션층(56)에 매립된 RDL 금속 피처를 포함한다. 패시베이션층(56)은 실리콘 질화물(SiN)층 및 SiN층 상의 미도핑 실리카 유리(USG)층과 같은 하나 이상의 적절한 유전체 재료층을 포함한다.
BSM 피처(52)는 제1 기판(16)에서 연장되고 제1 기판(16)과 패시베이션층(56) 사이에 배치된다. BSM 피처(52)는 TV(26)와 통합되는 부분과, 상호접속(예컨대, TV(26)를 BRDL(54)에 전기 접속함) 및 인던턱스 및 방열과 같은 기타 기능을 금속 라인을 포함한다. BRDL(54)는 패키징 또는 회로 기판 설계에 따라 본드 패드(50)를 대응하는 제1 금속 라인(42)의 위치로부터 상이한 위치로 재분배하도록 구성된 하나 이상의 금속층을 포함한다. 개시하는 실시형태에서, BRDL(54)는 제1 기판(16)에 매립된 후측 재분배 비아(RVB)(54A) 및 후측 재분배 금속 라인(또는 BRDL 금속 라인)(54B)를 포함한다. BRDL(54)는 본드 패드(50)에 접속된다. 패키징 또는 인쇄 회로 기판에 전기 접속을 제공하기 위해 솔더 볼(58)과 같은 다른 본딩 피처가 또한 본드 패드(50) 상에 또한 형성된다. 일부 실시형태에서, 전도성 구조(24)는 방열, 인덕터, 또는 이들의 조합을 위해 기능하도록 설계되고 구성되는 전도성 피처를 더 포함하며, 이들은 제1 기판(16)에 매립 또는 부분적으로 매립되거나 제1 기판(16)과 패시베이션층(56) 사이에 배치될 수 있다. 본 실시형태의 또 다른 특징으로서, BSM 피처(52)의 일부는 방열 구조 및 인덕터로서 설계된다.
개시하는 실시형태에서, TV(26)는, 격리 피처(60)가 기계적 개선과 응력 감소를 제공하는 것과, 격리 피처(60) 상에 기능적 디바이스가 존재하는 않는 것 등 여러가지를 고려하여 제1 기판(16)의 전측(16F) 상에 형성된 격리 피처(60)을 관통하도록 배치된다. 격리 피처(60)는 활성 영역을 규정하고 다양한 활성 영역들에 격리를 제공하기 위해 제1 기판(16)의 전측(16F) 상에 형성되는 유전체 피처이다. 일부 실시형태에 있어서, 격리 피처(60)는 얕은 트렌치 격리(STI, shallow trench isolation) 피처, 깊은 트렌치 격리(DTI, deep trench isolation), 기타 적절한 격리 피처, 또는 이들의 조합을 포함한다. 일례로, STI 피처는, 리소그래피 공정 및 에칭에 의해 얕은 트렌치를 형성하기 위해 전측(16F)에서 제1 기판(16)을 패터닝하고; 적절한 퇴적에 의해 얕은 트렌치에 하나 이상의 유전체 재료를 충전하고; 화학적 기계 연마(CMP) 공정을 수행함으로써, 형성된다.
일부 실시형태에서, IC 구조(10)는 또한 하드 마스크 라이너, 에칭 정지층, 기타 적절한 기능, 또는 이들의 조합과 같은 다른 피처를 포함한다. 유전체층(61)은 열산화, 화학적 기상 퇴적(CVD), 기타 적절한 기술, 또는 이들의 조합과 같은 적절한 기술에 의해 퇴적된 실리콘 산화물 및 실리콘 질화물 층과 같은 하나 이상의 유전체 재료를 포함할 수 있다.
일부 실시형태에서, 다양한 전도성 피처는 BSM 피처(52) 및 TV(26) 상에 형성된 배리어층과 같은, 인접한 유전체 재료와 전도성 피처 사이의 상호 확산을 방지하기 위한 배리어층을 포함할 수 있다. 본 실시형태의 또 다른 특징으로서, 배리어층은 물리적 기상 퇴적(PVD)과 같은 적절한 기술에 의해 퇴적되는, 티탄(Ti), 티탄 질화물(TiN), 탄탈(Ta), 탄탈 질화물(TaN), 또는 이들의 조합을 포함한다.
도 3a는 다른 실시형태에 따라 구성된 IC 구조(10)의 단면도이다. 도 3b는 일부 실시형태에 따른 IC 구조(10)의 투시도이다. 도 3a의 IC 구조(10)는 도 2의 IC 구조(10)와 유사하며, 유사한 피처의 설명은 반복하지 않는다. 도 3b에는 제1 기판(16), 격리 피처(60), 제1 금속 라인(42), TV(26), 및 BSM 피처(52)를 포함한 일부 피처들의 줌인뷰가 도시된다. 제1 기판(16)은 후측 공정 동안에 두께(Ts)까지 얇아진다. BSM 피처(52)는 제1 기판(16) 내로 연장되고 두께(Tb) 및 폭(Wb)에 걸쳐 있다. TV(26)는 폭(Wt)에 걸쳐 있다. 이러한 치수는 효율적인 방열, 향상된 컨덕턴스, 및 응력 감소를 비롯해 집적 회로에 향상된 성능을 제공하도록 설계된 것이다. 일부 실시형태에서는 Tb/Wb가 1.3보다 크다. 일부 실시형태에서는, Wb/Tb가 1.3과 1.5 사이의 범위이다. 일부 실시형태에서, Ts는 2.8 ㎛와 10 ㎛ 사이의 범위이고, Wb는 0.6 ㎛와 4 ㎛ 사이의 범위이고, Tb는 0.8 ㎛과 5.5 ㎛ 사이의 범위이고, Wt는 0.6 ㎛과 3.8 ㎛ 사이의 범위이다. 다른 실시형태에서, 비 Ts/Tb는 2와 3 사이의 범위이다.
도 4는 일부 실시형태에 따른 IC 구조(10)의 일부의 투시도이다. 특히, 제1 워크피스(12)만이 도 4에 도시된다. 유사한 피처의 설명은 반복하지 않는다. 도 4에 도시하는 바와 같이, TV(26)는 후측(16B) 및 전측(16F)으로부터 제1 기판(16)을 통해 연장되며, 특히 대응하는 격리 피처(60)를 관통하여 BRDL(54)를 제1 금속 라인(42)에 접속시킨다. BSM 피처(52)는 제1 기판(16)에서 연장되며 또한 바닥부로부터 TV(26)에 접속되고 상부로부터 BRDL(54)에 접속된다. 또한, TV(26)는 상면도에서 격리 피처(60) 및 BSM 피처(52) 및 BSM 피처(52)와 중첩된다. 본 실시형태의 또 다른 특징으로서, 도 5에 도시하는 바와 같이, BSM 피처(52)의 일부는 방열 구조, 인덕터, 또는 이들 양자로서 설계된다.
도 5는 일부 실시형태에 따른 IC 구조(10)의 부분의 투시도이다. 특히, 제1 워크피스(12)만이 도 4에 도시된다. 유사한 피처의 설명은 반복하지 않는다. 도 5에 도시하는 바와 같이, TV(26)는 후측(16B) 및 전측(16F)으로부터 제1 기판(16)을 통해 연장되며, 특히 대응하는 격리 피처(60)를 관통하여 BRDL(54)를 제1 금속 라인(42)에 접속시킨다. BSM 피처(52)는 제1 기판(16)에서 연장되며 또한 바닥부로부터 TV(26)에 접속되고 상부로부터 BRDL(54)에 접속된다. 또한, BSM 피처(52)는 전기 접속을 위해 구성된 부분을 포함한다. BSM 피처(52)는 방열 구조 및 인덕터를 위해 설계된 다른 부분을 더 포함한다. 예를 들어, BSM 피처(52)는 점선 박스(62) 내에 인덕터(63) 및 라우팅 피처를 포함한다. 인덕터(63)는 원하는 인덕턱스를 갖도록 코일 구조 또는 기타 적절한 구조로 설계된다. 다른 예에서, BSM 피처(52)는 점선 박스(52) 내에 방열을 위해 설계된 부분을 포함한다.
본 개시내용은 다양한 실시형태에 따른 IC 구조(10)를 제공한다. IC 구조(10)를 제조하는 방법에 대해 도 6a 내지 도 6h에 따라 또한 설명한다. 도 6a 내지 도 6h는 본 개시내용의 다양한 양태에 따라 구성된 다양한 제조 단계에서의 IC 구조(10)의 단면도이다. 방법은 제1 기판(16)의 전측(16F) 상에 배치되는 전도성 구조(24), 특히 TV(26)의 형성에 관한 것이다. 도 6a에서, 디바이스(20 및 32), 인터커넥트 구조(22 및 34), 전측 패시베이션층(28 및 36), 및 컨택 패드(30 및 38)을 포함한, 2개의 워크피스(12 및 14)의 다양한 피처들이 제1 및 제2 기판(16 및 18)의 전측 상에 제각각 형성된다. 2개의 워크피스(12 및 14)는 서로 본딩되고 컨택 패드(30 및 38)를 통해 전기적으로 접속된다.
도 6a를 참조하면, 하드 마스크(64)가 제1 기판(16)의 후측 상에 형성된다. 하드 마스크(64)는 하나 이상의 유전체층을 포함한다. 개시하는 실시형태에서, 하드 마스크(64)는 2개 층을 포함하는데, 제1 하드 마스크층(예컨대, 실리콘 산화물층)(64A)은 열산화에 의해 형성되고 제2 하드 마스크층(예컨대, 실리콘 질화물층)(64B)은 실리콘 산화물층 위에 있다. 실리콘 질화물층(64B)은 화학적 기상 퇴적(CVD)에 의해 형성될 수 있다. 코팅, 노광, 및 현상을 더 포함할 수 있고, 상이한 단계들에서 다양한 베이킹 공정을 더 포함할 수 있는 포토리소그래피 공정에 의해, 패터닝된 포토레지스트층(66)이 형성된다. 패터닝된 포토레지스트층(66)은 BSM 피처(52)를 위한 영역을 규정하는 다양한 개구부(68)를 포함한다.
도 6b를 참조하면, 패터닝된 포토레지스트층(66)의 개구부(68)를 통해 하드 마스크에 에칭 공정을 적용함으로써, 개구부(68)를 하드 마스크(64)에 전사하여 개구부(70)를 형성한다. 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있고, 하드 마스크(64)를 선택적으로 에칭하기 위해 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다. 개시하는 실시형태에서, 에칭 공정은 BSM 피처(52)를 위한 영역을 규정하는 개구부(70) 내에 제2 하드 마스크층(64B)을 선택적으로 에칭하고 개방한다. 따라서, 에칭 공정은 제2 하드 마스크층(64B)을 선택적으로 에칭하기 위해 인산과 같은 적절한 에칭제를 포함한다. 특히, 상면도로 볼 때에 개구부(70)의 서브세트는 격리 피처(60)의 서브세트와 정렬된다. 패터닝된 포토레지스트층(66)은 습식 박리 또는 플라즈마 애싱과 같은 적절한 방법으로 나중에 제거될 수도 있다.
도 6c를 참조하면, 포토리소그래피 공정에 의해 또 다른 패터닝된 포토레지스트층(72)이 형성된다. 패터닝된 포토레지스트층(72)은 TV(26)를 위한 영역을 규정하는 다양한 개구부(74)를 포함한다. 패터닝된 포토레지스트층(72)은 후측 반사방지 코팅(BARC)층(72A) 및 포토레지스트층(72)을 패터닝하는 데 사용되는 노광 공정의 방사선에 민감한 감광성 재료층(72B)과 같은 복수의 층을 포함할 수 있다.
도 6d를 참조하면, 패터닝된 포토레지스트층(72)의 개구부를 통해 하드 마스크(74)에 에칭 공정을 적용함으로써, 개구부(74)를 제1 하드 마스크층(64A)에 전사하여 제1 하드 마스크층(64A)에 개구부(74)를 형성한다. 개구부(76)는 TV(26)를 위한 영역을 규정한다. 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있고, 제1 하드 마스크층(64A)를 선택적으로 에칭하기 위해 불산과 같은 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다. 특히, 상면도로 볼 때에 개구부(76)의 서브세트는 격리 피처(60)의 서브세트와 정렬된다. 패터닝된 포토레지스트층(72)은 습식 박리 또는 플라즈마 애싱과 같은 적절한 방법으로 나중에 제거될 수도 있다.
계속 도 6d를 참조하면, 하드 마스크(64)를 에칭 마스크로서 사용하여 또 다른 에칭 공정이 제1 기판(16)에 적용된다. 특히, 제1 하드 마스크층(64A)의 개구부(76)를 통해 제1 기판(16)에 에칭 공정을 적용함에 따라, 개구부(76)를 제1 기판(16)에 전사하고 제1 기판(16)에 트렌치(77)를 형성한다.
도 6e를 참조하면, 노출된 제1 하드 마스크층(64)을 선택적으로 에칭하기 위해 제1 에칭 공정을 적용함으로써, 제2 하드 마스크층(64B)으로부터의 개구부(70)를 제1 하드 마스크층(64A)에 전사하여, 제1 하드 마스크층(64A) 및 제2 하드 마스크층(64B)을 포함하는 집합 하드 마스크(64)에 집합 개구부(70)를 형성한다.
계속 도 6e를 참조하면, 집합 하드 마스크(64)를 에칭 마스크로서 사용하여 제1 기판(16)에 제2 에칭 공정을 적용하여 BSM 피처(52)를 위한 트렌치(78)와 TV(26)를 위한 트렌치(79)를 형성한다. 특히, 집합 마스크(64)의 개구부(70)를 통해 제1 기판(16)에 에칭 공정이 적용됨에 따라, 트렌치(78)를 형성하고 트렌치(77)를 깊게 하여 제1 기판(77)에 트렌치(79)를 형성한다. 에칭 공정은 도 6d의 제1 기판(16)에 적용된 에칭 공정과 유사하며, 제1 기판(16)을 선택적으로 에칭하기 위한 적절한 에칭제를 사용한 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 트렌치(78)의 서브세트는 또한 패시베이션층(56) 상에 형성될 RVB(54A)와 정렬된다.
도 6f를 참조하면, 트렌치(78 및 79)의 측벽 및 바닥면을 포함한 다양한 표면 상에 유전체 재료층(80)이 형성된다. 유전체 재료층(80)은 열산화 또는 CVD에 의해 형성되는 실리콘 산화물층(80A)과 실리콘 산화물층(80A) 상에 CVD에 의해 형성되는 실리콘 질화물층(80B)과 같은 하나 이상의 유전체 재료를 포함한다.
도 6g를 참조하면, 포토리소그래피 공정에 의해 형성되는 패터닝 포토레지스트층(82)이 TV(26)를 위한 패턴을 규정하는 개구부(84)를 포함한다.
도 6h를 참조하면, 패터닝된 포토레지스트층(82)을 에칭 마스크로서 사용해서 제1 기판(16)에 에칭 공정을 적용하여, 제1 금속 라인(42)이 개구부(84) 내에 노출되도록 유전체 재료층(80), 격리 피처(60) 및 인터커넥트 구조(22)의 층간 유전체(ILD)층을 통해 에칭한다. 에칭 공정은 개구부(84)에서 다양한 재료들을 선택적으로 에칭하고; 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있고; 개구부(84) 내에서 상이한 재료들을 제거하기 위해 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다. 이후, 패터닝된 포토레지스트층(82)은 플라즈마 애싱 또는 습식 박리에 의해 제거될 수 있다. 따라서, 도 6a 내지 도 6h에서 설명한 두번의 제1 패터닝 공정 및 도 6g 내지 도 6h에서 설명한 제3 패터닝 공정을 포함한 세번의 패터닝 공정에 의해 TV(26)를 위한 트렌치가 형성된다.
계속 도 6h를 참조하면, 제1 기판(16)의 후측(16B) 상에 전도성 구조(24)의 다양한 전도성 피처가 형성된다. 개시하는 실시형태에서, PVD, 전기 화학 도금(ECP, electro-chemical plating) 퇴적, 기타 적절한 퇴적 또는 이들의 조합과 같은 적절한 퇴적에 의해 하나 이상의 전도성 재료를 트렌치(79) 및 트렌치(78)에 퇴적하여 제각각의 TV(26) 및 BSM 피처(52)를 형성한다. 전도성 재료는 구리, 기타 적절한 금속, 또는 이들의 조합을 포함한다. 과잉 퇴적된 금속을 제거하고 상면을 평탄화하기 위해 CMP 공정이 추가로 적용된다. 후측 상의 TV(26) 및 BSM 피처(52) 위에 패시베이션층(56)이 추가로 형성된다. 패시베이션층(56)은 실리콘 산화물, 실리콘 질화물, 기타 적절한 유전체 재료, 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다. 패시베이션층(56)은 패시베이션층에 개구부를 형성하기 위해 리소그래피 공정 및 에칭을 사용하여 패터닝되고; BRDL(54) 및 본드 패드(50)가 패시베이션층(56)의 개구부에 형성된다. 개시하는 실시형태에서, BRDL(54)는 RVB(54A) 및 후측 재분배 금속 라인(54B)을 포함하고, BRDL(54) 및 본드 패드(50)의 형성은 2개의 패시베이션층과 두번의 패터닝 퇴적을 포함한다. 예를 들어, 제1 패시베이션층이 퇴적되고 개구부를 형성하도록 패터닝되고; 전도성 재료가 제1 패시베이션층의 개구부에 퇴적되고; 퇴적된 전도성 재료에 CMP 공정이 적용될 수 있고; 후측 재분배 금속 라인(54B)을 포함한 BRDL(54)를 형성하기 위해 전도성 재료에 패터닝 공정이 적용되고, 제2 패시베이션층이 퇴적되어 후측 재분배 금속 라인(54B)의 부분을 본드 패드(50)로서 노출시키기 위한 개구부를 형성하도록 추가로 패터닝된다. BRDL(54) 및 본드 패드(50)는 알루미늄, 구리, 알루미늄 합금, 구리 합금, 기타 적절한 금속, 또는 이들의 조합을 포함할 수 있다. 개시하는 실시형태에서, 각각의 후측 금속 피처(52)는 TV(26)의 폭보다 큰 폭에 걸쳐 있다. 다른 실시형태에서, 후측 금속 피처(52)는 TV(26)의 폭과 동일한 폭에 걸쳐 있다.
패시베이션층(56)이 두 층을 포함하는 일부 실시형태에서, 제1 패시베이션층은 실리콘 질화물(SiN)층과 SiN층 상의 미도핑 실리콘 글래스(USG)층을 포함하고; 제2 패시베이션층은 USG층과 USG층 상에 퇴적된 SiN층을 포함한다. BRDL(54)은 다층을 포함할 수 있다. 일부 실시형태에서, BRDL(54)는 배리어층과, 배리어층 상에 배치된 확산층과, 확산층 상에 배치된 알루미늄 구리 합금층을 포함한다. 배리어층은 탄탈막과 탄탈막 상에 퇴적된 탄탈 질화물막을 더 포함할 수 있다. 확산층은 금속 산화물이다. 본 실시형태에서, 확산층은 탄탈, 산소, 알루미늄, 및 질소를 포함한다.
일부 다른 실시형태에 따른 IC 구조(10)를 제조하는 방법에 대해 도 7a 내지 도 7g에서 또한 설명한다. 도 7a 내지 도 7g는 본 개시내용의 다양한 양태에 따라 구성된 다양한 제조 단계에서의 IC 구조(10)의 단면도이다. 방법은 제1 기판(16)의 후측(16B) 상에 배치되는 전도성 구조(24), 특히 TV(26)의 형성에 관한 것이다. 도 7a에서, 디바이스(20 및 32), 인터커넥트 구조(22 및 34), 전측 패시베이션층(28 및 36), 및 컨택 패드(30 및 38)을 포함한, 2개의 워크피스(12 및 14)의 다양한 피처들이 제1 및 제2 기판(16 및 18)의 전측 상에 제각각 형성된다. 2개의 워크피스(12 및 14)는 서로 본딩되고 컨택 패드(30 및 38)를 통해 전기적으로 접속된다.
도 7a를 참조하면, 하드 마스크(64)가 제1 기판(16)의 후측 상에 형성된다. 하드 마스크(64)는 하나 이상의 유전체층을 포함한다. 개시하는 실시형태에서, 하드 마스크(64)는 2개 층을 포함하는데, 실리콘 산화물층(64A)은 열산화에 의해 형성되고 실리콘 질화물층(64B)은 실리콘 산화물층 위에 있다. 실리콘 질화물층(64B)은 화학적 기상 퇴적(CVD)에 의해 형성될 수 있다. 코팅, 노광, 및 현상을 더 포함할 수 있고, 상이한 단계들에서 다양한 베이킹 공정을 더 포함할 수 있는 포토리소그래피 공정에 의해, 패터닝된 포토레지스트층(66)이 형성된다. 패터닝된 포토레지스트층(66)은 BSM 피처(52)를 위한 영역을 규정하는 다양한 개구부(68)를 포함한다. 다른 피처도 형성될 수 있다. 예를 들어, 실리콘 질화물층과 같은 에칭 정지층이 제1 기판(16)의 전측(16F) 상에 퇴적될 수 있다.
도 7b를 참조하면, 패터닝된 포토레지스트층(66)의 개구부를 통해 하드 마스크(68)에 에칭 공정을 적용함으로써, 개구부(68)를 하드 마스크(64)에 전사하여 하드 마스크(64)에 개구부(70)를 형성한다. 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있고, 하드 마스크(64)를 선택적으로 에칭하기 위해 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다. 도 6b와 상이한 것은, 제1 및 제2 하드 마스크층을, 둘 다 존재하다면, 포함하는 하드 마스크층(64)을 에칭 공정이 집합적으로 에칭하여 개방함으로써, 제1 기판(16)을 노출시키고 BSM 피처(52)를 위한 영역을 규정하는 개구부(70)를 형성한다. 따라서, 에칭 공정은 제2 하드 마스크층(64B)을 에칭하기 위한 인산 및 제1 하드 마스크층(64A)을 에칭하기 위한 불산과 같은 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다. 특히, 상면도로 볼 때에 개구부(70)의 서브세트는 격리 피처(60)의 서브세트와 정렬되고 거기에서도 TV(26)를 형성하도록 되어 있다. 패터닝된 포토레지스트층(66)은 습식 박리 또는 플라즈마 애싱과 같은 적절한 방법으로 나중에 제거될 수도 있다.
계속 도 7b를 참조하면, 하드 마스크(64)를 에칭 마스크로서 사용하여 또 다른 에칭 공정이 제1 기판(16)에 적용된다. 하드 마스크(64)의 개구부(70)를 통해 제1 기판(16)에 에칭 공정을 적용함에 따라, 개구부(70)를 제1 기판(16)에 전사하고 제1 기판(16)에 트렌치(86)를 형성한다. 특히, 에칭 공정은 정렬된 격리 피처(60)가 트렌치(86) 내에서 노출될 때까지 계속된다. 따라서, BSM 피처(52)를 위한 트렌치(86)는 격리 피처(60)에 닿는 깊이를 갖는다. 본 실시형태의 또 다른 특징으로서, 제1 기판(16)은 두께(Ts)를 갖고, 격리 피처(60)는 두께(Ti)를 갖고, 격리 피처(60)는 전측(16F)에서 제1 기판(16)으로부터 H만큼 리세싱되고, 트렌치(86)는 깊이(Dt)를 갖는데, Dt=Ts-Ti-H이다.
도 7c를 참조하면, 트렌치(78)의 측벽 및 바닥면을 포함한 다양한 표면 상에 유전체 재료층(80)이 형성된다. 유전체 재료층은 열산화 또는 CVD에 의해 형성되는 실리콘 산화물층(80A)과 실리콘 산화물층(80A) 상에 CVD에 의해 형성되는 실리콘 질화물층(80B)과 같은 하나 이상의 유전체 재료를 포함한다.
도 7d를 참조하면, 포토리소그래피 공정에 의해 또 다른 패터닝된 포토레지스트층(72)이 형성된다. 패터닝된 포토레지스트층(72)은 TV(26)를 위한 영역을 규정하는 개구부(88)를 포함한다. 패터닝된 포토레지스트층(72)은 BARC층 및 포토레지스트층(72)을 패터닝하는 데 사용되는 노광 공정의 방사선에 민감한 감광성 재료층과 같은 복수의 층을 포함할 수 있다.
도 7e를 참조하면, 패터닝된 포토레지스트층(72) 및 하드 마스크(64)를 집합적으로 에칭 마스크로서 사용해 제1 기판(16)에 에칭 공정을 적용하여, 제1 금속 라인(42)이 개구부(88) 내에 노출되도록 유전체 재료층(80), 격리 피처(60) 및 인터커넥트 구조(22)의 층간 유전체(ILD)층을 통해 에칭한다. 에칭 공정은 개구부(88)에서 다양한 재료들을 선택적으로 에칭하고; 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있고; 개구부(88) 내에서 상이한 재료들을 제거하기 위해 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다. 따라서, 트렌치(90)는 TV(26) 및 BSM 피처(52)를 위해 형성된다. BSM 피처(52) 및 TV(26)에 대응하는 트렌치(90)는 동일한 폭을 갖는 것을 알아야 한다. 패터닝된 포토레지스트층(72)은 습식 박리 또는 플라즈마 애싱과 같은 적절한 방법으로 나중에 제거될 수도 있다.
도 7f를 참조하면, 제1 기판(16)의 후측(16B) 상에 TV(26) 및 BSM 피처(52)가 형성된다. 개시하는 실시형태에서, PVD, ECP 퇴적, 기타 적절한 퇴적 또는 이들의 조합과 같은 적절한 퇴적에 의해 하나 이상의 전도성 재료를 트렌치(86) 및 트렌치(90)에 퇴적하여 제각각의 TV(26) 및 BSM 피처(52)를 형성한다. 전도성 재료는 구리, 기타 적절한 금속, 또는 이들의 조합을 포함한다. 과잉 퇴적된 금속을 제거하고 상면을 평탄화하기 위해 CMP 공정이 추가로 적용된다.
도 7g를 참조하면, TV(26) 및 BSM 피처(52) 위에 패시베이션층(56)이 추가로 형성된다. 패시베이션층(56)은 실리콘 산화물, 실리콘 질화물, 기타 적절한 유전체 재료, 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다. 패시베이션층(56)은 패시베이션층에 개구부를 형성하기 위해 리소그래피 공정 및 에칭을 사용하여 패터닝되고; BRDL(54) 및 본드 패드(50)가 패시베이션층(56)의 개구부에 형성된다. 개시하는 실시형태에서, BRDL(54)는 RVB(54A) 및 후측 재분배 금속 라인(54B)을 포함하고, BRDL(54) 및 본드 패드(50)의 형성은 2개의 패시베이션층과 두번의 패터닝 퇴적을 포함한다. 예를 들어, 제1 패시베이션층이 퇴적되고 개구부를 형성하도록 패터닝되고; 전도성 재료가 제1 패시베이션층의 개구부에 퇴적되고; 퇴적된 전도성 재료에 CMP 공정이 적용될 수 있고; 후측 재분배 금속 라인(54B)을 포함한 BRDL(54)를 형성하기 위해 전도성 재료에 패터닝 공정이 적용되고, 제2 패시베이션층이 퇴적되어 후측 재분배 금속 라인(54B)의 부분을 본드 패드(50)로서 노출시키기 위한 개구부를 형성하도록 추가로 패터닝된다. BRDL(54) 및 본드 패드(50)는 알루미늄, 기타 적절한 금속, 또는 이들의 조합을 포함할 수 있다.
도 7a 내지 도 7g의 개시하는 실시형태에서, 각각의 후측 금속 피처(52)는 TV(26)의 폭과 동일하거나 더 큰 폭에 걸쳐 있다. 따라서, 도 7a 내지 도 7c에서 설명한 제1 패터닝 공정 및 도 7d 내지 도 7f에서 설명한 제2 패터닝 공정을 포함한 두번의 패터닝 공정에 의해 TV(26)를 위한 트렌치가 형성된다. 아울러 격리 피처(60)의 상면(후면(16B)에서 볼 경우)과 BSM 피처(52)의 바닥면은 동일한 수직 높이이거나 같은 평면 상에 있다.
IC 구조(10)를 제조하는 방법에 대해 도 8a 내지 도 8h에 따라 또한 설명한다. 도 8a 내지 도 8h는 본 개시내용의 다양한 양태에 따라 구성된 다양한 제조 단계에서의 IC 구조(10)의 단면도이다. 방법은 제1 기판(16)의 후측(16B) 상에 형성되는, 전도성 구조(24), 특히 TV(26)의 형성에 관한 것이다. 도 8a에서, 디바이스(20 및 32), 인터커넥트 구조(22 및 34), 전측 패시베이션층(28 및 36), 및 컨택 패드(30 및 38)을 포함한, 2개의 워크피스(12 및 14)의 다양한 피처들이 제1 및 제2 기판(16 및 18)의 전측 상에 제각각 형성된다. 2개의 워크피스(12 및 14)는 서로 본딩되고 컨택 패드(30 및 38)를 통해 전기적으로 접속된다.
도 8a를 참조하면, 하드 마스크(64)가 제1 기판(16)의 후측 상에 형성된다. 하드 마스크(64)는 하나 이상의 유전체층을 포함한다. 개시하는 실시형태에서, 하드 마스크(64)는 2개 층을 포함하는데, 실리콘 산화물층(64A)은 열산화에 의해 형성되고 실리콘 질화물층(64B)은 실리콘 산화물층 위에 있다. 실리콘 질화물층(64B)은 화학적 기상 퇴적(CVD)에 의해 형성될 수 있다. 코팅, 노광, 및 현상을 더 포함할 수 있고, 상이한 단계들에서 다양한 베이킹 공정을 더 포함할 수 있는 포토리소그래피 공정에 의해, 포토레지스트층(72)이 형성된다. 패터닝된 포토레지스트층(72)은 TV(26)를 위한 영역을 규정하는 개구부(92)를 포함한다.
도 8b를 참조하면, 패터닝된 포토레지스트층(72)의 개구부를 통해 하드 마스크(92)에 에칭 공정을 적용함으로써, 개구부(92)를 하드 마스크(64)에 전사하여 하드 마스크(64)에 개구부(94)를 형성한다. 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있고, 하드 마스크(64)를 선택적으로 에칭하기 위해 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다. 도 6b와 상이한 것은, 제1 및 제2 하드 마스크층을, 둘 다 존재하다면, 포함하는 하드 마스크층(64)을 에칭 공정이 집합적으로 에칭하여 개방함으로써, 제1 기판(16)을 노출시키고 TV(26)를 위한 영역을 규정하는 개구부(94)를 형성한다. 따라서, 에칭 공정은 제2 하드 마스크층(64B)을 에칭하기 위한 인산 및 제1 하드 마스크층(64A)을 에칭하기 위한 불산과 같은 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다. 특히, 상면도로 볼 때에 개구부(94)는 격리 피처(60)의 서브세트와 정렬되고 거기에서 TV(26)를 형성하도록 되어 있다. 패터닝된 포토레지스트층(72)은 습식 박리 또는 플라즈마 애싱과 같은 적절한 방법으로 나중에 제거될 수도 있다.
계속 도 8b를 참조하면, 하드 마스크(64)를 에칭 마스크로서 사용하여 또 다른 에칭 공정이 제1 기판(16)에 적용된다. 하드 마스크(64A)의 개구부(94)를 통해 제1 기판(16)에 에칭 공정을 적용함에 따라, 개구부(94)를 제1 기판(16)에 전사하고 제1 기판(16)에 트렌치(90)를 형성한다. 특히, 에칭 공정은 정렬된 격리 피처(60)가 개구부(94) 내에서 노출될 때까지 계속된다.
도 8c를 참조하면, 트렌치(90)의 측벽 및 바닥면을 포함한 다양한 표면 상에 유전체 재료층(80)이 형성된다. 유전체 재료층(80)은 열산화 또는 CVD에 의해 형성되는 실리콘 산화물층(80A)과 실리콘 산화물층(80A) 상에 CVD에 의해 형성되는 실리콘 질화물층(80B)과 같은 하나 이상의 유전체 재료를 포함한다.
도 8d를 참조하면, 하드 마스크(64)를 에칭 마스크로서 사용해 제1 기판(16)에 에칭 공정을 적용하여, 제1 금속 라인(42)이 개구부(94) 내에서 노출될 때까지 트렌치(90)가 깊어지도록, 유전체 재료층(80), 격리 피처(60), 및 인터커넥트 구조(22)의 층간 유전체(ILD)층을 통해 에칭한다. 에칭 공정은 개구부(94)에서 다양한 재료들을 선택적으로 에칭하고; 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있고; 개구부(94) 내에서 상이한 재료들을 제거하기 위해 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다.
도 8e를 참조하면, 제1 기판(16)의 후측(16B) 상의 트렌치(90)에 TV(26)가 형성된다. 개시하는 실시형태에서, PVD, ECP 퇴적, 기타 적절한 퇴적 또는 이들의 조합과 같은 적절한 퇴적에 의해 하나 이상의 전도성 재료를 트렌치(90)에 퇴적하여 제각각의 TV(26)를 형성한다. 전도성 재료는 구리, 기타 적절한 금속, 또는 이들의 조합을 포함한다. 과잉 퇴적된 금속을 제거하고 상면을 평탄화하기 위해 CMP 공정이 추가로 적용된다.
계속 도 8e를 참조하면, 코팅, 노광, 및 현상을 더 포함할 수 있고, 상이한 단계들에서 다양한 베이킹 공정을 더 포함할 수 있는 포토리소그래피 공정에 의해, 포토레지스트층(66)이 형성된다. 패터닝된 포토레지스트층(66)은 BSM 피처(52)를 위한 영역을 규정하는 다양한 개구부(68)를 포함한다.
도 8f를 참조하면, 포토레지스트층(66)을 에칭 마스크로서 사용하여 하드 마스크(64)에 에칭 공정을 적용함에 따라, 개구부(68)를 하드 마스크(64)에 전사하여 하드 마스크(64)에 개구부(70)를 형성한다. 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있고, 하드 마스크(64)를 선택적으로 에칭하기 위해 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다. 개시하는 실시형태에서, 에칭 공정은 BSM 피처(52)를 위한 영역을 규정하는 개구부(70) 내에서 제1 하드 마스크층(64A) 및 제2 하드 마스크층(64B) 둘 다를 집합적으로 에칭하고 개방한다. 따라서, 에칭 공정은 제2 하드 마스크층(64B)을 에칭하기 위한 인산 및 제1 하드 마스크층(64A)을 에칭하기 위한 불산과 같은 제각각의 에칭제를 사용한 다중 에칭 단계를 포함할 수 있다. 패터닝된 포토레지스트층(66)은 습식 박리 또는 플라즈마 애싱과 같은 적절한 방법으로 나중에 제거될 수도 있다.
일부 실시형태에서, 트렌치(78)의 측벽 및 바닥면 상에 등각의 라이너를 형성하기 위해 열산화, CVD, 기타 적절한 방법 또는 이들의 조합과 같은 적절한 방법에 의해 트렌치(78)에 실리콘 산화물과 같은 유전체 재료(80)와 유사한 유전체 재료층(96)을 퇴적한다.
도 8g를 참조하면, 제1 기판(16)의 후측(16B) 상의 트렌치(78)에 BSM 피처(52)가 형성된다. 개시하는 실시형태에서, PVD, ECP 퇴적, 기타 적절한 퇴적 또는 이들의 조합과 같은 적절한 퇴적에 의해 하나 이상의 전도성 재료를 트렌치(78)에 퇴적하여 BSM 피처(52)를 형성한다. 전도성 재료는 구리, 기타 적절한 금속, 또는 이들의 조합을 포함한다. 과잉 퇴적된 금속을 제거하고 상면을 평탄화하기 위해 CMP 공정이 추가로 적용된다.
도 8h를 참조하면, TV(26) 및 BSM 피처(52) 위에 패시베이션층(56)이 추가로 형성된다. 패시베이션층(56)은 실리콘 산화물, 실리콘 질화물, 기타 적절한 유전체 재료, 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다. 패시베이션층(56)은 패시베이션층에 개구부를 형성하기 위해 리소그래피 공정 및 에칭을 사용하여 패터닝되고; BRDL(54) 및 본드 패드(50)가 패시베이션층(56)의 개구부에 형성된다. 개시하는 실시형태에서, BRDL(54)는 RVB(54A) 및 후측 재분배 금속 라인(54B)을 포함하고, BRDL(54) 및 본드 패드(50)의 형성은 2개의 패시베이션층과 두번의 패터닝 퇴적을 포함한다. 예를 들어, 제1 패시베이션층이 퇴적되고 개구부를 형성하도록 패터닝되고; 전도성 재료가 제1 패시베이션층의 개구부에 퇴적되고; 퇴적된 전도성 재료에 CMP 공정이 적용될 수 있고; 후측 재분배 금속 라인(54B)을 포함한 BRDL(54)를 형성하기 위해 전도성 재료에 패터닝 공정이 적용되고, 제2 패시베이션층이 퇴적되어 후측 재분배 금속 라인(54B)의 부분을 본드 패드(50)로서 노출시키기 위한 개구부를 형성하도록 추가로 패터닝된다. BRDL(54) 및 본드 패드(50)는 알루미늄, 기타 적절한 금속, 또는 이들의 조합을 포함할 수 있다.
도 8a 내지 도 8h의 개시하는 실시형태에서, TV(26)는 도 7g와 마찬가지로 동일한 폭으로 수직으로 연장된다. 그러나, 후측 금속 피처(52) 및 TV(26)는 동일한 폭에 걸쳐 또는 별도로 형성되기 때문에 상이한 폭에 걸쳐 있을 수 있다. 따라서, TV(26) 및 후측 금속 피처(52)는 각각 한번의 패터닝 공정에 의해 별도로 형성된다. 방법은 전체적으로, 도 8a 내지 도 8d에서 설명한 제1 패터닝 공정 및 도 8e 내지 도 8h에서 설명한 제2 패터닝 공정을 포함한 두번의 공정을 포함한다.
본 개시내용은 IC 구조 및 그것을 제조하는 방법을 제공한다. IC 구조는 두 워크피스의 전측 표면들 사이에 본딩 계면을 형성하기 위해 서로 접합된 두 워크피스를 포함한다. 두 워크피스는 대응하는 하이브리드 본딩층을 통해 전기적으로 접속된다. 전도성 구조가 제1 워크피스의 후측 상에 형성되어 TV를 통해 인터커넥트 구조에 전기적으로 접속된다. IC 구조는 제1 워크피스의 후측 상에 형성되어 TV와 접속되는 BSM 피처를 더 포함한다. 후측 금속 라우팅 피처는 후측에서 제1 워크피스의 제1 기판에 매립된다. 후측 금속 라우팅 피처는 인덕터 및 방열을 포함한 기능을 제공하도록 설계된다. TV 및 후측 금속 라우팅 피처는 집합적으로 형성되고 그것을 제조하는 다양한 방법이 다양한 실시형태에서 제공된다. 개시하는 IC 구조는 전력, 성능, 면적 및 비용(PPAC, power, performance, area and cost)이 개선된 3D IC 통합을 제공한다.
본 개시내용의 일 양태는 집적 회로(IC) 구조물을 제조하는 방법을 포함한다. 방법은, 제1 반도체 기판의 제1 전측(frontside) 상에 제1 IC 디바이스를 그리고 제2 반도체 기판의 제2 전측 상에 제2 IC 디바이스를 형성하는 단계; 제1 반도체 기판의 제1 전측에서 제1 IC 디바이스 위에 제1 컨택 패드를 그리고 제2 반도체 기판의 제2 전측에서 제2 IC 디바이스 위에 제2 컨택 패드를 형성하는 단계; 제1 및 제2 IC 디바이스가 전기적으로 접속되도록 제1 컨택 패드를 제2 컨택 패드에 본딩하는 단계; 및 제1 반도체 기판의 제1 후측(backside) 상에 전도성 구조물을 형성하는 단계를 포함한다. 전도성 구조물은 관통 비아(TV), 후측 금속(BSM) 피처, 및 후측 재분배층(BRDL)을 포함한다. TV는 제1 반도체 기판을 통해 연장되고 제1 및 제2 IC 디바이스를 BRDL에 전기적으로 접속시키고, BSM 피처는 제1 반도체 기판의 일부 내로 연장되고 TV에 전기적으로 접속된다.
본 개시내용의 다른 양태는 집적 회로(IC) 구조물을 제조하는 방법을 포함한다. 방법은 제1 기판의 제1 전측 상에 제1 IC 디바이스를 형성하는 단계; 제1 IC 디바이스 위에 제1 금속 라인을 갖는 인터커넥트 구조물을 형성하는 단계; 제1 기판과 제2 기판을, 제1 기판의 전측과 제2 기판의 전측이 서로 마주보도록, 본딩하는 단계로서, 인터커넥트 구조물은 제1 IC 디바이스들을 집적 회로에 전기적으로 결합시키는 것인, 본딩 단계; 상기 제1 기판에 제1 트렌치를 형성하기 위해 제1 기판의 후측에서 제1 패터닝 공정을 수행하는 단계; 제1 기판에 제2 트렌치를 형성하고 제1 트렌치에서 얕은 트렌치 격리(STI) 피처가 노출되도록 제1 트렌치를 깊게 하기 위해 제2 패터닝 공정을 수행하는 단계; 제1 트렌치에서 STI 피처를 통해 추가 에칭하여 제1 금속 라인이 관통홀에서 노출되도록 관통홀을 형성하기 위해 제3 패터닝 공정을 수행하는 단계; 및 관통홀 및 제2 트렌치를 전도성 재료로 충전하여 각각 실리콘 관통 비아(TV) 및 후측 금속(BSM) 피처를 형성하는 단계를 포함한다.
본 개시내용의 다른 양태는 집적 회로(IC) 구조물을 포함한다. IC 구조물은 제1 반도체 기판의 제1 전측 상에 형성된 제1 IC 디바이스, 제1 IC 디바이스 상에 배치되고 제1 IC 디바이스들을 결합시키는 제1 인터커넥트 구조물, 및 제1 인터커넥트 구조물 위의 제1 컨택 패드를 구비한 제1 반도체 기판; 제2 반도체 기판의 제2 전측 상에 형성된 제2 IC 디바이스들, 제2 IC 디바이스들 상에 배치되고 제2 IC 디바이스들을 결합시키는 제2 인터커넥트 구조물, 및 제2 인터커넥트 구조물 위의 제2 컨택 패드를 구비한 제2 반도체 기판― 제1 컨택 패드는 제2 컨택 패드에 본딩되고, 제1 및 제2 IC 디바이스는 제1 및 제2 인터커넥트 구조물을 통해 결합됨 ―; 제1 반도체 기판을 통과하는 관통 비아(TV); 제1 반도체 기판의 제1 후측 상에 형성되고 제1 반도체 기판의 일부 내로 연장되는 후측 금속(BSM) 피처; 및 BSM 피처 상에 배치되고 BSM 피처를 통해 TV에 전기적으로 접속되는 후측 재분배층(BRDL)을 포함한다.
이상은 당업자가 상세한 설명을 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 집적 회로(IC) 구조물을 제조하는 방법에 있어서,
제1 반도체 기판의 제1 전측(frontside) 상에 제1 IC 디바이스를 그리고 제2 반도체 기판의 제2 전측 상에 제2 IC 디바이스를 형성하는 단계;
상기 제1 반도체 기판의 제1 전측에서 상기 제1 IC 디바이스 위에 제1 컨택 패드를 그리고 상기 제2 반도체 기판의 제2 전측에서 상기 제2 IC 디바이스 위에 제2 컨택 패드를 형성하는 단계;
상기 제1 및 제2 IC 디바이스가 전기적으로 접속되도록 상기 제1 컨택 패드를 상기 제2 컨택 패드에 본딩하는 단계; 및
상기 제1 반도체 기판의 제1 후측(backside) 상에 전도성 구조물을 형성하는 단계를 포함하고, 상기 전도성 구조물은 관통 비아(TV), 후측 금속(BSM, backside metal) 피처, 및 후측 재분배층(BRDL, backside redistribution layer)을 포함하고,
상기 TV는 상기 제1 반도체 기판을 통해 연장되며 상기 제1 및 제2 IC 디바이스를 상기 BRDL에 전기적으로 접속시키고,
상기 BSM 피처는 상기 제1 반도체 기판의 일부 내로 연장되며 상기 TV에 전기적으로 접속되는, 방법.
2. 제1항에 있어서,
상기 제1 반도체 기판의 제1 전측 상에 얕은 트렌치 격리(STI, shallow trench isolation) 피처를 형성하고 활성 영역을 규정하는 단계; 및
상기 제1 IC 디바이스 위에 제1 인터커넥트 구조물을 형성하고 상기 제1 IC 디바이스들을 제1 회로에 결합시키는 단계를 더 포함하고, 상기 제1 인터커넥트 구조물은 제1 금속 라인을 포함하고, 상기 제1 컨택 패드는 상기 제1 인터커넥트 구조물을 통해 상기 제1 IC 디바이스에 전기적으로 접속되는, 방법.
3. 제2항에 있어서, 상기 전도성 구조물을 형성하는 단계는,
상기 제1 금속 라인이 관통홀에서 노출되도록 상기 제1 반도체 기판에 관통홀을 형성하기 위해 상기 제1 전측에서 상기 제1 반도체 기판을 패터닝하는 단계;
BSM 트렌치를 형성하기 위해 상기 제1 전측에서 상기 제1 반도체 기판을 패터닝하는 단계;
상기 관통홀 및 상기 BSM 트렌치를 전도성 재료로 충전하여 각각 상기 TV 및 상기 BSM 피처를 형성하는 단계;
상기 TV 및 상기 BSM 피처 위에 상기 BRDL를 형성하는 단계를 더 포함하고, 상기 BRDL는 패시베이션층에 매립되는, 방법.
4. 제3항에 있어서, 상기 제1 반도체 기판에 관통홀을 형성하기 위해 상기 제1 전측에서 상기 제1 반도체 기판을 패터닝하는 단계는, 상기 STI 피처를 관통하는 관통홀을 형성하기 위해 상기 제1 반도체 기판을 패터닝하는 단계를 포함하는, 방법.
5. 제4항에 있어서, 상기 제1 반도체 기판에 관통홀을 형성하기 위해 상기 제1 전측에서 상기 제1 반도체 기판을 패터닝하는 단계는,
상기 제1 반도체 기판에 제1 트렌치를 형성하기 위해 제1 패터닝 공정을 수행하는 단계;
상기 제1 트렌치를 깊게 하여 깊어진 제1 트렌치에서 상기 STI 피처를 노출시키기 위해 제2 패터닝 공정을 수행하는 단계; 및
상기 깊어진 제1 트렌치에서 상기 STI 피처를 통해 추가 에칭하여 상기 제1 금속 라인이 상기 관통홀에서 노출되도록 상기 관통홀을 형성하기 위해 제3 패터닝 공정을 수행하는 단계를 포함하는, 방법.
6. 제5항에 있어서, 상기 제1 트렌치를 깊게 하기 위해 제2 패터닝 공정을 수행하는 단계는 또한 상기 제1 기판에서 상기 BSM 트렌치를 동시에 형성하는, 방법.
7. 제6항에 있어서,
상기 제1 인터커넥트 구조물은 층간 유전체(ILD)층에 매립되고,
상기 제3 패터닝 공정을 수행하는 단계는 상기 금속 라인이 노출되도록 상기 ILD층을 에칭하는 단계를 포함하는, 방법.
8. 제6항에 있어서, 상기 관통홀 및 상기 BSM 트렌치를 전도성 재료로 충전하여 상기 TV 및 상기 BSM 피처를 형성하는 단계는, 상기 전도성 재료의 과잉 부분을 제거하기 위해 상기 전도성 재료에 대해 화학적 기계 연마 공정을 적용하는 단계를 더 포함하는, 방법.
9. 제4항에 있어서, 상기 제1 반도체 기판에 관통홀을 형성하기 위해 상기 제1 전측에서 상기 제1 반도체 기판을 패터닝하는 단계는,
상기 제1 반도체 기판에 TV 트렌치 및 BSM 트렌치를 형성하기 위해 제1 패터닝 공정을 수행하는 단계; 및
상기 TV 트렌치에서 상기 STI 피처를 통해 추가 에칭하여 상기 제1 금속 라인이 상기 관통홀에서 노출되도록 상기 관통홀을 형성하기 위해 제2 패터닝 공정을 수행하는 단계를 포함하는, 방법.
10. 제4항에 있어서,
상기 제1 금속 라인이 관통홀에서 노출되도록 상기 제1 반도체 기판에 상기 관통홀을 형성하기 위해 상기 제1 전측에서 상기 제1 반도체 기판을 패터닝하는 단계는, 상기 제1 금속 라인이 상기 관통홀에서 노출되도록 상기 관통홀을 형성하기 위해 제1 패터닝 공정을 수행하는 단계; 및
상기 제1 반도체 기판에 TV 트렌치를 형성하기 위해 제2 패터닝 공정을 수행하는 단계를 포함하는, 방법.
11. 제1항에 있어서, 상기 전도성 구조물을 형성하는 단계는, 인덕터로서 설계된 상기 BSM 피처를 형성하는 단계를 포함하는, 방법.
12. 집적 회로(IC) 구조물을 제조하는 방법에 있어서,
제1 기판의 제1 전측 상에 제1 IC 디바이스를 형성하는 단계;
상기 제1 IC 디바이스 위에 제1 금속 라인을 갖는 인터커넥트 구조물을 형성하는 단계;
상기 제1 기판과 제2 기판을, 상기 제1 기판의 전측과 상기 제2 기판의 전측이 서로 마주보도록, 본딩하는 단계로서, 상기 인터커넥트 구조물은 상기 제1 IC 디바이스들을 집적 회로에 전기적으로 결합시키는 것인, 상기 본딩 단계;
상기 제1 기판에 제1 트렌치를 형성하기 위해 상기 제1 기판의 후측에서 제1 패터닝 공정을 수행하는 단계;
상기 제1 기판에 제2 트렌치를 형성하고 상기 제1 트렌치에서 얕은 트렌치 격리(STI) 피처가 노출되도록 상기 제1 트렌치를 깊게 하기 위해 제2 패터닝 공정을 수행하는 단계;
상기 제1 트렌치에서 상기 STI 피처를 통해 추가 에칭하여 상기 제1 금속 라인이 관통홀에서 노출되도록 상기 관통홀을 형성하기 위해 제3 패터닝 공정을 수행하는 단계; 및
상기 관통홀 및 상기 제2 트렌치를 전도성 재료로 충전하여 각각 관통 비아(TV) 및 후측 금속(BSM) 피처를 형성하는 단계를 포함하는, 방법.
13. 제12항에 있어서, 상기 TV 및 상기 BSM 피처 위에 후측 재분배층(BRDL) 및 본드 패드를 형성하는 단계를 더 포함하고, 상기 BRDL는 패시베이션층에 매립되는, 방법.
14. 제13항에 있어서, 상기 본드 패드는 상기 BRDL 및 상기 BSM 피처를 통해 상기 TV에 전기적으로 접속되는, 방법.
15. 제14항에 있어서, 상기 BSM 피처는 인덕터로서 설계된 제1 부분 및 방열 구조물로서 설계된 제2 부분을 포함하는, 방법.
16. 제12항에 있어서,
상기 제1 인터커넥트 구조물은 층간 유전체(ILD)층에 매립되고,
상기 제3 패터닝 공정을 수행하는 단계는 상기 금속 라인이 노출되도록 상기 ILD층을 에칭하는 단계를 포함하고,
상기 관통홀 및 상기 제2 트렌치를 전도성 재료로 충전하여 TV 및 BSM 피처를 형성하는 단계는, 상기 전도성 재료의 과잉 부분을 제거하기 위해 상기 전도성 재료에 대해 화학적 기계 연마 공정을 적용하는 단계를 더 포함하는, 방법.
17. 집적 회로(IC) 구조물에 있어서,
제1 반도체 기판의 제1 전측 상에 형성된 제1 IC 디바이스들, 상기 제1 IC 디바이스들 상에 배치되고 상기 제1 IC 디바이스들을 결합시키는 제1 인터커넥트 구조물, 및 상기 제1 인터커넥트 구조물 위의 제1 컨택 패드를 구비한 제1 반도체 기판;
제2 반도체 기판의 제2 전측 상에 형성된 제2 IC 디바이스들, 상기 제2 IC 디바이스들 상에 배치되고 상기 제2 IC 디바이스들을 결합시키는 제2 인터커넥트 구조물, 및 상기 제2 인터커넥트 구조물 위의 제2 컨택 패드를 구비한 제2 반도체 기판 ―상기 제2 컨택 패드는 상기 제1 컨택 패드에 본딩되고, 상기 제1 및 제2 IC 디바이스는 상기 제1 및 제2 인터커넥트 구조물을 통해 결합됨 -;
상기 제1 반도체 기판을 통과하는 관통 비아(TV);
상기 제1 반도체 기판의 제1 후측 상에 형성되고 상기 제1 반도체 기판의 일부에서 연장되는 후측 금속(BSM) 피처; 및
상기 BSM 피처 상에 배치되고 상기 BSM 피처를 통해 상기 TV에 전기적으로 접속되는 후측 재분배층(BRDL)을 포함하는, IC 구조물.
18. 제17항에 있어서,
상기 제1 반도체 기판은 얕은 트렌치 격리(STI) 피처에 의해 둘러싸인 활성 영역을 더 포함하고,
상기 제1 IC 디바이스는 상기 활성 영역 상에 형성되고,
상기 TV는 상기 STI 피처를 관통하는, IC 구조물.
19. 제17항에 있어서, 상기 BSM 피처는 상기 TV에 전기적으로 접속되는 인덕터로서 설계된 부분을 포함하는, IC 구조물.
20. 제17항에 있어서, 상기 BRDL 상에 배치되고 상기 TV를 통해 상기 제1 및 제2 IC 디바이스에 전기적으로 접속되는 본드 패드를 더 포함하고,
상기 BSM 피처는 상기 TV의 폭과는 상이한 폭에 걸쳐 있고,
상기 BRDL는 패시베이션층에 매립되고,
상기 본드 패드는 상기 패시베이션층의 개구부 내에 배치되는, IC 구조물.

Claims (10)

  1. 집적 회로(IC) 구조물을 제조하는 방법에 있어서,
    제1 반도체 기판의 제1 전측(frontside) 상에 제1 IC 디바이스를 그리고 제2 반도체 기판의 제2 전측 상에 제2 IC 디바이스를 형성하는 단계;
    상기 제1 반도체 기판의 제1 전측에서 상기 제1 IC 디바이스 위에 제1 컨택 패드를 그리고 상기 제2 반도체 기판의 제2 전측에서 상기 제2 IC 디바이스 위에 제2 컨택 패드를 형성하는 단계;
    상기 제1 및 제2 IC 디바이스가 전기적으로 접속되도록 상기 제1 컨택 패드를 상기 제2 컨택 패드에 본딩하는 단계; 및
    상기 제1 반도체 기판의 제1 후측(backside) 상에 전도성 구조물을 형성하는 단계
    를 포함하고,
    상기 전도성 구조물은 관통 비아(TV), 후측 금속(BSM, backside metal) 피처, 및 후측 재분배층(BRDL, backside redistribution layer)을 포함하고,
    상기 TV는 상기 제1 반도체 기판을 통해 연장되며 상기 제1 및 제2 IC 디바이스를 상기 BRDL에 전기적으로 접속시키고,
    상기 BSM 피처는 상기 제1 반도체 기판의 일부 내로 연장되며 상기 TV에 전기적으로 접속되는, 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 기판의 제1 전측 상에 얕은 트렌치 격리(STI, shallow trench isolation) 피처를 형성하고 활성 영역을 규정하는 단계; 및
    상기 제1 IC 디바이스 위에 제1 인터커넥트 구조물을 형성하고 상기 제1 IC 디바이스들을 제1 회로에 결합시키는 단계를 더 포함하고,
    상기 제1 인터커넥트 구조물은 제1 금속 라인을 포함하고, 상기 제1 컨택 패드는 상기 제1 인터커넥트 구조물을 통해 상기 제1 IC 디바이스에 전기적으로 접속되는, 방법.
  3. 제2항에 있어서, 상기 전도성 구조물을 형성하는 단계는,
    상기 제1 금속 라인이 관통홀(through hole)에서 노출되도록 상기 제1 반도체 기판에 상기 관통홀을 형성하기 위해 상기 제1 전측에서 상기 제1 반도체 기판을 패터닝하는 단계;
    BSM 트렌치를 형성하기 위해 상기 제1 전측에서 상기 제1 반도체 기판을 패터닝하는 단계;
    상기 관통홀 및 상기 BSM 트렌치를 전도성 재료로 충전하여 각각 상기 TV 및 상기 BSM 피처를 형성하는 단계; 및
    상기 TV 및 상기 BSM 피처 위에 상기 BRDL를 형성하는 단계를 더 포함하고, 상기 BRDL는 패시베이션층에 매립되는, 방법.
  4. 제3항에 있어서, 상기 제1 반도체 기판에 관통홀을 형성하기 위해 상기 제1 전측에서 상기 제1 반도체 기판을 패터닝하는 단계는, 상기 STI 피처를 관통하는 관통홀을 형성하기 위해 상기 제1 반도체 기판을 패터닝하는 단계를 포함하는, 방법.
  5. 제4항에 있어서, 상기 제1 반도체 기판에 관통홀을 형성하기 위해 상기 제1 전측에서 상기 제1 반도체 기판을 패터닝하는 단계는,
    상기 제1 반도체 기판에 제1 트렌치를 형성하기 위해 제1 패터닝 공정을 수행하는 단계;
    상기 제1 트렌치를 깊게 하여 깊어진 제1 트렌치에서 상기 STI 피처를 노출시키기 위해 제2 패터닝 공정을 수행하는 단계; 및
    상기 깊어진 제1 트렌치에서 상기 STI 피처를 통해 추가 에칭하여 상기 제1 금속 라인이 관통홀에서 노출되도록 상기 관통홀을 형성하기 위해 제3 패터닝 공정을 수행하는 단계를 포함하는, 방법.
  6. 집적 회로(IC) 구조물을 제조하는 방법에 있어서,
    제1 기판의 제1 전측 상에 제1 IC 디바이스를 형성하는 단계;
    상기 제1 IC 디바이스 위에 제1 금속 라인을 갖는 인터커넥트 구조물을 형성하는 단계;
    상기 제1 기판과 제2 기판을, 상기 제1 기판의 전측과 상기 제2 기판의 전측이 서로 마주보도록, 본딩하는 단계로서, 상기 인터커넥트 구조물은 상기 제1 IC 디바이스들을 집적 회로에 전기적으로 결합시키는 것인, 상기 본딩 단계;
    상기 제1 기판에 제1 트렌치를 형성하기 위해 상기 제1 기판의 후측에서 제1 패터닝 공정을 수행하는 단계;
    상기 제1 기판에 제2 트렌치를 형성하고 상기 제1 트렌치에서 얕은 트렌치 격리(STI) 피처가 노출되도록 상기 제1 트렌치를 깊게 하기 위해 제2 패터닝 공정을 수행하는 단계;
    상기 제1 트렌치에서 상기 STI 피처를 통해 추가 에칭하여 상기 제1 금속 라인이 관통홀에서 노출되도록 상기 관통홀을 형성하기 위해 제3 패터닝 공정을 수행하는 단계; 및
    상기 관통홀 및 상기 제2 트렌치를 전도성 재료로 충전하여 각각 관통 비아(TV) 및 후측 금속(BSM) 피처를 형성하는 단계
    를 포함하는, 방법.
  7. 집적 회로(IC) 구조물에 있어서,
    제1 반도체 기판의 제1 전측 상에 형성된 제1 IC 디바이스들, 상기 제1 IC 디바이스들 상에 배치되고 상기 제1 IC 디바이스들을 결합시키는 제1 인터커넥트 구조물, 및 상기 제1 인터커넥트 구조물 위의 제1 컨택 패드를 구비한 제1 반도체 기판;
    제2 반도체 기판의 제2 전측 상에 형성된 제2 IC 디바이스들, 상기 제2 IC 디바이스들 상에 배치되고 상기 제2 IC 디바이스들을 결합시키는 제2 인터커넥트 구조물, 및 상기 제2 인터커넥트 구조물 위의 제2 컨택 패드를 구비한 제2 반도체 기판― 상기 제2 컨택 패드는 상기 제1 컨택 패드에 본딩되고, 상기 제1 및 제2 IC 디바이스들은 상기 제1 및 제2 인터커넥트 구조물을 통해 결합됨 ―;
    상기 제1 반도체 기판을 통과하는 관통 비아(TV);
    상기 제1 반도체 기판의 제1 후측 상에 형성되고 상기 제1 반도체 기판의 일부 내로 연장되는 후측 금속(BSM) 피처; 및
    상기 BSM 피처 상에 배치되고 상기 BSM 피처를 통해 상기 TV에 전기적으로 접속되는 후측 재분배층(BRDL)
    을 포함하는, IC 구조물.
  8. 제7항에 있어서,
    상기 제1 반도체 기판은 얕은 트렌치 격리(STI) 피처에 의해 둘러싸인 활성 영역을 더 포함하고,
    상기 제1 IC 디바이스들은 상기 활성 영역 상에 형성되고,
    상기 TV는 상기 STI 피처를 관통하는, IC 구조물.
  9. 제7항에 있어서, 상기 BSM 피처는 상기 TV에 전기적으로 접속되는 인덕터로서 설계된 부분을 포함하는, IC 구조물.
  10. 제7항에 있어서, 상기 BRDL 상에 배치되고 상기 TV를 통해 상기 제1 및 제2 IC 디바이스들에 전기적으로 접속되는 본드 패드를 더 포함하고,
    상기 BSM 피처는 상기 TV의 폭과는 상이한 폭에 걸쳐 있고,
    상기 BRDL는 패시베이션층에 매립되고,
    상기 본드 패드는 상기 패시베이션층의 개구부 내에 배치되는, IC 구조물.
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