TW202412179A - 積體電路結構及其製造方法 - Google Patents

Abstract

一種方法，包含在第一半導體基板的第一前側上形成第一IC裝置，及在第二半導體基板的第二前側上形成第二IC裝置；在第一前側的第一IC裝置之上形成第一接觸墊，在第二前側的第二IC裝置之上形成第二接觸墊；鍵合第一以及第二接觸墊，使第一以及第二IC裝置為電性連接；以及在第一半導體基板的第一背側形成導電結構。 該導電結構包含貫穿通孔（TV）、背側金屬（BSM）特徵、以及一個背側重分布層（BRDL）。TV延伸穿過第一半導體基板，並將第一以及第二IC裝置電性連接到BRDL，BSM特徵延伸到第一半導體基板的一部分並與TV電性連接。

Description

重分布層金屬結構及方法

本揭露涉及一種積體電路結構及其製造方法。

在半導體產業中，積體電路（IC）是形成在半導體基板上，並被切割成IC晶片。各IC晶片被進一步附接（例如藉由鍵合）到電路板，例如電子產品中的印刷電路板。積體電路材料以及設計的技術進步已經產生了一代又一代的積體電路，各世代都比上一代有更小以及更複雜的電路。在積體電路的演變過程中，功能密度（即各晶片面積上的互連裝置的數量）普遍增加，而幾何尺寸（即使用製造製程可創建的最小的組件（或線路））卻減少。這種規模縮小的過製通常藉由提高產生效率以及降低相關成本來提供益處。這種規模縮小也增加了積體電路製程以及製造的複雜性，為了實現這些進步，需要在積體電路製程以及製造態樣進行類似的發展。通過縮小規模的製程引入的其他挑戰包含功率耗散、熱管理、有限的電路面積以及裝置性能。因此，儘管現有的結構總體上足以滿足其預期的目的，但它們在各態樣都不能令人滿意。

本揭露有關一種製造一積體電路（IC）結構的方法，包含：形成第一IC裝置在一第一半導體基板的一第一前側，形成第二IC裝置在一第二半導體基板的一第二前側；從該第一半導體基板的該第一前側和在該第一IC裝置之上形成一第一接觸墊，以及從第二半導體基板的該第二前側和在該第二IC裝置之上形成一第二接觸墊；鍵合該第一接觸墊到該第二接觸墊，使得該第一IC裝置以及該第二IC裝置為電性連接；以及形成一導電結構在該第一半導體基板的一第一背側，其中該導電結構包含一貫穿通孔（TV）、一背側金屬（BSM）特徵以及一背側重分布層（BRDL），以及其中該TV延伸穿過該第一半導體基板，且將該第一IC裝置以及該第二IC裝置電性連接到該BRDL，以及該BSM特徵延伸到該第一半導體基板的一部分且電性連接該TV。

本揭露還關於一種製造一積體電路（IC）結構的方法，包含：形成第一IC裝置在一第一基板的一第一前側上；形成具有一第一金屬線的一內連結構在該第一IC裝置之上；鍵合該第一基板以及一第二基板，使該第一基板的一前側以及該第二基板的一前側彼此面對，該內連結構將該第一IC裝置電性耦接成一IC；從該第一基板的該背側執行一第一圖案化製程，以在該第一半導體基板中形成一第一溝槽；執行一第二圖案化製程以在該第一基板中形成一第二溝槽，並加深該第一溝槽，使得在該第一溝槽中露出一淺溝槽隔離（STI）特徵；執行一第三圖案化製程，以進一步蝕刻該第一溝槽中的該STI特徵，以形成一穿孔，使得該第一金屬線暴露在通孔中；以及用一導電材料填充該穿孔以及該第二溝槽，分別形成一貫穿通孔（TV）以及一背側金屬（BSM）特徵。

本揭露還另外關於一種積體電路（IC）結構，包含：一第一半導體基板，具有形成在一第一半導體基板的一第一前側上的第一IC裝置，設置在該第一IC裝置上並將其耦接的一第一內連結構，以及在該第一內連結構之上的一第一接觸墊；一第二半導體基板，具有第二IC裝置，其形成於該第二半導體基板的一第二前側，一第二內連結構設置在該第二IC裝置上並與之耦接，以及一第二接觸墊，在該第二內連結構之上，其中該第二接觸墊係鍵合到該第一接觸墊，並且其中該第一IC裝置及該第二IC裝置通過該第一內連結構以及該第二內連結構而耦接；一貫穿通孔（TV），穿過該第一半導體基板；一背側金屬（BSM）特徵，形成在該第一半導體基板的一第一背側並延伸至該第一半導體基板的一部分的；以及一背側重分布層（BRDL），設置在該BSM特徵上並通過該BSM特徵而電性連接到該TV。

本申請案主張2022年5月17日提交的美國臨時專利申請案63/342,712的優先權，該申請案的全部內容在此納入本文。

以下揭露提供了許多不同的實施例，或示範例，以實現不同的特徵。元件符號及/或字母可能在本文所述的各種實施例中重複。這種重複是為了簡單明瞭，其本身並不決定各種揭露的實施例及/或組構之間的關係。此外，為了簡化本揭露，以下描述了組件以及配置的具體例子。當然，這些只是例子，並不意味著是限制性的。例如，在接下來的描述中，第一特徵在第二特徵上之的形成可包含第一以及第二特徵直接接觸的實施例，也可包含附加特徵可在第一以及第二特徵之間形成的實施例，這樣第一以及第二特徵可不直接接觸。此外，在本揭露中，一個特徵在另一個特徵上的形成、與另一個特徵的連接及/或與另一個特徵的耦接可包含其中特徵以直接接觸方式形成的實施例，也可包含其中附加特徵可形成在特徵之間的實施例，從而使特徵可不直接接觸。

此外，本揭露可在各實施例中重複元件符號及/或字母。這種重複是為了簡單明瞭，其本身並不決定所討論的各種實施例及/或配置之間的關係。此外，在本揭露中，一個特徵在另一個特徵上的形成、與另一個特徵的連接及/或與另一個特徵的耦接，可包含特徵直接接觸形成的實施例，也可包含附加特徵可形成在特徵之間的實施例，從而使特徵可不直接接觸。此外，空間相對用詞，例如，「下」、「上」、「水平」、「垂直」、「在…上」、「在…之上」、「在…之下」、「在…之下面」、「上」、「下」、「頂部」、「底部」等，以及其衍生物（例如，「水平地」、「向下地」、「向上地」等）是為了便於本揭露中一個特徵與另一個特徵的關係。空間上的相對用詞旨在涵蓋包含特徵在內的裝置的不同定向。此外，當用「大約」、「近似」等描述一個數字或數字範圍時，該用詞旨在涵蓋包含所述數位在內的合理範圍內的數位，例如所述數位的+/-10%內，或本技術領域中具有通常知識者理解的其他數值。例如，用詞「約5奈米」包含從4.5奈米到5.5奈米的尺寸範圍。

圖1是根據本揭露的各個態樣按照各種實施例構建的積體電路（IC）結構（或半導體結構）10的剖視圖。IC結構10包含兩個鍵合在一起的電路晶片12以及14。在所揭露的實施例中，如以下的詳細描述，兩個半導體晶圓被製造出各自的電路特徵、被鍵合在一起、並被切割成複數個積體電路。為了描述方便，電路晶片12以及14也被稱為第一工件12以及第二工件14。在進一步的實施中，兩個工件12以及14在鍵合之前是半導體晶片，在切割之後是晶片。

第一工件12包含第一半導體基板16，例如矽基板。第二工件14包含第二半導體基板18，例如矽基板。第一工件12以及第二工件14被鍵合在一起，形成一個三維（3D）電路結構。特別是，第一基板16包含前側16F以及背側16B。各種裝置20，如場效應電晶體（FET）、鰭片式場效應電晶體（FinFET）、多閘極裝置（如閘極環（GAA）裝置）、其他合適的裝置或其組合，都形成在第一基板16的前側16F上。各種裝置形成在主動區，主動區可為擠壓（extruded）在隔離特徵的表面以上的鰭狀主動區，如淺溝槽隔離（STI）特徵。

在第一基板16的前側16F上的裝置20之上形成第一內連結構22。第一內連結構22可包含多個導電層，以提供垂直以及水平的電性佈線（electrical routing），將裝置20耦接成積體電路。特別是，第一內連結構22包含分布在多層的金屬線、最低的金屬層以及基板之間的觸點、以及相鄰金屬層之間的通孔。第一內連結構22被嵌入一或多個介電層以提供適當的隔離，如一或多個層間介電（ILD）層以及各種蝕刻停止層。各種導電特徵由一或多個導電材料形成，如金屬、金屬合金或矽化物。例如，金屬線可包含銅、鋁銅合金、其他合適的導電材料，或其組合。通孔可包含銅、鋁銅合金、其他合適的導電材料，或其組合。觸點可包含鎢、矽化物、鎳、鈷、銅、其他合適的導電材料，或其組合。在一些例子中，各種導電特徵可進一步包含屏障層，如鉭以及氮化鉭、鈦以及氮化鈦。在本實施例中，頂部金屬線包含銅。ILD層包含一或多個介電材料，為各種裝置組件（如閘極）以及各種導電特徵（如金屬線、觸點以及通孔）提供隔離功能。ILD層包含介電材料，如氧化矽、低介電常數介電材料、其他合適的介電材料或其組合。在一些例子中，低介電常數介電材料包含氟化矽玻璃（FSG）、碳摻雜氧化矽、Xerogel、Aerogel、非晶形氟化碳、Parylene、BCB（雙苯並環丁烯）、聚醯亞胺及/或其他合適的介電材料，其介電常數大大低於熱氧化矽的介電常數。ILD層的形成例如包含沉積以及CMP。沉積可包含旋塗、CVD、其他合適的沉積技術或其組合。ILD層可包含多層，並在適當的製程中集體形成各種導電特徵，例如雙鑲嵌製程（damascene process）。

在一些實施例中，第一工件12包含前側鈍化層28以及嵌入到前側鈍化層28中的第一鍵合層30。前側鈍化層28可包含一或多個合適的介電材料層，例如氧化矽、氮化矽、氮氧化矽、其他合適的介電材料，或其組合。

第一鍵合層30包含各種導電特徵，作為連接到第一內連結構並進一步耦接到第二工件14的第一接觸墊（也用元件符號30標示），這將在之後為進一步描述。導電結構24進一步形成在第一基板16的背側16B上，且包含貫穿通孔（through vias；TV）26。在一些實施例中，TV 26係貫穿基板通孔或貫穿矽通孔。導電結構24通過TV 26而電性連接到設置在第一基板16的前側16F上的第一內連結構22。TV 26是延伸穿過第一基板16的導電插塞（如金屬插塞）。在所揭露的實施例中，導電結構24包含鍵合墊；在第一半導體基板16中延伸的背側金屬特徵；以及一或多個電感，其與背側金屬佈線特徵整合且亦部分地嵌入半導體基板中。在一些實施例中，導電結構24進一步包含被設計以及組構為具有熱耗散（thermal dissipation）功能的導電特徵。導電結構24將在後續的階段進一步詳細描述。

類似地，第二工件14包含鍵合到第一工件12的第二半導體基板18。第二基板18包含前側18F以及背側18B。各種裝置32，如FET、FinFET、多閘極裝置、其他合適的裝置或其組合，都形成在第二基板18的前側18F上。第二內連結構34形成在第二基板18的前側18F上的裝置32之上。第二內連結構34在結構以及形成方面為與第一內連結構22相似。例如，第二內連結構34可包含多個導電層，以提供垂直以及水平的電性佈線，以將裝置32耦接到積體電路中。第二內連結構34可包含分布在多層的金屬線中、最低的金屬層以及基板之間的觸點、以及相鄰金屬層之間的通孔。第二內連結構34被嵌入一或多個介電層中，以提供適當的隔離。在一些實施例中，第二工件14包含前側鈍化層36以及嵌入在前側鈍化層36的第二鍵合層38。第二鍵合層38包含各種導電特徵，作為第二接觸墊（也用元件符號38標示），組構成在兩個工件鍵合在一起時與第一鍵合層30的第一接觸墊對齊，以便第一鍵合層30的第一接觸墊以及第二鍵合層38的第二接觸墊分別被鍵合以及電性連接，從而形成鍵合結構。特別是，第一基板16以及第二基板18係鍵合，從而使相應的前側表面彼此面對，暴露後側表面。如上所述，第一工件12的背側16B上的導電結構24有各種功能，包含要連接到封裝或印刷電路板的鍵合結構。

所揭露的IC結構10以及其製作方法在3D模式（3D mode）下提供了增加的設計可行性、設計靈活性、電路封裝密度。在各種實施例中，IC結構10的裝置以及電路分布在兩個基板16以及18上。作為說明的一個實施例，第一工件12包含形成在第一基板16上的處理電路，第二工件14包含形成在第二基板18上的記憶體電路。在另一個實施例中，第一工件12包含形成在第一基板16上的人工智慧處理電路，第二工件14包含形成在第二基板18上的電源輸送電路。

圖2是根據本揭露的各個態樣在一個實施例中構建的IC結構10的剖視圖。該IC結構10與圖1的IC結構10相似。類似的特徵（如裝置20以及32）為簡易敘述而不再重複。類似的描述也不重複。

IC結構10包含兩個工件12以及14，通過接觸墊30以及38鍵合在一起，形成鍵合介面40。第一工件12包含第一半導體基板16基板。第二工件14包含一個第二半導體基板18。第一工件12以及第二工件14被鍵合在一起，形成3D電路結構。在第一基板16的前側16F上的裝置20之上形成第一內連結構22。第一內連結構22包含分布在多層的金屬線、最低的金屬層以及基板之間的觸點、以及相鄰金屬層之間的通孔。第一內連結構22被嵌入一或多個介電層中，以提供適當的隔離。特別是，第一內連結構22包含第一金屬層中的第一金屬線（M1）42、第一金屬層中的第二金屬線（未顯示）、... 、第n個金屬層中的第n個金屬線44、... 以及頂部金屬層中的頂部金屬線（TM）46。頂部金屬線46通過金屬插塞48而連接到第一接觸墊30。接觸墊30以及38可為其他功能而存在，如增強鍵合強度、調諧接觸墊圖案密度。第一接觸墊30可嵌入到前側鈍化層28中，或替代地到其他合適的介電層，如氧化矽。

導電結構24進一步形成在第一基板16的背側16B上，並且藉由TV 26電性連接到設置在第一基板16的前側16F上的第一內連結構22。TV 26是延伸穿過第一基板16的金屬插塞，以提供連接到外部封裝或印刷電路板。在所揭露的實施例中，導電結構24包含鍵合墊50；延伸到第一半導體基板16的一部分的背側金屬特徵（backside metal features；BSM）52；以及背側重分布層（backside redistribution layer；BRDL）54，其與BSM特徵整合並嵌入到設置在第一基板16的背側16B上的鈍化層56中。BRDL 54設置在第一基板16的背側16B上，且設計用以重分布鍵合墊，例如從IC晶片的邊緣到中心，用於倒裝（flip）晶片鍵合或其他合適的封裝技術，以將IC晶片整合到一板（例如印刷電路板）。BRDL 54包含嵌入鈍化層56的RDL金屬特徵，在鈍化層56的開口中有鍵合墊。鈍化層56包含一或多個合適的介電材料層，例如氮化矽（SiN）層以及SiN層上的未摻雜矽玻璃（USG）層。

BSM特徵52在第一基板16中延伸，並且被設置在第一基板16以及鈍化層56之間。BSM特徵52包含與TV 26整合的部分以及用於互連（例如電性連接TV 26與BRDL 54）以及其他功能（例如電感以及熱耗散）的金屬線佈線（metal lines routing）。BRDL 54包含一或多個金屬層，建構以根據封裝或電路板設計而將鍵合墊50從相應的第一金屬線42的位置重分布到不同的位置。在揭露的實施例中，BRDL 54包含嵌入第一基板16的背側重分布通孔（RVB）54A以及背側重分布金屬線（或BRDL金屬線）54B。BRDL 54連接到鍵合墊50。其他鍵合特徵，如銲球（solder ball）58，進一步形成在鍵合墊50上，以提供與封裝或印刷電路板的電性連接。在一些實施例中，導電結構24進一步包含被設計以及組構為用於熱耗散、電感或其組合的導電特徵，這些特徵可嵌入或部分嵌入第一基板16中或設置在第一基板16以及鈍化層56之間。在進一步的實施例中，BSM特徵52的部分被設計為熱耗散結構以及電感。

在所揭露的實施例中，TV 26被定位為穿透形成在第一基板16的前側16F上的隔離特徵60，出於各種考慮，例如隔離特徵60提供機械增強、減少應力、以及在隔離特徵60上沒有功能裝置。隔離特徵60是在第一基板16的前側16F上形成的介電特徵，以界定主動區並為各種主動區提供隔離。在一些實施例中，隔離特徵60包含淺溝槽隔離（STI）特徵、深溝槽隔離（DTI）特徵、其他合適的隔離特徵或其組合。在一示範例中，STI特徵的形成是藉由從前側16F圖案化第一基板16以藉由微影製程以及蝕刻形成淺溝槽；藉由合適的沉積在淺溝槽中填充一或多個介電材料；以及執行化學機械拋光（CMP）製程。

在一些實施例中，IC結構10還包含其他特徵，例如作為硬遮罩、襯墊、蝕刻停止層的介電層61、其他合適的功能、或其組合。介電層61可包含一或多個介電材料，例如藉由合適的技術沉積的氧化矽以及氮化矽層，例如熱氧化、化學氣相沉積（CVD）、其他合適的技術，或其組合。

在一些實施例中，各種導電特徵可包含屏障層，以防止從導電特徵以及相鄰的介電材料之間的交互擴散，例如形成在BSM特徵52以及TV 26上的屏障層。在進一步的實施例中，屏障層包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN），或其組合，藉由合適的技術，如物理氣相沉積（PVD）而沉積。

圖3A是根據其他實施例構造的IC結構10的剖視圖。圖3B是根據一些實施例的IC結構10的部分的透視圖。圖3A中的IC結構10與圖2中的IC結構10相似，對相似特徵的描述不再重複。如圖3B所示，為一些特徵的放大圖，包含第一基板16、隔離特徵60、第一金屬線42、TV 26以及BSM特徵52。在背側製程期間，第一基板16係薄化至厚度Ts。BSM特徵52延伸到第一基板16，並跨越厚度Tb以及寬度Wb。TV 26跨越寬度Wt。這些尺寸係設計為積體電路提供增強的性能，包含有效的熱耗散、增強的電導率、以及減少應力。在一些實施例中，Tb/Wb大於1.3。在一些實施例中，Wb/Tb的範圍在1.3以及1.5之間。在一些實施例中，Ts在2.8微米（µm）以及10 µm之間、Wb在0.6 µm以及4 µm之間、Tb在0.8 µm以及5.5 µm之間、而Wt在0.6 µm以及3.8 µm之間。在另一個實施例中，Ts/Tb的比率在2以及3之間。

圖4是根據一些實施例的IC結構10的部分的透視圖。特別是，圖4中僅說明了第一工件12。對類似特徵的描述不再重複。如圖4所示，TV 26從背側16B以及前側16F延伸穿過第一基板16，將BRDL 54連接到第一金屬線42，特別是穿透相應的隔離特徵60。BSM特徵52在第一基板16中延伸，並進一步從底部連接到TV 26，從頂部連接到BRDL 54。此外，以俯視圖觀之，TV 26與隔離特徵60以及BSM特徵52重疊在一起。在進一步實施本實施例中，如圖5所示，BSM特徵52的部分被設計成熱耗散結構、電感或兩者都有。

圖5是根據一些實施例的IC結構10的部分的透視圖。特別是，在圖4中只說明了第一工件12。對類似特徵的描述不再重複。如圖5所示，TV 26從背側16B以及前側16F延伸穿過第一基板16，將BRDL 54連接到第一金屬線42，特別是穿透相應的隔離特徵60。BSM特徵52在第一基板16中延伸，並進一步從底部連接到TV 26，從頂部連接到BRDL 54。此外，BSM特徵52包含組構為電性連接的部分。BSM特徵52進一步包含為熱耗散結構以及電感設計的其他部分。例如，BSM特徵52包含電感63以及虛線方框（dashed line box）62中的佈線特徵。電感63被設計成線圈結構或其他合適的結構，以具有理想的電感量。在另一示範例中，BSM特徵52包含虛線方框65中的部分，其被設計用以熱耗散。

本揭露提供了根據各種實施例的IC結構10。根據圖6A至圖6H進一步描述了製作IC結構10的方法。圖6A至圖6H是根據本揭露的各態樣構建的IC結構10在不同製造階段的剖面圖。該方法是針對設置在第一基板16的背側16B上的導電結構24的形成，特別是TV 26。在圖6A中，兩個工件12以及14的各種特徵，包含裝置20以及32、內連結構22以及34、前側鈍化層28以及36以及接觸墊30以及38分別形成在第一基板16以及第二基板18的前側。兩個工件12以及14被鍵合在一起，並通過接觸墊30以及38而電性連接。

參閱圖6A，在第一基板16的背側形成硬遮罩64。硬遮罩64包含一或多個介電層。在所揭露的實施例中，硬遮罩64包含兩層，藉由熱氧化形成的第一硬遮罩層（如氧化矽層）64A以及在氧化矽層之上的第二硬遮罩層（如氮化矽層）64B。氮化矽層64B可藉由化學氣相沉積（CVD）形成。圖案化的光阻層66是藉由光微影製程形成的，其可進一步包含塗布、曝光以及顯影，並可進一步包含不同階段的各種烘烤製程。圖案化的光阻層66包含各種開口68，其界定了BSM特徵52的區域。

參閱圖6B，通過圖案化的光阻層66的開口68將蝕刻製程應用於硬遮罩，從而將開口68轉移到硬遮罩64，形成開口70。蝕刻製程可包含濕式蝕刻、乾式蝕刻或其組合，並可包含有各自的蝕刻劑的多個蝕刻步驟，以選擇性地蝕刻硬遮罩64。在所揭露的實施例中，蝕刻製程為選擇性地蝕刻並在界定BSM特徵52的區域的開口70內打開第二硬遮罩層64B。因此，蝕刻製程包含適當的蝕刻劑，如磷酸鹽，以選擇性地蝕刻第二硬遮罩層64B。特別是，以俯視圖觀之，開口70的一個子集（subset）係對齊該隔離特徵60的一個子集。之後可藉由合適的方法，例如濕式剝離或電漿灰化，移除圖案化的光阻層66。

參閱圖6C，另一個圖案化的光阻層72是藉由微影製程形成的。圖案化的光阻層72包含界定TV 26的區域的各種開口74。圖案化的光阻層72可包含一個以上的層，如背側抗反射塗布（backside anti-reflection coating；BARC）層72A以及對用於圖案化該光阻層72的曝光製程的輻射敏感的光敏材料層72B。

參閱圖6D，通過圖案化的光阻層72的開口74將蝕刻製程應用於硬遮罩，從而將開口68轉移到第一硬遮罩層64A，從而在第一硬遮罩層64A中形成開口76。開口76界定用於TV 26的區域。蝕刻製程可包含濕式蝕刻、乾式蝕刻或其組合，並可包含有各自的蝕刻劑，如氫氟酸，的多個蝕刻步驟，以選擇性地蝕刻第一硬遮罩層64A。特別是，以俯視圖觀之，開口76的一個子集係對齊隔離特徵60的一個子集。之後可藉由適當的方法，例如濕式剝離或電漿灰化，移除圖案化的光阻層72。

仍然參閱圖6D，使用硬遮罩64作為蝕刻遮罩將另一個蝕刻製程應用於第一基板16。特別是，蝕刻製程通過第一硬遮罩層64A的開口76而應用到第一基板16，從而將開口76轉移到第一基板16並在第一基板16中形成溝槽77。

參閱圖6E，應用第一蝕刻製程來選擇性地蝕刻該暴露的第一硬遮罩層64A，從而將開口70從第二硬遮罩層64B轉移到第一硬遮罩層64A，從而在包含第一硬遮罩層64A以及第二硬遮罩層64B的集體硬遮罩（collective hard mask）64中形成集體開口（collective openings）70。

仍然參閱圖6E，使用集體硬遮罩64作為蝕刻遮罩對第一基板16應用第二蝕刻製程，形成用於BSM特徵52的溝槽78以及用於TV 26的溝槽79。特別是，蝕刻製程通過集體硬遮罩64的開口70應用到第一基板16上，從而形成溝槽78並加深溝槽77以在第一基板16中形成溝槽79。蝕刻製程類似於圖6D中應用於第一基板16的蝕刻製程，可包含濕式蝕刻、乾式蝕刻或其組合，用合適的蝕刻劑來選擇性地蝕刻第一基板16。溝槽78的一個子集也對齊要在鈍化層56上形成的RVB 54A。

參閱圖6F，在各種表面上形成介電材料層80，包含溝槽78以及79的側壁以及底部表面。介電材料層80包含一或多個介電材料，例如藉由熱氧化或CVD形成的氧化矽層80A，以及藉由CVD在氧化矽層80A上的氮化矽層80B。

參閱圖6G，圖案化的光阻層82是藉由光微影製程形成的，並且包含界定用於TV 26的區域的開口84。

參閱圖6H，將蝕刻製程應用於第一基板16，使用圖案化的光阻層82作為蝕刻遮罩，以蝕刻穿過介電材料層80、隔離特徵60以及內連結構22的層間介電（ILD）層，使得第一金屬線42在開口84內暴露。蝕刻製程為選擇性地蝕刻開口84內的各種材料；可包含濕式蝕刻、乾式蝕刻或其組合；並可包含有各自的蝕刻劑的多個蝕刻步驟以移除開口84內的不同材料。之後，可藉由電漿灰化或濕式剝離移除圖案化的光阻層82。因此，用於TV 26的溝槽藉由三個圖案化製程所形成，包含圖6A至圖6F中描述的前兩個圖案化製程以及圖6G至圖6H中描述的第三個圖案化製程。

仍然參閱圖6H，在第一基板16的背側16B上形成導電結構24的各種導電特徵。在所揭露的實施例中，藉由合適的沉積，例如PVD、電化學電鍍（ECP）沉積、其他合適的沉積或其組合，將一或多個導電材料沉積到溝槽79以及溝槽78中，以形成各自的TV 26以及BSM特徵52。導電材料包含銅、其他合適的金屬、或其組合。進一步應用CMP製程，以移除過多的沉積的金屬，並平面化該頂部表面。在TV 26以及背側16B的BSM特徵52之上進一步形成鈍化層56。鈍化層56包含一或多個介電材料，如氧化矽、氮化矽、其他合適的介電材料或其組合。鈍化層56使用微影製程而圖案化及蝕刻以在鈍化層中形成開口；並且在鈍化層56的開口中形成BRDL 54以及鍵合墊50。在揭露的實施例中，BRDL 54包含RVB 54A以及背側重分布金屬線54B，BRDL 54以及鍵合墊50的形成包含兩個鈍化層以及兩個圖案化沉積。例如，第一鈍化層被沉積以及圖案化以形成開口；導電材料被沉積在第一鈍化層的開口中；CMP製程可被應用於沉積的導電材料；圖案化製程被應用於導電材料以形成包含背側重分布金屬線54B的BRDL 54；第二鈍化層被沉積並進一步圖案化以形成開口以暴露背側重分布金屬線54B的部分作為鍵合墊50。BRDL 54以及鍵合墊50可包含鋁、銅、鋁合金、銅合金、其他合適的金屬，或其組合。在揭露的實施例中，各背側金屬特徵52跨越的寬度都大於TV 26的寬度。在另一個實施例中，背側金屬特徵52跨越的寬度與TV 26的寬度相同。

在一些實施例中，其中鈍化層56包含兩層，第一鈍化層包含氮化矽（SiN）層以及SiN層上的未摻雜矽玻璃（USG）層；以及第二鈍化層包含USG層以及設置在USG層上的SiN層。BRDL 54可包含多個層。在一些實施例中，BRDL 54包含屏障層、設置在屏障層上的擴散層以及設置在擴散層上的鋁銅合金層。屏障層可進一步包含鉭膜以及設置在鉭膜上的氮化鉭膜。擴散層是一種金屬氧化物。在本實施例中，擴散層包含鉭、氧、鋁以及氮。

根據其他一些實施例，圖7A至圖7G進一步描述了製作IC結構10的方法。圖7A至圖7G是根據本揭露的各態樣構建的IC結構10在不同製造階段的剖面圖。該方法是針對設置在第一基板16的背側16B上的導電結構24的形成，特別是TV 26。在圖7A中，兩個工件12以及14的各種特徵，包含裝置20以及32、內連結構22以及34、前側鈍化層28以及36以及接觸墊30以及38為分別形成在第一基板16以及第二基板18的前側。兩個工件12以及14被鍵合在一起，並通過接觸墊30以及38而電性連接。

參閱圖7A，在第一基板16的背側上形成硬遮罩64。硬遮罩64包含一或多個介電層。在所揭露的實施例中，硬遮罩64包含兩層，例如藉由熱氧化形成的氧化矽層64A以及氧化矽層之上的氮化矽層64B。氮化矽層64B可藉由化學氣相沉積（CVD）形成。圖案化的光阻層66是藉由光微影製程形成的，該製程可進一步包含塗布、曝光以及顯影，並可進一步包含不同階段的各種烘烤製程。圖案化的光阻層66包含各種開口68，其界定BSM特徵52的區域。其他特徵也可形成。例如，可在第一基板16的前側16F上設置蝕刻頂部層，例如氮化矽層。

參閱圖7B，通過圖案化的光阻層66的開口68將蝕刻製程應用到硬遮罩，從而將開口68轉移到硬遮罩64，在硬遮罩64中形成開口70。蝕刻製程可包含濕式蝕刻、乾式蝕刻或其組合，並可包含有各自的蝕刻劑的多個蝕刻步驟，以選擇性地蝕刻硬遮罩64。與圖6B不同的是，蝕刻製程集體蝕刻並打開硬遮罩層64，包含第一以及第二硬遮罩層（如果兩者都存在），從而形成暴露第一基板16的開口70，並為BSM特徵52界定區域。因此，蝕刻製程可包含有各自的蝕刻劑的多個蝕刻步驟，例如磷酸鹽，以蝕刻第二硬遮罩層64B以及用氫氟酸來蝕刻第一硬遮罩層64A。特別是，以俯視圖觀之，開口70的一個子集對齊隔離特徵60的一個子集，並預期在此也形成TV 26。圖案化的光阻層66可在之後藉由合適的方法來移除，例如濕式剝離或電漿灰化。

仍然參閱圖7B，使用硬遮罩64作為蝕刻遮罩將另一個蝕刻製程應用於第一基板16。蝕刻製程通過硬遮罩64的開口70應用到第一基板16，從而將開口70轉移到第一基板16並在第一基板16中形成溝槽86。特別是，蝕刻製程繼續進行，直到對齊的隔離特徵60暴露在溝槽86內。因此，BSM特徵52的溝槽86具有達到隔離特徵60的深度。在進一步的實施例中，第一基板16具有厚度Ts、隔離特徵60具有厚度Ti、隔離特徵60在前側16F上從第一基板16凹陷達H、而溝槽86具有深度Dt，接著Dt=Ts-Ti-H。

參閱圖7C，在各種表面上形成介電材料層80，包含溝槽78的側壁以及底部表面。介電材料層包含一或多個介電材料，例如藉由熱氧化或CVD形成的氧化矽層80A，以及藉由CVD在氧化矽層80A上形成的氮化矽層80B。

參閱圖7D，藉由光微影製程形成另一個圖案化的光阻層72。圖案化的光阻層72包含界定TV 26的區域的開口88。圖案化的光阻層72可包含一個以上的層，例如BARC層以及對用於圖案化的光阻層72的曝光製程的輻射敏感的光敏材料層。

參閱圖7E，將蝕刻製程應用於第一基板16，使用圖案化的光阻層72以及硬遮罩64共同作為蝕刻遮罩，以蝕刻穿過介電材料層80、隔離特徵60以及內連結構22的層間介電（ILD）層，從而使第一金屬線42暴露在開口88內。蝕刻製程選擇性地蝕刻開口88內的各種材料；可包含濕式蝕刻、乾式蝕刻或其組合；並可包含有各自的蝕刻劑的多個蝕刻步驟，以移除開口88內的不同材料。因此，形成用於TV 26以及BSM特徵52的溝槽90。應注意的是，用於對應BSM特徵52以及TV 26的溝槽90具有相同的寬度。圖案化的光阻層72可在之後藉由合適的方法移除，例如濕式剝離或電漿灰化。

參閱圖7F，TV 26以及BSM特徵52形成在第一基板16的背側16B上。在所揭露的實施例中，藉由合適的沉積，例如PVD、ECP沉積、其他合適的沉積或其組合，將一或多個導電材料沉積到溝槽86以及溝槽90中以形成各自的TV26以及BSM特徵52。導電材料包含銅、其他合適的金屬、或其組合。進一步應用CMP製程以移除過多的沉積金屬，並平面化該頂部表面。

參閱圖7G，在TV 26以及BSM特徵52之上進一步形成鈍化層56。鈍化層56包含一或多個介電材料，例如氧化矽、氮化矽、其他合適的介電材料或其組合。鈍化層56使用微影製程以及蝕刻而圖案化，以在鈍化層中形成開口；並且在鈍化層56的開口中形成BRDL 54以及鍵合墊50。在揭露的實施例中，BRDL 54包含RVB 54A以及背側重分布金屬線54B，BRDL 54以及鍵合墊50的形成包含兩個鈍化層以及兩個圖案化沉積。例如，沉積第一鈍化層並圖案化以形成開口；導電材料沉積在第一鈍化層的開口中；可對沉積的導電材料應用CMP製程；對導電材料應用圖案化製程以形成包含背側重分布金屬線54B的BRDL 54；沉積第二鈍化層並進一步圖案化以形成開口，使背側重分布金屬線54B的部分暴露為鍵合墊50。BRDL 54以及鍵合墊50可包含鋁、其他合適的金屬或其組合。

在圖7A至圖7G中揭露的實施例中，各背側金屬特徵52跨越的寬度與TV 26的寬度更大相同。因此，TV 26的溝槽由兩個圖案化製程形成，包含圖7A至圖7C中描述的第一圖案化製程以及圖7D至圖7F中描述的第二圖案化製程。此外，隔離特徵60的頂部表面（從背側16B觀之）以及BSM特徵52的底部表面處於同一垂直位準或共面。

根據圖8A至圖8H進一步描述製作IC結構10的方法。圖8A至圖8H是根據本揭露的各個態樣構建的IC結構10在不同製造階段的剖面圖。該方法是針對形成在第一基板16的背側16B上的導電結構24，特別是TV 26的形成。在圖8A中，兩個工件12以及14的各種特徵，包含裝置20以及32、內連結構22以及34、前側鈍化層28以及36以及接觸墊30以及38分別形成在第一基板16以及第二基板18的前側。兩個工件12以及14被鍵合在一起，並通過接觸墊30以及38而電性連接。

參閱圖8A，在第一基板16的背側形成硬遮罩64。硬遮罩64包含一或多個介電層。在所揭露的實施例中，硬遮罩64包含兩層，例如藉由熱氧化形成的氧化矽層64A以及氧化矽層之上的氮化矽層64B。氮化矽層64B可藉由化學氣相沉積（CVD）形成。光阻層72是藉由光微影製程形成的，該製程可進一步包含塗布、曝光以及顯影，並可進一步包含不同階段的各種烘烤製程。圖案化的光阻層72包含界定TV 26的區域的開口92。

參閱圖8B，通過圖案化的光阻層72的開口92將蝕刻製程應用於硬遮罩，從而將開口92轉移到硬遮罩64，在硬遮罩64中形成開口94。蝕刻製程可包含濕式蝕刻、乾式蝕刻或其組合，並可包含有各自的蝕刻劑的多個蝕刻步驟，以選擇性地蝕刻硬遮罩64。與圖6B不同的是，蝕刻製程集體蝕刻並打開硬遮罩層64，包含第一以及第二硬遮罩層（如果兩者都存在），從而形成暴露第一基板16的開口94，並界定TV 26的區域。因此，蝕刻製程可包含有各自的蝕刻劑的多個蝕刻步驟，如用磷酸以蝕刻第二硬遮罩層64B，用氫氟酸以蝕刻第一硬遮罩層64A。特別的是，以俯視圖觀之，開口94對齊隔離特徵60的一個子集，並預期在其形成TV 26。之後可藉由合適的方法移除圖案化的光阻層72，例如濕式剝離或電漿灰化。

仍然參閱圖8B，使用硬遮罩64作為蝕刻遮罩將另一個蝕刻製程應用於第一基板16。蝕刻製程通過硬遮罩64的開口94應用到第一基板16，從而將開口94轉移到第一基板16並在第一基板16中形成溝槽90。特別是，蝕刻製程繼續，直到對齊的隔離特徵60暴露在開口94內。

參閱圖8C，介電材料層80形成各種表面，包含溝槽90的側壁以及底部表面。介電材料層80包含一或多個介電材料，例如藉由熱氧化或CVD形成的氧化矽層80A，以及藉由CVD在氧化矽層80A上的氮化矽層80B。

參閱圖8D，使用硬遮罩64作為蝕刻遮罩對第一基板16應用蝕刻製程，以蝕刻穿過介電材料層80、隔離特徵60以及內連結構22的層間介電（ILD）層，使得溝槽90被加深，直到在開口94內暴露第一金屬線42。蝕刻製程選擇性地蝕刻開口94內的各種材料；可包含濕式蝕刻、乾式蝕刻或其組合；並且可包含有各自的蝕刻劑的多個蝕刻步驟，以移除開口94內的不同材料。

參閱圖8E，TV 26形成在第一基板16的背側16B上的溝槽90中。在揭露的實施例中，藉由合適的沉積，例如PVD、ECP沉積、其他合適的沉積或其組合，將一或多個導電材料沉積到溝槽90中以形成各自的TV 26。導電材料包含銅，其他合適的金屬，或其組合。進一步應用CMP製程以移除過多的沉積金屬並平面化該頂部表面。

仍然參閱圖8E，光阻層66藉由光微影製程形成，該製程可進一步包含塗布、曝光以及顯影，並且可進一步包含不同階段的各種烘烤製程。圖案化的光阻層66包含各種開口68，其界定BSM特徵52的區域。

參閱圖8F，使用光阻層66作為蝕刻遮罩將蝕刻製程應用到硬遮罩64，從而將開口68轉移到硬遮罩64，形成硬遮罩64中的開口70。蝕刻製程可包含濕式蝕刻、乾式蝕刻或其組合，並可包含有各自的蝕刻劑的多個蝕刻步驟，以選擇性地蝕刻硬遮罩64。在所揭露的實施例中，蝕刻製程集體蝕刻並打開第一硬遮罩層64A以及第二硬遮罩層64B內的開口70，其界定BSM特徵52的區域。因此，蝕刻製程可包含有各自的蝕刻劑的多個蝕刻步驟，例如用磷酸鹽以蝕刻第二硬遮罩層64B，用氫氟酸來蝕刻第一硬遮罩層64A。圖案化的光阻層66可在之後藉由合適的方法移除，例如濕式剝離或電漿灰化。

在一些實施例中，藉由合適的方法，例如熱氧化、CVD、其他合適的方法或其組合，在溝槽78中沉積類似於介電材料層80的介電材料層96，例如氧化矽，以在溝槽78的側壁以及底部表面形成一共形襯墊。

參閱圖8G，BSM特徵52形成於第一基板16的背側16B上的溝槽78中。在揭露的實施例中，藉由合適的沉積，例如PVD、ECP沉積、其他合適的沉積或其組合，將一或多個導電材料沉積到溝槽78中以形成BSM特徵52。導電材料包含銅，其他合適的金屬，或其組合。進一步應用CMP製程以移除過多的沉積金屬並平面化該頂部表面。

參閱圖8H，在TV 26以及BSM特徵52之上進一步形成鈍化層56。鈍化層56包含一或多個介電材料，例如氧化矽、氮化矽、其他合適的介電材料或其組合。鈍化層56使用微影製程以及蝕刻而圖案化，以在鈍化層中形成開口；並且在鈍化層56的開口中形成BRDL 54以及鍵合墊50。在揭露的實施例中，BRDL 54包含RVB 54A以及背側重分布金屬線54B，BRDL 54以及鍵合墊50的形成包含兩個鈍化層以及兩個圖案化沉積。例如，沉積第一鈍化層並圖案化以形成開口；導電材料沉積在第一鈍化層的開口中；可對沉積的導電材料應用CMP製程；對導電材料應用圖案化製程以形成包含背側重分布金屬線54B的BRDL 54；沉積第二鈍化層並進一步圖案化以形成開口，使背側重分布金屬線54B的部分暴露為鍵合墊50。BRDL 54以及鍵合墊50可包含鋁、其他合適的金屬、或其組合。

在圖8A至圖8H中揭露的實施例中，TV 26以類似於圖7G的相同寬度垂直延伸。然而，背側金屬特徵52以及TV 26可跨越相同的寬度或不同的寬度，因為其為分開形成的。因此，TV 26以及背側金屬特徵52是分別形成的，各藉由一個圖案化製程。該方法共包含兩個圖案化製程，包含圖8A至圖8D中描述的第一圖案化製程以及圖8E至圖8H中描述的第二圖案化製程。

本揭露提供了一種IC結構以及製作該結構的方法。該IC結構包含鍵合在一起的兩個工件，以便在兩個工件的前側表面之間形成鍵合介面。兩個工件通過相應的混合鍵合層而電性連接。在第一工件的背側上形成導電結構，並通過TV與內連結構電性連接。IC結構進一步包含形成在第一工件背側並與TV連接的BSM特徵。背側金屬佈線特徵從背側嵌入第一工件的第一基板中。背側金屬佈線特徵被設計為提供包含電感以及熱耗散的功能。TV以及背側金屬佈線特徵是共同形成的，在不同的實施例中提供了各種製作方法。所揭露的IC結構提供了具有增強功率、性能、面積以及成本（PPAC）的3D IC整合。

本揭露的一個態樣涉及一種製造積體電路（IC）結構的方法。該方法包含在第一半導體基板的第一前側上形成第一IC裝置，在第二半導體基板的第二前側上形成第二IC裝置；從該第一半導體基板的該第一前側和在該第一IC裝置之上形成一第一接觸墊，以及從第二半導體基板的該第二前側和在該第二IC裝置之上形成一第二接觸墊；將第一接觸墊與第二接觸墊鍵合，使得第一以及第二IC裝置為電性連接；以及在第一半導體基板的第一背側形成導電結構。該導電結構包含貫穿通孔（TV）、背側金屬（BSM）特徵、以及背側重分布層（BRDL）。TV延伸穿過第一半導體基板，並將第一以及第二IC裝置與BRDL電性連接，BSM特徵延伸到第一半導體基板的一部分並與TV電性連接。

本揭露的另一個態樣涉及一種製造積體電路（IC）結構的方法。該方法包含在第一基板的第一前側上形成第一IC裝置；在第一IC裝置上形成具有第一金屬線的內連結構；鍵合第一基板以及第二基板，使得第一基板的前側以及第二基板的前側彼此面對，該內連結構將第一IC裝置電性耦接成積體電路；從第一基板的背側執行第一圖案化製程以在第一半導體基板中形成第一溝；執行第二圖案化製程以在第一基板中形成第二溝槽，並加深第一溝槽，以便在第一溝槽中暴露淺溝槽隔離（STI）特徵；執行第三圖案化製程以進一步蝕刻第一溝槽中的STI特徵以形成穿孔，使得在穿孔中暴露第一金屬線；以及用導電材料填充穿孔以及第二溝槽以分別形成貫穿矽通孔（TV）以及背側金屬（BSM）特徵。

本揭露的另一個態樣涉及一種積體電路（IC）結構。該IC結構包含具有形成在第一半導體基板的第一前側上的第一IC裝置的第一半導體基板、設置在第一IC裝置上並與之耦接的第一內連結構、以及第一內連結構之上的第一接觸墊；第二半導體基板，具有第二IC裝置，其形成於第二半導體基板的第二前側，設置在第二IC裝置上並與之耦接的第二內連結構，以及第二內連結構之上的第二接觸墊，其中第一接觸墊鍵合到第二接觸墊，且其中第一以及第二IC裝置通過第一以及第二內連結構而耦接；穿過第一半導體基板的貫穿通孔（TV）；背側金屬（BSM）特徵形成在第一半導體基板的第一背側，並延伸第一半導體基板的一部分；以及設置在BSM特徵上的背側重分布層（BRDL），並通過BSM特徵電性連接到TV。

上述內容概述了幾個實施例的特徵，以便本技術領域中具有通常知識者可更好地理解以下的詳細描述。本技術領域中具有通常知識者應認識到，他們可很容易地將本揭露作為設計或修改其他製程以及結構的基礎，以實現相同的目的及/或實現本文介紹的實施例的相同優點。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，他們可在不偏離本揭露的精神和範圍的情況下對本文進行各種改變、替換和改動。

10:積體電路結構/IC結構 12:電路晶片/第一工件/工件 14:電路晶片/第二工件/工件 16:第一半導體基板/第一基板/基板 16B:背側 16F:前側 18:第二半導體基板/第一基板/基板 18B:背側 18F:前側 20:裝置 22:第一內連結構/內連結構 24:導電結構 26:貫穿通孔/TV 28:前側鈍化層 30:第一鍵合層/第一接觸墊/接觸墊 32:裝置 34:第二內連結構/內連結構 36:前側鈍化層 38:第二鍵合層/第二接觸墊/接觸墊 40:鍵合介面 42:第一金屬線（M1）/第一金屬線 44:金屬線 46:頂部金屬線（TM）/頂部金屬線 48:金屬插塞 50:鍵合墊 52:背側金屬特徵/BSM特徵 54:背側重分布層/ BRDL 54A:背側重分布通孔/ RVB 54B:背側重分布金屬線 56:鈍化層 58:銲球 60:隔離特徵 61:介電層 62:虛線方框 63:電感 64:硬遮罩/集體硬遮罩 64A:第一硬遮罩層/氧化矽層 64B:第二硬遮罩層/氮化矽層 65:虛線方框 66:圖案化的光阻層/光阻層 68:開口 70:開口/集體開口 72:圖案化的光阻層/光阻層 72A:背側抗反射塗布層 72B:光敏材料層 74:開口 76:開口 77:溝槽 78:溝槽 79:溝槽 80:介電材料層 80A:氧化矽層 80B:氮化矽層 82:圖案化的光阻層 84:開口 86:溝槽 88:開口 90:溝槽 92:開口 94:開口 96:介電材料層 Tb:厚度 Ts:厚度 Wb:寬度 Wt:寬度

當與所附圖式一起閱讀時，從以下的詳細描述中可最佳地理解本揭露的各個態樣。需要強調的是，根據業界的標準實務，各特徵未按比例繪製。事實上，為了討論清楚，各特徵的尺寸可任意增減。

圖1是根據本揭露的各個態樣在一些實施例中構建的積體電路結構（integrated circuit structure；IC structure）的剖面圖。

圖2是圖1的IC結構的部分剖面圖，根據本揭露的各態樣在一些實施例中所構建。

圖3A是圖1的IC結構的部分剖面圖，在一些其他實施例中根據本揭露的各態樣構建。

圖3B是圖1的IC結構的部分透視圖，在一些其他實施例中根據本揭露的各態樣構建。

圖4是圖1的IC結構的部分透視圖，在一些實施例中根據本揭露的各態樣構建。

圖5是圖1的IC結構的部分透視圖，在一些其他實施例中根據本揭露的各態樣構建的。

圖6A、圖6B、圖6C、圖6D、圖6E、圖6F、圖6G和圖6H是圖1的IC結構的部分剖面圖，在不同的製造階段，根據本揭露的各態樣在一些實施例中構建。

圖7A、圖7B、圖7C、圖7D、圖7E、圖7F和圖7G是圖1的IC結構的部分剖面圖，在不同的製造階段，根據本揭露的各態樣在一些其他實施例中構建。

圖8A、圖8B、圖8C、圖8D、圖8E、圖8F、圖8G和圖8H是圖1的IC結構的部分剖面圖，在不同的製造階段，在一些其他實施例中根據本揭露的各態樣構建。

10:積體電路結構/IC結構

12:電路晶片/第一工件/工件

14:電路晶片/第二工件/工件

16:第一半導體基板/第一基板/基板

16B:背側

16F:前側

18:第二半導體基板/第一基板/基板

18B:背側

18F:前側

20:裝置

22:第一內連結構/內連結構

24:導電結構

26:貫穿通孔/TV

28:前側鈍化層

30:第一鍵合層/第一接觸墊/接觸墊

32:裝置

34:第二內連結構/內連結構

36:前側鈍化層

38:第二鍵合層/第二接觸墊/接觸墊

Claims (20)

1. 一種製造一積體電路（IC）結構的方法，包含： 形成第一IC裝置在一第一半導體基板的一第一前側，形成第二IC裝置在一第二半導體基板的一第二前側； 從該第一半導體基板的該第一前側和在該第一IC裝置之上形成一第一接觸墊，以及從第二半導體基板的該第二前側和在該第二IC裝置之上形成一第二接觸墊； 鍵合該第一接觸墊到該第二接觸墊，使得該第一IC裝置以及該第二IC裝置為電性連接；以及 形成一導電結構在該第一半導體基板的一第一背側，其中該導電結構包含一貫穿通孔（TV）、一背側金屬（BSM）特徵以及一背側重分布層（BRDL），以及其中 該TV延伸穿過該第一半導體基板，且將該第一IC裝置以及該第二IC裝置電性連接到該BRDL，以及 該BSM特徵延伸到該第一半導體基板的一部分且電性連接該TV。
2. 如請求項1所述的方法，進一步包含： 形成一淺溝槽隔離（STI）特徵在該第一半導體基板的該第一前側上，且界定主動區；以及 形成一第一內連結構在該第一IC裝置之上，且將該第一IC裝置耦接成一第一電路，其中該第一內連結構包含一第一金屬線，且第一混合鍵合層通過該第一內連結構電性連接到該第一IC裝置。
3. 如請求項2所述的方法，其中該形成該導電結構進一步包含： 從該第一背側圖案化該第一半導體基板，以在該第一半導體基板中形成一穿孔，使得該第一金屬線暴露在該穿孔中； 從該第一背側圖案化該第一半導體基板以形成一BSM溝槽； 用一導電材料填充該穿孔以及該BSM溝槽，以分別形成該TV以及該BSM特徵；以及 形成該BRDL在該TV以及該BSM特徵之上，該BRDL被嵌入一鈍化層中。
4. 如請求項3所述的方法，其中從該第一背側該圖案化該第一半導體基板以在該第一半導體基板中形成一穿孔包含圖案化該第一半導體基板以形成穿透該STI特徵的該穿孔。
5. 如請求項4所述的方法，其中從該第一背側該圖案化該第一半導體基板以在該第一半導體基板中形成一穿孔包含： 執行一第一圖案化製程以在該第一半導體基板中形成一第一溝槽； 執行一第二圖案化製程以加深該第一溝槽，使得該STI特徵在加深的該第一溝槽中暴露；以及 執行一第三圖案化製程以進一步蝕刻穿過加深的該第一道溝槽中的該ST，以形成該穿孔，使得該第一金屬線暴露在該穿孔中。
6. 如請求項5所述的方法，其中該執行一第二圖案化製程以加深該第一溝槽也同時在該第一基板中形成該BSM溝槽。
7. 如請求項6所述的方法，其中 該第一內連結構被嵌入到一層間介電（ILD）層中；以及 該執行一第三圖案化製程包含蝕刻該ILD層，使得該第一金屬線暴露。
8. 如請求項6所述的方法，其中該填充用該導電材料填充該穿孔以及該BSM溝槽以形成該TV以及該BSM特徵進一步包含：應用一化學機械拋光製程到該導電材料以移除該導電材料的過多部分。
9. 如請求項4所述的方法，其中從該第一背側該圖案化該第一半導體基板以在該第一半導體基板中形成一通孔包含： 執行一第一圖案化製程以在該第一半導體基板中形成一TV溝槽以及一BSM溝槽；以及 執行一第二圖案化製程以進一步蝕刻該TV溝槽中的該STI以形成該穿孔，使該第一金屬線暴露在該穿孔中。
10. 如請求項4所述的方法，其中 從該第一背側該圖案化該第一半導體基板以在該第一半導體基板中形成一穿孔包含： 執行一第一圖案化製程以形成該穿孔，使得該第一金屬線暴露在該穿孔中；以及 執行一第二圖案化製程以在該第一半導體基板中形成一TV溝槽。
11. 如請求項1所述的方法，其中該形成一導電結構包含形成設計為一電感的該BSM特徵。
12. 一種製造一積體電路（IC）結構的方法，包含： 形成第一IC裝置在一第一基板的一第一前側上； 形成具有一第一金屬線的一內連結構在該第一IC裝置之上； 鍵合該第一基板以及一第二基板，使該第一基板的一前側以及該第二基板的一前側彼此面對，該內連結構將該第一IC裝置電性耦接成一IC； 從該第一基板的該背側執行一第一圖案化製程，以在該第一半導體基板中形成一第一溝槽； 執行一第二圖案化製程以在該第一基板中形成一第二溝槽，並加深該第一溝槽，使得在該第一溝槽中露出一淺溝槽隔離（STI）特徵； 執行一第三圖案化製程，以進一步蝕刻該第一溝槽中的該STI特徵，以形成一穿孔，使得該第一金屬線暴露在通孔中；以及 用一導電材料填充該穿孔以及該第二溝槽，分別形成一貫穿通孔（TV）以及一背側金屬（BSM）特徵。
13. 如請求項12所述的方法，進一步包含形成一背側重分布層（BRDL）以及一鍵合墊在該TV以及該BSM特徵之上，該BRDL被嵌入一鈍化層中。
14. 如請求項13所述的方法，其中該鍵合墊通過該BRDL以及該BSM特徵與該TV電性連接。
15. 如請求項14所述的方法，其中該BSM特徵包含設計為一電感的一第一部分以及設計為一熱耗散結構的一第二部分。
16. 如請求項12所述的方法，其中 該第一內連結構被嵌入到一層間介電（ILD）層中；以及 該執行一第三圖案化製程包含蝕刻該ILD層，使得暴露該第一金屬線； 用一導電材料填充該穿孔以及該第二溝槽以形成一TV以及一BSM特徵，進一步包含應用一化學機械拋光製程到該導電材料以移除該導電材料的過多部分。
17. 一種積體電路（IC）結構，包含： 一第一半導體基板，具有形成在一第一半導體基板的一第一前側上的第一IC裝置，設置在該第一IC裝置上並將其耦接的一第一內連結構，以及在該第一內連結構之上的一第一接觸墊； 一第二半導體基板，具有第二IC裝置，其形成於該第二半導體基板的一第二前側，一第二內連結構設置在該第二IC裝置上並與之耦接，以及一第二接觸墊，在該第二內連結構之上，其中該第二接觸墊係鍵合到該第一接觸墊，並且其中該第一IC裝置及該第二IC裝置通過該第一內連結構以及該第二內連結構而耦接； 一貫穿通孔（TV），穿過該第一半導體基板； 一背側金屬（BSM）特徵，形成在該第一半導體基板的一第一背側並延伸至該第一半導體基板的一部分的；以及 一背側重分布層（BRDL），設置在該BSM特徵上並通過該BSM特徵而電性連接到該TV。
18. 如請求項17所述的IC結構，其中 該第一半導體基板進一步包含被一淺溝槽隔離（STI）特徵所包圍的主動區； 該第一IC裝置係形成在該主動區上；以及 該TV穿透該STI特徵。
19. 如請求項17所述的IC結構，其中該BSM特徵包含設計為電性連接到該TV的一電感的部分。
20. 如請求項17所述的IC結構，進一步包含設置在該BRDL上並通過該TV與該第一IC裝置以及該第二IC裝置為電性連接的一鍵合墊，其中 該BSM特徵跨越的一寬度與該TV的一寬度不同； 該BRDL被嵌入到一鈍化層中；以及 該鍵合墊係設置在該鈍化層的一開口內。