CN116741743A - 集成电路结构及其制造方法 - Google Patents

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Abstract

一种制造集成电路(IC)结构的方法包括在第一半导体衬底的第一前侧上形成第一IC器件并且在第二半导体衬底的第二前侧上形成第二IC器件；从第一前侧在第一IC器件上方形成第一接触焊盘，并且从第二前侧在第二IC器件上方形成第二接触焊盘；将第一接触焊盘和第二接触焊盘接合，以使得第一IC器件和第二IC器件电连接；以及在第一半导体衬底的第一背侧上形成导电结构。导电结构包括贯通孔(TV)、背侧金属(BSM)部件和背侧再分布层(BRDL)。TV延伸穿过第一半导体衬底，并且将第一IC器件和第二IC器件电连接至BRDL，并且BSM部件延伸到第一半导体衬底的部分中并且电连接至TV。本发明实施例还提供了集成电路结构。

Description

集成电路结构及其制造方法
技术领域
本发明的实施例涉及集成电路结构及其制造方法。
背景技术
在半导体工业中，集成电路(IC)形成在半导体衬底上并被锯切成IC芯片。还将每个IC芯片附接(诸如通过接合)至电路板，诸如电子产品中的印刷电路板。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这样的按比例缩小也增加了处理和制造IC的复杂性，并且要实现这些进步，需要IC处理和制造方面的类似发展。通过按比例缩小工艺引入的其他挑战包括功耗、热管理、有限的电路面积和器件性能。因此，尽管现有结构通常足以满足它们的预期目的，但它们并非在每个方面都是令人满意。
发明内容
本发明的一些实施例提供了一种制造集成电路(IC)结构的方法，该方法包括：在第一半导体衬底的第一前侧上形成第一集成电路器件并且在第二半导体衬底的第二前侧上形成第二集成电路器件；从第一半导体衬底的第一前侧在第一集成电路器件上方形成第一接触焊盘，并且从第二半导体衬底的第二前侧在第二集成电路器件上方形成第二接触焊盘；将第一接触焊盘接合至第二接触焊盘，以使得第一集成电路器件和第二集成电路器件电连接；以及在第一半导体衬底的第一背侧上形成导电结构，其中，导电结构包括贯通孔(TV)、背侧金属(BSM)部件和背侧再分布层(BRDL)，并且其中，贯通孔延伸穿过第一半导体衬底，并且将第一集成电路器件和第二集成电路器件电连接至背侧再分布层，并且背侧金属部件延伸到第一半导体衬底的部分中并且电连接至贯通孔。
本发明的另一些实施例提供了一种制造集成电路(IC)结构的方法，该方法包括：在第一衬底的第一前侧上形成第一集成电路器件；在第一集成电路器件上方形成具有第一金属线的互连结构；将第一衬底和第二衬底接合，以使得第一衬底的前侧和第二衬底的前侧彼此相对，互连结构将第一集成电路器件电耦接至集成电路中；从第一衬底的背侧执行第一图案化工艺，以在第一衬底中形成第一沟槽；执行第二图案化工艺以在第一衬底中形成第二沟槽并加深第一沟槽，以使得浅沟槽隔离(STI)部件暴露在第一沟槽中；执行第三图案化工艺，以进一步蚀刻穿过第一沟槽中的浅沟槽隔离部件来形成贯穿孔，以使得第一金属线暴露在贯穿孔中；以及用导电材料填充贯穿孔和第二沟槽，以分别形成贯通孔(TV)和背侧金属(BSM)部件。
本发明的又一些实施例提供了一种集成电路(IC)结构，该集成电路结构包括：第一半导体衬底，具有形成在第一半导体衬底的第一前侧上的第一集成电路器件、设置在第一集成电路器件上并耦接第一集成电路器件的第一互连结构、以及位于在第一互连结构上方的第一接触焊盘；第二半导体衬底，具有形成在第二半导体衬底的第二前侧上的第二集成电路器件、设置在第二集成电路器件上并耦接第二集成电路器件的第二互连结构、以及位于第二互连结构上方的第二接触焊盘，其中，第二接触焊盘接合至第一接触焊盘，并且其中，第一集成电路器件和第二集成电路器件通过第一互连结构和第二互连结构耦接；贯通孔(TV)，贯穿第一半导体衬底；背侧金属(BSM)部件，形成在第一半导体衬底的第一背侧上并延伸第一半导体衬底的部分；以及背侧再分布层(BRDL)，设置在背侧金属部件上并通过背侧金属部件电连接至贯通孔。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是在一些实施例中根据本发明的各个方面构造的集成电路结构的截面图。
图2是在一些实施例中根据本发明的各个方面构造的图1的IC结构的部分截面图。
图3A是在一些其它实施例中根据本发明的各个方面构造的图1的IC结构的部分截面图。
图3B是在一些其它实施例中根据本发明的各个方面构造的图1的IC结构的部分立体图。
图4是在一些实施例中根据本发明的各个方面构造的图1的IC结构的部分立体图。
图5是在一些其它实施例中根据本发明的各个方面构造的图1的IC结构的部分立体图。
图6A、图6B、图6C、图6D、图6E、图6F、图6G和图6H是在一些实施例中根据本发明的各个方面构造的处于各个制造阶段的图1的IC结构的部分截面图。
图7A、图7B、图7C、图7D、图7E、图7F和图7G是在一些其它实施例中根据本发明的各个方面构造的处于各个制造阶段的图1的IC结构的部分截面图。
图8A、图8B、图8C、图8D、图8E、图8F、图8G和图8H是在一些其它实施例中根据本发明的各个方面构造的处于各个制造阶段的图1的IC结构的部分截面图。
具体实施方式
以下公开内容提供了许多用于实现不同部件的不同实施例或实例。可以在本文所描述的各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，在本发明中，将部件形成在另一部件上、将部件连接至另一部件、和/或将部件耦接至另一部件可以包括部件直接接触形成的实施例，并且也可以包括可以在部件间插入形成额外的部件，从而使得部件可以不直接接触的实施例。
此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。另外，以下在本发明中，将部件形成在另一部件上、将部件连接至另一部件、和/或将部件耦接至另一部件可以包括部件直接接触形成的实施例，并且也可以包括可以在部件间插入形成额外的部件，从而使得部件可以不直接接触的实施例。此外，例如，“下部”、“上部”、“水平的”、“垂直的”、“在…之上”、“上方”、“在…之下”、“在…下面”、“上”、“下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下”、“向上”等)的空间相对术语用于简化本发明的一个部件与另一部件的关系。空间相对术语旨在涵盖包括部件的器件的不同取向。更进一步地，当使用“约”、“大约”等描述数值或数值范围时，该术语旨在包含包括所描述数值合理范围内的数值，诸如所描述数值的+/-10％以内，或本领域技术人员理解的其他值。例如，术语“约5nm”包含从4.5nm至5.5nm的尺寸范围。
图1是依据各个实施例的根据本发明的各个方面构造的集成电路(IC)结构(或半导体结构)10的截面图。IC结构10包括接合在一起的两个电路芯片12和14。在所公开的实施例中，如稍后详细描述的，将两个半导体晶圆制造有相应的电路部件，将两个半导体晶圆接合在一起，以及将两个半导体晶圆切割成多个集成电路。为了便于描述，也将电路芯片12和14称为第一工件12和第二工件14。在进一步的实施例中，在接合之前，两个工件12和14为半导体晶圆，并且在切割之后为芯片。
第一工件12包括第一半导体衬底16，诸如硅衬底。第二工件14包括第二半导体衬底18，诸如硅衬底。第一工件12和第二工件14接合在一起以形成三维(3D)电路结构。特别地，第一衬底16包括前侧16F和背侧16B。在第一衬底16的前侧16F上形成各个器件20，诸如场效应晶体管(FET)、鳍式FET(FinFET)、多栅极器件(例如全环栅(GAA)器件)、其他合适的器件或它们的组合。各种器件形成在有源区域上，有源区域可以为突出在诸如浅沟槽隔离(STI)部件的隔离部件的表面之上的鳍式有源区域。
第一互连结构22形成在第一衬底16前侧16F上的器件20上方。第一互连结构22可以包括多个导电层以提供垂直和水平的电布线以将器件20耦接到集成电路中。具体地，第一互连结构22包括分布在多个层中的金属线、位于最下金属层和衬底之间的接触件、以及位于相邻金属层之间的通孔。第一互连结构22嵌入在一个或多个介电层中以提供适当的隔离，诸如一个或多个层间介电(ILD)层和各个蚀刻停止层。通过诸如金属、金属合金或硅化物的一种或多种导电材料来形成各个导电部件。例如，金属线可以包括铜、铝铜合金、其他合适的导电材料或它们的组合。通孔可以包括铜、铝铜合金、其他合适的导电材料或它们的组合。接触件可以包括钨、硅化物、镍、钴、铜、其他合适的导电材料或它们的组合。在一些实例中，各个导电部件还可以包括阻挡层，诸如钽和氮化钽、钛和氮化钛。在本实施例中，顶部金属线包括铜。ILD层包括一种或多种介电材料，以为各个器件组件(诸如栅极)和各个导电部件(诸如金属线、接触件和通孔)提供隔离功能。ILD层包括介电材料，诸如氧化硅、低k介电材料、其他合适的介电材料或它们的组合。在一些实例中，低k介电材料包括氟化石英玻璃(FSG)、碳掺杂的氧化硅、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、聚酰亚胺和/或介电常数基本上小于热氧化硅的介电常数的其他合适的介电材料。例如，ILD层的形成包括沉积和CMP。沉积可以包括旋涂、CVD、其他合适的沉积技术或它们的组合。ILD层可以包括多个层，并且在诸如镶嵌工艺的适当过程中共同形成ILD层和各个导电部件。
在一些实施例中，第一工件12包括前侧钝化层28和嵌入在前侧钝化层28中的第一接合层30。前侧钝化层28可以包括一个或多个合适的介电材料层，诸如氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。
第一接合层30包括各个导电部件，该各个导电部件作为第一接触焊盘(也由标号30表示)以连接至第一互连结构并进一步耦接至第二工件14，这将在后面进一步描述。导电结构24进一步形成在第一衬底16的背侧16B上并且包括贯通孔(TV)26。在一些实施例中，TV26为衬底贯通孔或硅贯通孔。导电结构24通过TV 26电连接至设置在第一衬底16前侧16F上的第一互连结构22。TV 26为延伸穿过第一衬底16的导电插塞(诸如金属插塞)。在所公开的实施例中，导电结构24包括接合焊盘；在第一半导体衬底16中延伸的背侧金属部件；以及与背侧金属布线部件集成并且也部分地嵌入半导体衬底中的一或多个电感器。在一些实施例中，导电结构24还包括被设计且被配置成用于散热功能的导电部件。将在后面阶段进一步详细描述导电结构24。
类似地，第二工件14包括接合至第一工件12的第二半导体衬底18。第二衬底18包括前侧18F和背侧18B。在第二衬底18的前侧18F上形成各个器件32，诸如FET、FinFET、多栅极器件、其他合适的器件或它们的组合。第二互连结构34形成在第二衬底18前侧18F上的器件32上方。第二互连结构34在结构和形成方面类似于第一互连结构22。例如，第二互连结构34可以包括多个导电层以提供垂直和水平的电布线以将器件32耦接到集成电路中。第二互连结构34可以包括分布在多个层中的金属线、位于最下金属层和衬底之间的接触件、以及位于相邻金属层之间的通孔。第二互连结构34嵌入在一个或多个介电层中以提供适当的隔离。在一些实施例中，第二工件14包括前侧钝化层36和嵌入前侧钝化层36中的第二接合层38。第二接合层38包括各个导电部件，该各个导电部件作为第二接触焊盘(也由标号38表示)，当将两个工件接合在一起时，第二接触焊盘被配置为与第一接合层30的第一接触焊盘对齐，以使得第一接合层30的第一接触焊盘和第二接合层38的第二接触焊盘分别接合且电连接，从而形成接合结构。特别地，接合第一衬底16和第二衬底18，以使得对应前侧表面彼此相对且背侧表面暴露。如上所述，背侧16B上的第一工件12的导电结构24供给各种功能，包括要连接至封装件或印刷电路板的接合结构。
所公开的IC结构10及其制造方法在3D模式下提供了增加的设计可行性、设计灵活性、电路封装密度。在各个实施例中，IC结构10的器件和电路分布在两个衬底16和18上。作为举例说明的实施例，第一工件12包括形成在第一衬底16上的处理电路，而第二工件14包括形成在第二衬底18上的存储电路。在另一实施例中，第一工件12包括形成在第一衬底16上的人工智能处理电路，而第二工件14包括形成在第二衬底18上的电力传送电路。
图2是在一个实施例中根据本发明的各个方面构造的IC结构10的截面图。IC结构10类似于图1的IC结构10。为简单起见，不再重复类似的部件(诸如器件20和32)。不再重复类似的描述。
IC结构10包括通过接触焊盘30和38接合在一起的两个工件12和14，从而形成接合界面40。第一工件12包括第一半导体衬底16。第二工件14包括第二半导体衬底18。第一工件12与第二工件14接合在一起以形成3D电路结构。第一互连结构22形成在第一衬底16前侧16F上的器件20上方。第一互连结构22包括分布在多个层中的金属线、位于最下金属层和衬底之间的接触件、以及位于相邻金属层之间的通孔。第一互连结构22嵌入在一个或多个介电层中以提供适当的隔离。具体地，第一互连结构22包括位于第一金属层中的第一金属线(M1)42、位于第二金属层中的第二金属线(未示出)、……、位于第n金属层中的第n金属线44、……以及位于顶部金属层中的顶部金属线(TM)46。顶部金属线46通过金属插塞48连接至第一接触焊盘30。可以存在接触焊盘30和38用于其他功能，诸如增强接合强度、调节接触焊盘图案密度。第一接触焊盘30可以嵌入在前侧钝化层28中或可选地诸如氧化硅的其他合适的介电层中。
导电结构24进一步形成在第一衬底16的背侧16B上，并通过TV 26电连接至设置在第一衬底16前侧16F上的第一互连结构22。TV 26为延伸穿过第一衬底16的导电插塞以提供到外部封装或印刷电路板的连接。在所公开的实施例中，导电结构24包括接合焊盘50；延伸到第一半导体衬底16的部分中的背侧金属部件(BSM)52；以及与BSM部件集成并且嵌入在钝化层56中的背侧再分布层(BRDL)54，该钝化层56设置在第一衬底16的背侧16B上。BRDL 54设置在第一衬底16的背侧16B上，并且被设计为再分布接合焊盘，诸如从IC芯片的边缘到中心以用于倒装芯片接合或其他合适的封装技术来将IC芯片集成到板(例如印刷电路板)。BRDL 54包括嵌入在钝化层56中的RDL金属部件，其中接合焊盘位于钝化层56的开口中。钝化层56包括一个或多个合适的介电材料层，诸如氮化硅(SiN)层和位于SiN层上的未掺杂石英玻璃(USG)层。
BSM部件52在第一衬底16中延伸，并且设置在第一衬底16和钝化层56之间。BSM部件52包括与TV 26集成的部分和用于互连(诸如将TV 26电连接至BRDL 54)和其他功能(诸如电感和散热)布线的金属线。BRDL 54包括一个或多个金属层，该一个或多个金属层被配置为根据封装或电路板设计，将接合焊盘50从对应的第一金属线42的位置再分布到不同的位置。在所公开的实施例中，BRDL 54包括嵌入在第一衬底16中的背侧再分布通孔(RVB)54A和背侧再分布金属线(或BRDL金属线)54B。BRDL 54连接到焊盘50。诸如焊球58的其它接合部件进一步形成在接合焊盘50上，以提供到封装或印刷电路板的电连接。在一些实施例中，导电结构24还包括被设计且被配置为用于散热、电感器或它们的组合的功能的导电部件，该导电部件可以嵌入在或部分嵌入在第一衬底16中或设置在第一衬底16和钝化层56之间。在进一步实施例中，将BSM部件52的部分设计为散热结构和电感器。
在所公开的实施例中，出于各种考虑，将TV 26定位为穿透形成在第一衬底16前侧16F上的隔离部件60，诸如出于隔离部件60提供机械增强、应力的减小和隔离部件60不存在功能器件的考虑。隔离部件60是形成在第一衬底16的前侧16F上的介电部件，以限定有源区域并提供对各个有源区域的隔离。在一些实施例中，隔离部件60包括浅沟槽隔离(STI)部件、深沟槽隔离(DTI)部件、其他合适的隔离部件或它们的组合。在一个实例中，通过从前侧16F图案化第一衬底16以通过微影工艺和蚀刻来形成浅沟槽；通过合适的沉积在浅沟槽中填充一种或多种介电材料；以及执行化学机械抛光(CMP)工艺来形成STI部件。
在一些实施例中，IC结构10还包括其他部件，诸如介电层61作为硬掩模、衬垫、蚀刻停止层、其他合适的功能或它们的组合。介电层61可以包括一种或多种介电材料，诸如通过合适的技术(诸如热氧化、化学气相沉积(CVD)、其他合适的技术或它们的组合)沉积的氧化硅和氮化硅层。
在一些实施例中，各个导电部件可以包括阻挡层以防止导电部件和相邻介电材料之间的相互扩散，诸如形成在BSM部件52和TV 26上的阻挡层。在进一步的实施例中，阻挡层包括通过诸如物理气相沉积(PVD)的合适技术沉积的钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或它们的组合。
图3A是根据其他实施例构造的IC结构10的截面图。图3B是根据一些实施例的IC结构10的部分的立体图。图3A中的IC结构10类似于图2中的IC结构10，并且不再重复类似部件的描述。如图3B所示，作为包括第一衬底16、隔离部件60、第一金属线42、TV 26和BSM部件52的一些部件的放大视图。在背侧工艺期间将第一衬底16减薄至厚度Ts。BSM部件52延伸到第一衬底16中并且跨越厚度Tb和宽度Wb。TV 26跨越宽度Wt。设计这些尺寸以为集成电路提供增强的性能，包括有效的散热、增强的电导率和应力减小。在一些实施例中，Tb/Wb大于1.3。在一些实施例中，Wb/Tb在1.3和1.5之间的范围内。在一些实施例中，Ts在2.8μm和10μm之间的范围内，Wb在0.6μm和4μm之间的范围内，Tb在0.8μm和5.5μm之间的范围内，并且Wt在0.6μm和3.8μm之间的范围内。在另一实施例中，比值Ts/Tb在2和3之间的范围内。
图4是根据一些实施例的IC结构10的部分的立体图。特别地，图4中仅示出了第一工件12。不再重复类似部件的描述。如图4所示，TV 26从背侧16B和前侧16F延伸穿过第一衬底16，从而将BRDL 54连接至第一金属线42，尤其是穿透对应的隔离部件60。BSM部件52在第一衬底16中延伸，并且进一步从底部连接至TV 26并且从顶部连接至BRDL 54。此外，在俯视图中，TV 26与隔离部件60和BSM部件52重叠。在进一步的实施例中，将BSM部件52的部分设计为散热结构、电感器或两者，如图5所示。
图5是根据一些实施例的IC结构10的部分的立体图。特别地，图5中仅示出了第一工件12。不再重复类似部件的描述。如图5所示，TV 26从背侧16B和前侧16F延伸穿过第一衬底16，从而将BRDL 54连接至第一金属线42，尤其是穿透对应的隔离部件60。BSM部件52在第一衬底16中延伸，并且进一步从底部连接至TV 26并且从顶部连接至BRDL 54。此外，BSM部件52包括被配置为用于电连接的部分。BSM部件52进一步包括被设计为用于散热结构和电感器的其他部分。例如，BSM部件52包括电感器63和位于虚线框62中的布线部件。电感器63被设计成线圈结构或其他合适的结构以具有期望的电感。在另一实例中，BSM部件52包括在虚线框65中被设计为用于散热的部分。
本发明提供了根据各个实施例的IC结构10。根据图6A至图6H来进一步描述制作IC结构10的方法。图6A至图6H是根据本发明的各个方面构造的处于各个制造阶段的IC结构10的截面图。该方法针对设置在第一衬底16背侧16B上的导电结构24的形成，尤其是TV 26。在图6A中，在第一衬底16和第二衬底18的前侧上分别形成两个工件12和14的各个部件，两个工件12和14的各个部件包括器件20和32、互连结构22和34、前侧钝化层28和36、以及接触焊盘30和38。将两个工件12和14接合在一起并通过接触焊盘30和38电连接。
参考图6A，在第一衬底16的背侧上形成硬掩模64。硬掩模64包括一个或多个介电层。在所公开的实施例中，硬掩模64包括两层，诸如通过热氧化形成的第一硬掩模层(诸如氧化硅层)64A和位于氧化硅层上方的第二硬掩模层(诸如氮化硅层)64B。可以通过化学气相沉积(CVD)来形成氮化硅层64B。通过光刻工艺来形成图案化的光刻胶层66，光刻工艺还可以包括涂覆、曝光和显影，并且还可以包括不同阶段处的各个烘烤工艺。图案化的光刻胶层66包括限定用于BSM部件52的区域的各个开口68。
参考图6B，通过图案化的光刻胶层66的开口68对硬掩模施加蚀刻工艺，从而将开口68转移至硬掩模64，从而形成开口70。蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合，并且可以包括使用相应蚀刻剂的多个蚀刻步骤以选择性地蚀刻硬掩模64。在所公开的实施例中，蚀刻工艺选择性地蚀刻并打开开口70内的第二硬掩模层64B，该开口70限定用于BSM部件52的区域。相应地，蚀刻工艺包括诸如亚磷酸的适当的蚀刻剂，以选择性地蚀刻第二硬掩模层64B。具体地，在俯视图中，开口70的子集与隔离部件60的子集对齐。随后可以通过合适的方法去除图案化的光刻胶层66，诸如湿剥离或等离子灰化。
参考图6C，通过光刻工艺形成另一图案化的光刻胶层72。图案化的光刻胶层72包括限定用于TV 26的区域的各个开口74。图案化的光刻胶层72可以包括多于一层，诸如背侧抗反射涂(BARC)层72A和对用于图案化光刻胶层72的曝光工艺的辐射敏感的光敏材料层72B。
参考图6D，通过图案化的光刻胶层72的开口74对硬掩模施加蚀刻工艺，从而将开口74转移至第一硬掩模层64A，从而在第一硬掩模层64A中形成开口76。开口76限定用于TV26的区域。蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合，并且可以包括使用相应蚀刻剂(诸如氢氟酸)的多个蚀刻步骤以选择性地蚀刻第一硬掩模层64A。具体地，在俯视图中，开口76的子集与隔离部件60的子集对齐。随后可以通过合适的方法去除图案化的光刻胶层72，诸如湿剥离或等离子灰化。
仍然参考图6D，使用硬掩模64作为蚀刻掩模对第一衬底16施加另一蚀刻工艺。特别地，通过第一硬掩模层64A的开口76对第一衬底16施加蚀刻工艺，从而将开口76转移至第一衬底16并在第一衬底16中形成沟槽77。
参考图6E，施加第一蚀刻工艺以选择性地蚀刻所暴露的第一硬掩模层64A，从而将开口70从第二硬掩模层64B转移至第一硬掩模层64A，从而在包括第一硬掩模层64A和第二硬掩模层64B的共同硬掩模64中形成共同开口70。
仍然参考图6E，使用共同硬掩模64作为蚀刻掩模对第一衬底16施加第二蚀刻工艺，从而形成用于BSM部件52的沟槽78和用于TV 26的沟槽79。特别地，通过共同硬掩模64的开口70将蚀刻工艺施加至第一衬底16，从而形成沟槽78并加深沟槽77以在第一衬底16中形成沟槽79。该蚀刻工艺类似于图6D中对第一衬底16施加的蚀刻工艺，并且该蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合，其中使用合适的蚀刻剂以选择性地蚀刻第一衬底16。沟槽78的子集也与要形成在钝化层56上的RVB 54A对齐。
参考图6F，在包括沟槽78和79的侧壁和底表面的各个表面上形成介电材料层80。介电材料层80包括一种或多种介电材料，诸如通过热氧化或CVD形成的氧化硅层80A，以及通过CVD形成在氧化硅层80A上的氮化硅层80B。
参考图6G，通过光刻工艺形成图案化的光刻胶层82，并且图案化的光刻胶层82包括限定用于TV 26的区域的开口84。
参考图6H，使用图案化的光刻胶层82作为蚀刻掩模对第一衬底16施加蚀刻工艺，以蚀刻穿过介电材料层80、隔离部件60和互连结构22的层间介电(ILD)层，以使得第一金属线42暴露在开口84内。蚀刻工艺选择性地蚀刻开口84中的各个材料；可以包括湿蚀刻、干蚀刻或它们的组合；并且可以包括使用相应蚀刻剂的多个蚀刻步骤以去除开口84内的不同材料。之后，可以通过等离子灰化或湿剥离来去除图案化的光刻胶层82。相应地，通过三次图案化工艺形成了用于TV 26的沟槽，该三次图案化工艺包括图6A至图6F中描述的前两次图案化工艺和图6G至图6H中描述的第三次图案化工艺。
仍然参考图6H，在第一衬底16的背侧16B上形成导电结构24的各个导电部件。在所公开的实施例中，将一种或多种导电材料沉积到沟槽79和沟槽78中，以通过合适的沉积(诸如PVD、电化学镀(ECP)沉积、其他合适的沉积或它们的组合)来形成相应的TV 26和BSM部件52。导电材料包括铜、其他合适的金属或它们的组合。进一步施加CMP工艺以去除多余的沉积金属并平坦化顶表面。进一步在背侧16B上的TV 26和BSM部件52上方形成钝化层56。钝化层56包括一种或多种介电材料，诸如氧化硅、氮化硅、其他合适的介电材料或它们的组合。使用微影工艺和蚀刻来图案化钝化层56，以在钝化层中形成开口；以及在钝化层56的开口中形成BRDL 54和焊盘50。在所公开的实施例中，BRDL 54包括RVB 54A和背侧再分布金属线54B，并且BRDL 54和接合焊盘50的形成包括两个钝化层和两次图案化沉积。例如，沉积并图案化第一钝化层以形成开口；在第一钝化层的开口中沉积导电材料；可以对所沉积的导电材料施加CMP工艺；对导电材料施加图案化工艺，以形成包括背侧再分布金属线54B的BRDL54；沉积并进一步图案化第二钝化层以形成开口来暴露背侧再分布金属线54B的部分作为接合焊盘50。BRDL 54和接合焊盘50可以包括铝、铜、铝合金、铜合金、其他合适的金属或它们的组合。在所公开的实施例中，每个背侧金属部件52跨越的宽度大于TV 26的宽度。在可选的实施例中，背侧金属部件52跨越的宽度与TV 26的宽度相同。
在钝化层56包括两层的一些实施例中，第一钝化层包括氮化硅(SiN)层和位于SiN层上的未掺杂石英玻璃(USG)层；并且第二钝化层包括USG层和设置在USG层上的SiN层。BRDL 54可以包括多个层。在一些实施例中，BRDL 54包括阻挡层、设置在阻挡层上的扩散层、以及设置在扩散层上的铝铜合金层。阻挡层可以进一步包括钽膜和设置在钽膜上的氮化钽膜。扩散层为金属氧化物。在本实施例中，扩散层包括钽、氧、铝和氮。
根据一些其他实施例，图7A至图7G中进一步描述了制作IC结构10的方法。图7A至图7G为根据本发明的各个方面构造的处于各个制造阶段的IC结构10的截面图。该方法针对设置在第一衬底16背侧16B上的导电结构24的形成，尤其是TV 26。在图7A中，在第一衬底16和第二衬底18的前侧上分别形成两个工件12和14的各个部件，两个工件12和14的各个部件包括器件20和32、互连结构22和34、前侧钝化层28和36、以及接触焊盘30和38。将两个工件12和14接合在一起并通过接触焊盘30和38电连接。
参考图7A，在第一衬底16的背侧形成硬掩模64。硬掩模64包括一个或多个介电层。在所公开的实施例中，硬掩模64包括两层，诸如通过热氧化形成的氧化硅层64A和位于氧化硅层上方的氮化硅层64B。可以通过化学气相沉积(CVD)来形成氮化硅层64B。通过光刻工艺来形成图案化的光刻胶层66，光刻工艺还可以包括涂覆、曝光和显影，并且还可以包括不同阶段处的各个烘烤工艺。图案化的光刻胶层66包括限定用于BSM部件52的区域的各个开口68。可以形成其他部件。例如，可以在第一衬底16的前侧16F上设置蚀刻停止层，诸如氮化硅层。
参考图7B，通过图案化的光刻胶层66的开口68对硬掩模施加蚀刻工艺，从而将开口68转移至硬掩模64，从而在硬掩模64中形成开口70。蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合，并且可以包括使用相应蚀刻剂的多个蚀刻步骤以选择性地蚀刻硬掩模64。与图6B不同，蚀刻工艺共同蚀刻并打开包括第一硬掩模层和第二硬掩模层(如果两者都存在的话)的硬掩模层64，从而形成暴露第一衬底16并限定用于BSM部件52的区域的开口70。相应地，蚀刻工艺可以包括使用相应的蚀刻剂多个蚀刻步骤，诸如使用亚磷酸来蚀刻第二硬掩模层64B以及使用氢氟酸来蚀刻第一硬掩模层64A。具体地，在俯视图中，开口70的子集与隔离部件60的子集对齐，并且也旨在在开口70的子集那里形成TV 26。随后可以通过合适的方法去除图案化的光刻胶层66，诸如湿剥离或等离子灰化。
仍然参考图7B，使用硬掩模64作为蚀刻掩模对第一衬底16施加另一蚀刻工艺。通过硬掩模64的开口70对第一衬底16施加蚀刻工艺，从而将开口70转移至第一衬底16并在第一衬底16中形成沟槽86。特别地，继续蚀刻工艺直到所对齐的隔离部件60暴露在沟槽86内。相应地，用于BSM部件52的沟槽86具有达到隔离部件60的深度。在进一步的实施例中，第一衬底16具有厚度Ts，隔离部件60具有厚度Ti，在前侧16F上，隔离部件60相对于第一衬底16凹进H，并且沟槽86具有深度Dt，那么Dt＝Ts-Ti-H。
参考图7C，在包括沟槽86的侧壁和底表面的各个表面上形成介电材料层80。介电材料层包括一种或多种介电材料，诸如通过热氧化或CVD形成的氧化硅层80A，以及通过CVD形成在氧化硅层80A上的氮化硅层80B。
参考图7D，通过光刻工艺来形成另一图案化的光刻胶层72。图案化的光刻胶层72包括限定用于TV 26的区域的开口88。图案化的光刻胶层72可以包括多于一层，诸如BARC层和对用于图案化光刻胶层72的曝光工艺的辐射敏感的光敏材料层。
参考图7E，使用图案化的光刻胶层72和硬掩模64共同作为蚀刻掩模对第一衬底16施加蚀刻工艺，以蚀刻穿过介电材料层80、隔离部件60和互连结构22的层间介电(ILD)层，以使得第一金属线42暴露在开口88内。蚀刻工艺选择性地蚀刻开口88内的各个材料；可以包括湿蚀刻、干蚀刻或它们的组合；并且可以包括使用相应蚀刻剂的多个蚀刻步骤以去除开口88内的不同材料。相应地，形成用于TV 26和BSM部件52的沟槽90。应注意，对应BSM部件52和TV 26的沟槽90具有相同的宽度。随后可以通过诸如湿剥离或等离子灰化的合适方法来去除图案化的光刻胶层72。
参考图7F，在第一衬底16的背侧16B上形成TV 26和BSM部件52。在所公开的实施例中，将一种或多种导电材料沉积到沟槽86和沟槽90中，以通过合适的沉积(诸如PVD、ECP沉积、其他合适的沉积或它们的组合)来形成相应的TV 26和BSM部件52。导电材料包括铜、其他合适的金属或它们的组合。进一步施加CMP工艺以去除多余的沉积金属并平坦化顶表面。
参考图7G，进一步在TV 26和BSM部件52上方形成钝化层56。钝化层56包括一种或多种介电材料，诸如氧化硅、氮化硅、其他合适的介电材料或它们的组合。使用微影工艺和蚀刻来图案化钝化层56，以在钝化层中形成开口；以及在钝化层56的开口中形成BRDL 54和焊盘50。在所公开的实施例中，BRDL 54包括RVB 54A和背侧再分布金属线54B，并且BRDL 54和接合焊盘50的形成包括两个钝化层和两次图案化沉积。例如，沉积并图案化第一钝化层以形成开口；在第一钝化层的开口中沉积导电材料；可以对所沉积的导电材料施加CMP工艺；对导电材料施加图案化工艺，以形成包括背侧再分布金属线54B的BRDL 54；沉积并进一步图案化第二钝化层以形成开口来暴露背侧再分布金属线54B的部分作为接合焊盘50。BRDL 54和接合焊盘50可以包括铝、其他合适的金属或它们的组合。
在图7A至图7G中公开的实施例中，每个背侧金属部件52跨越的宽度与TV 26的宽度相同。相应地，通过两次图案化工艺形成了用于TV 26的沟槽，包括图7A至图7C中描述的第一图案化工艺和图7D至图7F中描述的第二图案化工艺。此外，隔离部件60的顶表面(从背侧16B观看)和BSM部件52的底表面处于相同的垂直水平，或者隔离部件60的顶表面(从背侧16B观看)和BSM部件52的底表面是共面的。
根据图8A至图8H进一步描述制作IC结构10的方法。图8A至图8H是根据本发明的各个方面构造的处于各个制造阶段的IC结构10的截面图。该方法针对在第一衬底16背侧16B上形成导电结构24，尤其形成TV 26。在图8A中，在第一衬底16和第二衬底18的前侧上分别形成两个工件12和14的各个部件，两个工件12和14的各个部件包括器件20和32、互连结构22和34、前侧钝化层28和36、以及接触焊盘30和38。将两个工件12和14接合在一起并通过接触焊盘30和38电连接。
参考图8A，在第一衬底16的背侧上形成硬掩模64。硬掩模64包括一个或多个介电层。在所公开的实施例中，硬掩模64包括两层，诸如通过热氧化形成的氧化硅层64A和位于氧化硅层上方的氮化硅层64B。可以通过化学气相沉积(CVD)来形成氮化硅层64B。通过光刻工艺来形成光刻胶层72，光刻工艺还可以包括涂覆、曝光和显影，并且还可以包括不同阶段处的各个烘烤工艺。图案化的光刻胶层72包括限定TV 26的区域的开口92。
参照图8B，通过图案化的光刻胶层72的开口92对硬掩模施加蚀刻工艺，从而将开口92转移至硬掩模64，从而在硬掩模64中形成开口94。蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合，并且可以包括使用相应蚀刻剂的多个蚀刻步骤以选择性地蚀刻硬掩模64。与图6B不同，蚀刻工艺共同蚀刻并打开包括第一硬掩模层和第二硬掩模层(如果两者都存在的话)的硬掩模层64，从而形成暴露第一衬底16并限定用于TV 26的区域的开口94。相应地，蚀刻工艺可以包括使用相应的蚀刻剂多个蚀刻步骤，诸如使用亚磷酸来蚀刻第二硬掩模层64B以及使用氢氟酸来蚀刻第一硬掩模层64A。具体地，在俯视图中，开口94与隔离部件60的子集对齐，并且旨在在开口94那里形成TV 26。随后可以通过合适的方法去除图案化的光刻胶层72，诸如湿剥离或等离子灰化。
仍然参考图8B，使用硬掩模64作为蚀刻掩模对第一衬底16施加另一蚀刻工艺。通过硬掩模64的开口94对第一衬底16施加蚀刻工艺，从而将开口94转移至第一衬底16并在第一衬底16中形成沟槽90。特别地，继续蚀刻工艺直到对齐的隔离部件60暴露在开口94内。
参考图8C，在包括沟槽90的侧壁和底表面的各个表面上形成介电材料层80。介电材料层80包括一种或多种介电材料，诸如通过热氧化或CVD形成的氧化硅层80A，以及通过CVD形成在氧化硅层80A上的氮化硅层80B。
参考图8D，使用硬掩模64作为蚀刻掩模对第一衬底16施加蚀刻工艺，以蚀刻穿过介电材料层80、隔离部件60和互连结构22的层间介电(ILD)层，以使得沟槽90加深直到第一金属线42暴露在开口94内。蚀刻工艺选择性地蚀刻开口94内的各个材料；可以包括湿蚀刻、干蚀刻或它们的组合；并且可以包括使用相应蚀刻剂的多个蚀刻步骤以去除开口94内的不同材料。
参考图8E，在第一衬底16背侧16B上的沟槽90中形成TV 26。在所公开的实施例中，将一种或多种导电材料沉积到沟槽90中，以通过合适的沉积(诸如PVD、ECP沉积、其他合适的沉积或它们的组合)来形成相应的TV 26。导电材料包括铜、其他合适的金属或它们的组合。进一步施加CMP工艺以去除多余的沉积金属并平坦化顶表面。
仍然参考图8E，通过光刻工艺形成光刻胶层66，该光刻工艺还可以包括涂覆、曝光和显影，并且还可以包括不同阶段处的各个烘烤工艺。图案化的光刻胶层66包括限定用于BSM部件52的区域的各个开口68。
参考图8F，使用光刻胶层66作为蚀刻掩模对硬掩模64施加蚀刻工艺，从而将开口68转移至硬掩模64，从而在硬掩模64中形成开口70。蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合，并且可以包括使用相应蚀刻剂的多个蚀刻步骤以选择性地蚀刻硬掩模64。在所公开的实施例中，蚀刻工艺共同蚀刻并打开开口70内的第一硬掩模层64A和第二硬掩模层64B，该开口70限定用于BSM部件52的区域。相应地，蚀刻工艺可以包括使用相应的蚀刻剂多个蚀刻步骤，诸如使用亚磷酸来蚀刻第二硬掩模层64B以及使用氢氟酸来蚀刻第一硬掩模层64A。随后可以通过合适的方法去除图案化的光刻胶层66，诸如湿剥离或等离子灰化。
在一些实施例中，将类似于介电材料层80的介电材料层96，诸如氧化硅，沉积在沟槽78中，以通过合适的方法在沟槽78的侧壁和底表面上形成共形的衬垫，诸如通过热氧化、CVD、其他合适的方法或它们的组合。
参考图8G，在第一衬底16背侧16B上的沟槽78中形成BSM部件52。在所公开的实施例中，将一种或多种导电材料沉积到沟槽78中，以通过合适的沉积(诸如PVD、ECP沉积、其他合适的沉积或它们的组合)来形成BSM部件52。导电材料包括铜、其他合适的金属或它们的组合。进一步施加CMP工艺以去除多余的沉积金属并平坦化顶表面。
参考图8H，进一步在TV 26和BSM部件52上方形成钝化层56。钝化层56包括一种或多种介电材料，诸如氧化硅、氮化硅、其他合适的介电材料或它们的组合。使用微影工艺和蚀刻来图案化钝化层56，以在钝化层中形成开口；以及在钝化层56的开口中形成BRDL 54和焊盘50。在所公开的实施例中，BRDL 54包括RVB 54A和背侧再分布金属线54B，并且BRDL 54和接合焊盘50的形成包括两个钝化层和两次图案化沉积。例如，沉积并图案化第一钝化层以形成开口；在第一钝化层的开口中沉积导电材料；可以对所沉积的导电材料施加CMP工艺；对导电材料施加图案化工艺，以形成包括背侧再分布金属线54B的BRDL 54；沉积并进一步图案化第二钝化层以形成开口来暴露背侧再分布金属线54B的部分作为接合焊盘50。BRDL 54和接合焊盘50可以包括铝、其他合适的金属或它们的组合。
在图8A至图8H中公开的实施例中，类似于图7G，TV 26以相同宽度垂直延伸。然而，由于背侧金属部件52和TV 26是分开形成的，所以背侧金属部件52和TV 26可以跨越相同的宽度或不同的宽度。相应地，背侧金属部件52和TV 26是分开形成的，每个通过一次图案化工艺。该方法总共包括两次图案化工艺，包括图8A至图8D中所描述的第一图案化工艺和图8E至图8H中所描述的第二图案化工艺。
本发明提供了IC结构及其制作方法。IC结构包括两个接合在一起的工件，以在两个工件的前侧表面之间形成接合界面。两个工件通过对应的混合接合层电连接。导电结构形成在第一工件的背侧上，并且导电结构通过TV电连接至互连结构。IC结构进一步包括形成在第一工件背侧上并且与TV连接的BSM部件。背侧金属布线部件从背侧嵌入再第一工件的第一衬底中。将背侧金属布线部件功能设计为提供包括电感器和散热的功能。共同形成TV和背侧金属布线部件，并且在各个实施例中提供了制作它们的各个方法。所公开的IC结构提供具有增强的功率、性能、面积和成本(PPAC)的3D IC集成。
本发明的一个方面涉及制造集成电路(IC)结构的方法。该方法包括在第一半导体衬底的第一前侧上形成第一IC器件并且在第二半导体衬底的第二前侧上形成第二IC器件；从第一半导体衬底的第一前侧在第一IC器件上方形成第一接触焊盘，并且从第二半导体衬底的第二前侧在第二IC器件上方形成第二接触焊盘；将第一接触焊盘接合至第二接触焊盘，以使得第一IC器件和第二IC器件电连接；以及在第一半导体衬底的第一背侧上形成导电结构。导电结构包括贯通孔(TV)、背侧金属(BSM)部件和背侧再分布层(BRDL)。TV延伸穿过第一半导体衬底，并且将第一IC器件和第二IC器件电连接至BRDL，并且BSM部件延伸到第一半导体衬底的部分中并且电连接至TV。
在一些实施例中，该制造集成电路结构的方法还包括在第一半导体衬底的第一前侧上形成浅沟槽隔离(STI)部件并限定有源区域；以及在第一集成电路器件上方形成第一互连结构，并将第一集成电路器件耦接至第一电路中，其中，第一互连结构包括第一金属线，并且第一混合接合层通过第一互连结构电连接至第一集成电路器件。
在一些实施例中，形成导电结构还包括从第一背侧图案化第一半导体衬底，以在第一半导体衬底中形成贯穿孔，以使得第一金属线暴露在贯穿孔中；从第一背侧图案化第一半导体衬底以形成背侧金属沟槽；用导电材料填充贯穿孔和背侧金属沟槽以分别形成贯通孔和背侧金属部件；以及在贯通孔和背侧金属部件上方形成背侧再分布层，背侧再分布层嵌入钝化层中。
在一些实施例中，从第一背侧图案化第一半导体衬底以在第一半导体衬底中形成贯穿孔包括：图案化第一半导体衬底，以形成穿透浅沟槽隔离部件的贯穿孔。
在一些实施例中，从第一背侧图案化第一半导体衬底以在第一半导体衬底中形成贯穿孔包括：执行第一图案化工艺以在第一半导体衬底中形成第一沟槽；执行第二图案化工艺以加深第一沟槽，以使得浅沟槽隔离部件暴露在加深的第一沟槽中；以及执行第三图案化工艺，以进一步蚀刻穿过加深的第一沟槽中的浅沟槽隔离部件来形成贯穿孔，以使得第一金属线暴露在贯穿孔中。
在一些实施例中，执行第二图案化工艺以加深第一沟槽还同时在第一半导体衬底中形成背侧金属沟槽。
在一些实施例中，第一互连结构嵌入在层间介电(ILD)层中；以及执行第三图案化工艺包括蚀刻层间介电层，以使得第一金属线暴露。
在一些实施例中，用导电材料填充贯穿孔和背侧金属沟槽以形成贯通孔和背侧金属部件还包括：对导电材料施加化学机械抛光工艺，以去除导电材料的多余部分。
在一些实施例中，从第一背侧图案化第一半导体衬底以在第一半导体衬底中形成贯穿孔包括：执行第一图案化工艺以在第一半导体衬底中形成贯通孔沟槽和背侧金属沟槽；以及执行第二图案化工艺，以进一步蚀刻穿过贯通孔沟槽中的浅沟槽隔离部件来形成贯穿孔，以使得第一金属线暴露在贯穿孔中。
在一些实施例中，从第一背侧图案化第一半导体衬底以在第一半导体衬底中形成贯穿孔包括：执行第一图案化工艺以形成贯穿孔，以使得第一金属线暴露在贯穿孔中；以及执行第二图案化工艺，以在第一半导体衬底中形成贯通孔沟槽。
在一些实施例中，形成导电结构包括形成被设计为电感器的背侧金属部件。
本发明的另一方面涉及制造集成电路(IC)结构的方法。该方法包括在第一衬底的第一前侧上形成第一IC器件；在第一IC器件上方形成具有第一金属线的互连结构；将第一衬底和第二衬底接合，以使得第一衬底的前侧和第二衬底的前侧彼此相对，互连结构将第一IC器件电耦接至集成电路中；从第一衬底的背侧执行第一图案化工艺，以在第一衬底中形成第一沟槽；执行第二图案化工艺以在第一衬底中形成第二沟槽并加深第一沟槽，以使得浅沟槽隔离(STI)部件暴露在第一沟槽中；执行第三图案化工艺，以进一步蚀刻穿过第一沟槽中的STI部件来形成贯穿孔，以使得第一金属线暴露在贯穿孔中；以及用导电材料填充贯穿孔和第二沟槽，以分别形成贯通孔(TV)和背侧金属(BSM)部件。
在一些实施例中，该制造集成电路结构的方法还包括在贯通孔和背侧金属部件上方形成背侧再分布层(BRDL)和接合焊盘，背侧再分布层嵌入在钝化层中。
在一些实施例中，接合焊盘通过背侧再分布层和背侧金属部件电连接至贯通孔。
在一些实施例中，背侧金属部件包括被设计为电感器的第一部分以及被设计为散热结构的第二部分。
在一些实施例中，互连结构嵌入在层间介电(ILD)层中；执行第三图案化工艺包括蚀刻层间介电层，以使得第一金属线暴露；以及用导电材料填充贯穿孔和第二沟槽以形成贯通孔和背侧金属部件还包括：对导电材料施加化学机械抛光工艺以去除导电材料的多余部分。
本发明的又一方面涉及集成电路(IC)结构。该IC结构包括第一半导体衬底，具有形成在第一半导体衬底的第一前侧上的第一IC器件、设置在第一IC器件上并耦接第一IC器件的第一互连结构、以及位于在第一互连结构上方的第一接触焊盘；第二半导体衬底，具有形成在第二半导体衬底的第二前侧上的第二IC器件、设置在第二IC器件上并耦接第二IC器件的第二互连结构、以及位于第二互连结构上方的第二接触焊盘，其中，第一接触焊盘接合至第二接触焊盘，并且其中，第一IC器件和第二IC器件通过第一互连结构和第二互连结构耦接；贯通孔(TV)，贯穿第一半导体衬底；背侧金属(BSM)部件，形成在第一半导体衬底的第一背侧上并延伸了第一半导体衬底的部分；以及背侧再分布层(BRDL)，设置在BSM部件上并通过BSM部件电连接至TV。
在一些实施例中，第一半导体衬底还包括由浅沟槽隔离(STI)部件围绕的有源区域；第一集成电路器件形成在有源区域上；以及贯通孔穿透浅沟槽隔离部件。
在一些实施例中，背侧金属部件包括被设计为电连接至贯通孔的电感器的部分。
在一些实施例中，该集成电路结构还包括设置在背侧再分布层上的接合焊盘，并且接合焊盘通过贯通孔电连接至第一集成电路器件和第二集成电路器件，其中，背侧金属部件所跨越的宽度不同于贯通孔的宽度；背侧再分布层嵌入在钝化层中；以及接合焊盘设置在钝化层的开口内。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解下面的详细描述。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造集成电路(IC)结构的方法，包括：
在第一半导体衬底的第一前侧上形成第一集成电路器件并且在第二半导体衬底的第二前侧上形成第二集成电路器件；
从所述第一半导体衬底的所述第一前侧在所述第一集成电路器件上方形成第一接触焊盘，并且从所述第二半导体衬底的所述第二前侧在所述第二集成电路器件上方形成第二接触焊盘；
将所述第一接触焊盘接合至所述第二接触焊盘，以使得所述第一集成电路器件和所述第二集成电路器件电连接；以及
在所述第一半导体衬底的第一背侧上形成导电结构，其中，所述导电结构包括贯通孔(TV)、背侧金属(BSM)部件和背侧再分布层(BRDL)，并且其中，
所述贯通孔延伸穿过所述第一半导体衬底，并且将所述第一集成电路器件和所述第二集成电路器件电连接至所述背侧再分布层，并且
所述背侧金属部件延伸到所述第一半导体衬底的部分中并且电连接至所述贯通孔。
2.根据权利要求1所述的方法，还包括
在所述第一半导体衬底的所述第一前侧上形成浅沟槽隔离(STI)部件并限定有源区域；以及
在所述第一集成电路器件上方形成第一互连结构，并将所述第一集成电路器件耦接至第一电路中，其中，所述第一互连结构包括第一金属线，并且所述第一混合接合层通过所述第一互连结构电连接至所述第一集成电路器件。
3.根据权利要求2所述的方法，其中，形成所述导电结构还包括
从所述第一背侧图案化所述第一半导体衬底，以在所述第一半导体衬底中形成贯穿孔，以使得所述第一金属线暴露在所述贯穿孔中；
从所述第一背侧图案化所述第一半导体衬底以形成背侧金属沟槽；
用导电材料填充所述贯穿孔和所述背侧金属沟槽以分别形成所述贯通孔和所述背侧金属部件；以及
在所述贯通孔和所述背侧金属部件上方形成所述背侧再分布层，所述背侧再分布层嵌入钝化层中。
4.根据权利要求3所述的方法，其中，从所述第一背侧图案化所述第一半导体衬底以在所述第一半导体衬底中形成所述贯穿孔包括：图案化所述第一半导体衬底，以形成穿透所述浅沟槽隔离部件的所述贯穿孔。
5.根据权利要求4所述的方法，其中，从所述第一背侧图案化所述第一半导体衬底以在所述第一半导体衬底中形成所述贯穿孔包括：
执行第一图案化工艺以在所述第一半导体衬底中形成第一沟槽；
执行第二图案化工艺以加深所述第一沟槽，以使得所述浅沟槽隔离部件暴露在所述加深的第一沟槽中；以及
执行第三图案化工艺，以进一步蚀刻穿过所述加深的第一沟槽中的所述浅沟槽隔离部件来形成所述贯穿孔，以使得所述第一金属线暴露在所述贯穿孔中。
6.根据权利要求5所述的方法，其中，执行所述第二图案化工艺以加深所述第一沟槽还同时在所述第一半导体衬底中形成所述背侧金属沟槽。
7.根据权利要求6所述的方法，其中，
所述第一互连结构嵌入在层间介电(ILD)层中；以及
执行所述第三图案化工艺包括蚀刻所述层间介电层，以使得所述第一金属线暴露。
8.根据权利要求6所述的方法，其中，用所述导电材料填充所述贯穿孔和所述背侧金属沟槽以形成所述贯通孔和所述背侧金属部件还包括：对所述导电材料施加化学机械抛光工艺，以去除所述导电材料的多余部分。
9.一种制造集成电路(IC)结构的方法，包括：
在第一衬底的第一前侧上形成第一集成电路器件；
在所述第一集成电路器件上方形成具有第一金属线的互连结构；
将所述第一衬底和第二衬底接合，以使得所述第一衬底的前侧和所述第二衬底的前侧彼此相对，所述互连结构将所述第一集成电路器件电耦接至集成电路中；
从所述第一衬底的背侧执行第一图案化工艺，以在所述第一衬底中形成第一沟槽；
执行第二图案化工艺以在所述第一衬底中形成第二沟槽并加深所述第一沟槽，以使得浅沟槽隔离(STI)部件暴露在所述第一沟槽中；
执行第三图案化工艺，以进一步蚀刻穿过所述第一沟槽中的所述浅沟槽隔离部件来形成贯穿孔，以使得所述第一金属线暴露在所述贯穿孔中；以及
用导电材料填充所述贯穿孔和所述第二沟槽，以分别形成贯通孔(TV)和背侧金属(BSM)部件。
10.一种集成电路(IC)结构，包括：
第一半导体衬底，具有形成在所述第一半导体衬底的第一前侧上的第一集成电路器件、设置在所述第一集成电路器件上并耦接所述第一集成电路器件的第一互连结构、以及位于所述在第一互连结构上方的第一接触焊盘；
第二半导体衬底，具有形成在所述第二半导体衬底的第二前侧上的第二集成电路器件、设置在所述第二集成电路器件上并耦接所述第二集成电路器件的第二互连结构、以及位于所述第二互连结构上方的第二接触焊盘，其中，所述第二接触焊盘接合至所述第一接触焊盘，并且其中，所述第一集成电路器件和所述第二集成电路器件通过所述第一互连结构和所述第二互连结构耦接；
贯通孔(TV)，贯穿所述第一半导体衬底；
背侧金属(BSM)部件，形成在所述第一半导体衬底的第一背侧上并延伸了所述第一半导体衬底的部分；以及
背侧再分布层(BRDL)，设置在所述背侧金属部件上并通过所述背侧金属部件电连接至所述贯通孔。
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