CN102832200B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构包括设置在衬底上方的介电层。金属线被设置在介电层中。硅通孔(TSV)结构连续地延伸穿过介电层和衬底。金属线的表面与TSV结构的表面基本上齐平。本发明还提供了一种半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本发明大体上涉及半导体领域，更具体地涉及的是半导体结构及其形成方法。
背景技术
自从发明了集成电路，由于各种电子部件(即，晶体管、二极管、电阻器、电容器等)在集成密度上的持续改进，半导体工业经历了持续迅速的发展。在很大程度上，这种集成密度的改进源于最小部件尺寸的再三减小，从而允许在给定区域内集成更多的部件。
实际上，这些集成改进实际上是二维(2D)的，在其中，集成部件所占据的体积基本上处在半导体晶圆的表面上。尽管光刻的重大改进致使2D集成电路的形成得到相当大的改进，但对于在二维中所能够实现的密度而言仍存在物理限制。这些限制之一便是制造这些部件所需的最小尺寸。同时，置入到一个芯片中的器件越多，所需的设计就更加复杂。
为了解决上述限制，由此产生了三维集成电路(3DIC)。在传统的3DIC形成工艺中，形成两个晶圆，每个都包括集成电路。然后将这些晶圆与对的器件相接合。然后形成通孔来互连第一晶圆和第二晶圆上的器件。
近来，越来越多地将硅通孔(TSV，也被称作晶圆通孔)作为实现3DIC的方式。通常，底部晶圆与顶部晶圆相接合。这两个晶圆都包括形成在衬底上方的集成电路。底部晶圆中的集成电路通过互连结构与顶部晶圆中的集成电路相连接。晶圆中的集成电路进一步通过硅通孔与外部焊盘相连接。堆叠的晶圆可以经历切割工艺，从而提供多个堆叠的管芯结构。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体结构，包括：介电层，被设置在衬底上方；金属线，被设置在所述介电层中；以及硅通孔(TSV)结构，连续地延伸穿过所述介电层和所述衬底，其中，所述金属线的表面与所述TSV结构的表面基本上齐平。
在该半导体结构中，所述介电层的表面与所述TSV结构的所述表面基本上齐平。
在该半导体结构中，进一步包括：至少一个接触塞，电连接在所述金属线和晶体管之间，所述晶体管被设置在所述衬底上方。
在该半导体结构中，所述TSV结构在与所述至少一个接触塞和所述金属线之间的界面基本上齐平的区域上是连续的。
在该半导体结构中，所述介电层在所述TSV结构和所述衬底之间连续地延伸。
在该半导体结构中，位于所述TSV结构和所述衬底之间的所述介电层的第一部分厚于位于所述衬底上方的所述介电层的第二部分。
在该半导体结构中，所述半导体结构是中介层，并且所述金属线是所述中介层的再分布层(RDL)的一部分。
根据本发明的另一方面，提供了一种半导体结构，包括：硅通孔(TSV)结构，连续地延伸穿过衬底；衬垫层，在所述衬底上方以及所述TSV结构和所述衬底之间连续地延伸，其中，所述衬垫层的表面与所述TSV结构的表面基本上齐平；以及金属线，被设置在所述衬垫层中。
在该半导体结构中，所述金属线的表面与所述TSV结构的所述表面基本上齐平。
在该半导体结构中，进一步包括：至少一个接触塞，电连接在所述金属线和晶体管之间，所述晶体管被设置在所述衬底上方。
在该半导体结构中，所述TSV结构在与所述至少一个接触塞和所述金属线之间的界面基本上齐平的区域上是连续的。
在该半导体结构中，位于所述TSV结构和所述衬底之间的所述衬垫层的第一部分厚于位于所述衬底上方的所述衬垫层的第二部分。
在该半导体结构中，所述半导体结构是中介层，并且所述金属线是所述中介层的再分布层(RDL)的一部分。
根据本发明的有一方面，提供了一种形成半导体结构的方法，所述方法包括：在衬底中形成硅通孔(TSV)开口；形成介电层，所述介电层在所述衬底上方连续地延伸并且延伸至所述TSV开口中；在所述介电层上方和所述TSV开口中形成至少一种导电材料；去除位于所述介电层上方的所述至少一种导电材料的一部分，从而在所述衬底中形成TSV结构；在所述介电层中形成金属线；以及去除所述衬底的一部分，使得所述TSV结构连续地延伸穿过所述衬底和所述介电层。
在该方法中，形成所述金属线包括：在所述介电层上方形成保护层；在所述保护层上方形成经过图案化的掩模层，所述经过图案化的掩模层覆盖所述TSV结构并且暴露出所述保护层的一部分；通过利用所述经过图案化的掩模层作为蚀刻掩模来去除所述保护层的所述暴露出的部分和所述介电层的一部分，从而在所述介电层中形成开口；去除所述经过图案化的掩模层；以及在所述介电层中的所述开口中形成所述金属线。
在该方法中，在所述介电层中的所述开口中形成所述金属线包括：在所述保护层上方和所述介电层中的所述开口中形成至少一种金属材料；以及通过化学机械抛光(CMP)工艺去除位于所述介电层上方的所述至少一种金属材料的一部分，从而在所述介电层中的所述开口中形成所述金属线，其中，所述TSV结构的表面与所述金属线的表面基本上齐平。
在该方法中，提供所述保护层来防止所述TSV结构被所述经过图案化的掩模层氧化。
在该方法中，进一步包括：在所述衬底上方形成至少一个晶体管；以及形成至少一个接触塞，所述接触塞电连接在所述金属线和所述至少一个晶体管之间，其中，所述介电层的表面与所述TSV结构的所述表面基本上齐平。
在该方法中，所述TSV结构在与所述至少一个接触塞和所述金属线之间的界面基本上齐平的区域上不具有界面。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。可以注意到的是，根据工业中的标准实践，各个部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的数量和尺寸可以被任意增加或减少。
图1是示例性的半导体结构的示意性横截面图；
图2是另一个示例性半导体结构的示意性横截面图；
图3是形成包括穿过衬底的TSV结构的半导体结构的示例性方法的流程图；
图4A-图4K是在各个制造阶段中半导体结构的示意性横截面图。
具体实施方式
申请人已知的制造TSV结构的方法包括在衬底上方形成层间介电(ILD)层。TSV开口被图案化为穿过ILD层并且进入到衬底中。然后将氧化物衬垫和TSV金属材料沉积在ILD层上方并且将其填充到TSV开口中。然后令氧化物衬垫和TSV金属材料经历化学机械抛光(CMP)工艺，以便去除氧化物衬垫和TSV金属材料处在ILD层上方的部分。
在CMP工艺之后，在ILD层和TSV结构上方形成金属层间介电1(IMD1)层。然后在IMD1层中形成金属1(M1)层的金属线或插头，并且与TSV结构以及ILD层中的接触塞电连接。也就是说，在TSV结构和在其上所形成的金属塞之间存在一个界面。
由于工艺/技术节点的发展，可以增大TSV开口的宽度。由于TSV开口更宽，因此，在TSV开口中沉积了更厚的氧化物衬垫。为了去除氧化物衬垫在ILD层上方的部分，CMP工艺也可以基本上去除ILD层并且损坏在其中形成的接触塞。
可以理解，以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另外，本发明可以在各个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。而且，在下面的本发明中，一个部件形成在另一个部件上、与另一个部件接触和/或与另一个部件连接可以包括这些部件直接接触的实施例，也可以包括可以有额外的部件形成在这些部件之间使得这些部件不直接接触的实施例。此外，使用例如“下面的”、“上面的”、“水平的”、“垂直的”、“在...上面”、“在...下面”、“向上”、“向下”、“顶部”、“底部”等空间关系术语以及其衍生词(例如，“水平地”、“向下地”、“向上地”等)，从而容易地描述如本公开的一个部件与另一个部件的关系。这些空间关系术语涵盖了包括部件的装置的各种不同的方位。
图1是示例性的半导体结构的示意性横截面图。在图1中，半导体结构100包括沉积在衬底101上方的介电层110。半导体结构100包括沉积在介电层110中的金属线120。硅通孔(TSV)结构130连续地延伸穿过介电层110和衬底101。金属线120的表面121基本上与TSV结构130的表面131齐平。
在一些实施例中，衬底101可以包括元素半导体，包括结晶的、多晶的或非结晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；任意其他适当的材料；或其组合。在至少一个实施例中，合金半导体衬底可以具有梯度SiGe部件，其中，Si和Ge成分的比例从该梯度SiGe部件的一个位置上的一个比例变成另一个位置上的另一个比例。在另一个实施例中，在硅衬底上方形成合金SiGe。在另一个实施例中，SiGe衬底是经过应变的。另外，半导体衬底可以是绝缘体上半导体诸如，绝缘体上硅(SOI)或薄膜晶体管(TFT)。在一些实例中，半导体衬底可以包括掺杂的外延层或埋置层。在其他实例中，化合物半导体衬底可以具有多层的结构，或该衬底可以包括多层的化合物半导体结构。
在一些实施例中，如图1中所示，在衬底101中形成隔离结构105。该隔离结构105可以是浅沟槽隔离(STI)结构、局部氧化硅(LOCOS)结构和/或其任意组合。隔离结构105可以由至少一种材料诸如，氧化硅、氮化硅、氮氧化硅、其他介电材料和/或其任意组合制成。
在一些实施例中，介电层110可以由至少一种材料诸如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、低介电系数(低k)介电材料、超低k介电材料和/或其组合。在一些实施例中，介电层110的表面111基本上与TSV结构130的表面131齐平。
参考图1，在一些实施例中，介电层110在TSV结构130和衬底101之间连续地延伸。例如，介电层110可以包括部分110a和110b。部分110a可以连续地在衬底101和TSV结构130之间延伸。部分110b可以在衬底101的表面101a上方延伸。在一些实施例中，部分110a具有厚度T1，而部分110b具有厚度T2。厚度T1大于厚度T2。在一些实施例中，介电层110被视为衬垫层，该层连续地在衬底101上方以及在开口(未标记)的侧壁上延伸，在该开口中设置有部分110a和TSV结构130。
参考图1，金属线120设置在衬底101上方。为了电连接可以对金属线120进行布线。在一些实施例中，金属线120可以包括至少一种阻挡材料(barriermaterial)和至少一种导电材料(未标记)。该至少一种阻挡材料可以包括例如，钛、氮化钛、钽、氮化钽、其他阻挡材料和/或其组合。该至少一种导电材料可以包括例如，铝、铜、铜铝、多晶硅、其他导电材料和/或其组合。
再次参考图1，TSV结构130连续地延伸穿过衬底101和介电层110。在一些实施例中，TSV结构130可以包括至少一种阻挡材料和至少一种导电材料(未标记)。该至少一种阻挡材料可以包括例如，钛、氮化钛、钽、氮化钽、其他阻挡材料和/或其组合。该至少一种导电材料可以包括例如，铝、铜、铜铝、多晶硅、其他导电材料和/或其组合。
在一些实施例中，半导体结构100可以包括各种无源和有源微电子器件，诸如，电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补MOS(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、大功率MOS晶体管、FinFET晶体管、其他类型的晶体管和/或其组合。
例如，半导体结构100包括至少一种晶体管，例如，如图1所示设置在衬底101上方的晶体管140。该晶体管140通过至少一个接触塞例如，接触塞145与金属线120电连接。接触塞145设置在介电层133中并且穿过该介电层，该介电层设置在衬底101上方。在一些实施例中，TSV结构130在区域132中不具有与处在接触塞145和金属线120之间的界面齐平的界面。
在一些实施例中，介电层133可以由至少一种材料诸如，氧化硅(例如，无掺杂的硅酸盐玻璃(USG)、硼掺杂的硅酸盐玻璃(BSG)、磷掺杂的硅酸盐玻璃(PSG)、硼磷掺杂的硅酸盐玻璃(BPSG)等等)、氮氧化硅、氮化硅、低k材料和/或其组合制成。在一些实施例中，介电层133被视为层间介电(ILD)层。可以注意，虽然图1中仅仅示出了一个介电层133，但该应用的范围并不局限于此。在一些实施例中，可以在衬底101上方设置多层的介电结构。
在一些实施例中，在介电层110和133之间设置有至少一个蚀刻停止层例如，蚀刻停止层135。在一些实施例中，蚀刻停止层135可以由以下材料例如，氮、氮氧化物、碳、碳氧化物、其他的基本上具有与介电层133不同的蚀刻选择率的介电材料和/或其组合中的至少一种制成。可以注意到，虽然图1中仅仅示出了一个蚀刻停止层135，但该应用的范围并不具局限于此。在一些实施例中，多层蚀刻停止结构可以设置在介电层133和衬底101上方。
再次参考图1，金属线120设置在介电层133上方。在一些实施例中，金属线120可以被视为金属-1(M1)层的一部分。介电层110的部分110b可以被视为金属间介电1(IMD1)层。可以注意到，图1中所示的结构仅仅是示例性的，该应用的范围并不局限于此。在一些实施例中，金属线120可以是金属层例如，M2、M3、M4等中的任意一个金属层的一部分。例如，金属线120是M2层的一部分。至少在该实施例中，M2层的表面基本上可以与TSV结构130的表面齐平。TSV结构130在处在IMD1上方的并且在其中形成了M2层的区域中不具有基本上与IMD1层和IMD2层(未示出)之间的界面齐平的界面。
图2是另一个示例性的半导体结构的横截面图。通过增加了100的相同的参考标号来表示图2中的与图1中的半导体结构项目相同或相似的半导体结构项目。在图2中，半导体结构可以是中介层200。该中介层可以被配置为提供三维(3-D)封装系统中的电连接。
在一些实施例中，中介层200可以包括至少一个无源器件，例如，电容器、电阻器和/或电感器。在其他实施例中，中介层200基本上可以不包括任何有源器件例如，金属氧化物半导体(MOS)晶体管、双极结型晶体管(BJT)、互补MOS(CMOS)晶体管等。在又一个实施例中，中介层200不包括任何有源器件和无源器件。可以仅将中介层200配置用于提供电连接。在另外的其他实施例中，中介层200可以被视为无源中介层。
参考图2，中介层200包括设置在衬底201上方的介电层210。中介层200包括设置在介电层210中的金属线220。硅通孔(TSV)结构230连续地延伸穿过介电层210和衬底201。金属线220的表面221与TSV结构230的表面231基本上齐平。在一些实施例中，介电层210的表面211与TSV结构230的表面231基本上齐平。
在一些实施例中，介电层210可以包括部分210a和部分210b。部分210a可以设置在衬底201和TSV结构230之间。部分210b可以设置在衬底201上方。在一些实施例中，介电层210可以被视为衬垫层，该层在衬底201上方和开口(未标记)的侧壁上连续地延伸，在该开口中设置有部分210a和TSV结构230。在其他实施例中，介电层210的部分210b可以被视为再分布层(RDL)的介电材料部分。金属线220可以被视为RDL的导电材料部分。
图3是形成包括穿过衬底的TSV结构的半导体结构的示例性方法的流程图。图4A-图4K是在各个制造阶段中半导体结构的示意性横截面图。通过将相同标号增加300来表示图4A-图4K中的与图1中的半导体结构项目相同或相似的半导体结构项目。可以理解，为了更好地理解本发明方的理念，简化了图3和图4A-图4K。因此，应该注意到，可以在图3和图4A-4K的方法之前、期间以及之后提供附加的工艺，并且在此可以仅对一些其他工艺进行简要地描述。
参考图3，形成半导体结构的方法300包括：在衬底中形成硅通孔
(TSV)开口(框310)。形成介电层，该介电层连续地在衬底上延伸并且进入到TSV开口中(框320)。将至少一种导电材料形成在介电层上方和TSV开口中(框330)。去除处在介电层上方的至少一种导电材料的一部分，从而在衬底中形成TSV结构(框340)。在介电层中形成金属线(框350)。去除衬底的一部分，使得TSV结构连续地延伸穿过衬底和介电层(框360)。
在一些实施例中，如图4A所示，半导体结构400包括衬底401。至少一个隔离结构例如，隔离结构405形成在衬底401中。至少一个晶体管例如，晶体管404形成在衬底401上方。介电层433形成在衬底401上方。至少一个接触塞例如，接触塞445形成在介电层433中。蚀刻停止层435形成在介电层433上方。在一些实施例中，介电层433可以具有大约几百埃至几千埃的厚度。
再次参考图3，框310包括在衬底中形成硅通孔(TSV)开口。例如，如图4B所示，TSV开口415形成在衬底401中。在一些实施例中，形成TSV开口415穿过蚀刻停止层435、介电层433和隔离结构405。在一些实施例中，TSV开口具有大约几微米至几十微米(μm)的尺寸(D)。
在一些实施例中，可以通过在蚀刻停止层435上方形成图案化的掩模层(未示出)来图案化TSV开口415。经过图案化的掩模层暴露出一个区域，该区域与蚀刻停止层435、介电层433、隔离结构405以及衬底401的将被去除的部分相应。蚀刻工艺(例如，干式蚀刻工艺)可以通过使用经过图案化的掩模层作为蚀刻掩模来去除蚀刻停止层435、介电层433、隔离结构405以及衬底401的部分，从而形成TSV开口415。在蚀刻处理之后，去除了经过图案化的掩模层。
如上所述，框320(图3所示)包括形成介电层，该介电层在衬底上方连续地延伸并且进入到TSV开口中。例如，如图4C所示，形成介电层408，并且该层在衬底401上方连续地延伸并且进入到TSV开口415中。在一些实施例中，在蚀刻停止层435和介电层433上方形成介电层408的一部分。在其他实施例中，介电层408在蚀刻停止层433上方和TSV开口415中基本上是共形的。通过例如，化学汽相沉积(CVD)、高密度等离子CVD和/或其他适当的方法形成介电层408。在一些实施例中，介电层408可以被视为衬垫层。在其他实施例中，介电层408可以具有从大约几千埃到大约几微米的范围内的厚度T1’。
参考图3，框330包括将至少一种导电材料形成在介电层上方和TSV开口中。例如，如图4D所示，至少一种导电材料428形成在介电层408上方和TSV开口415中。在一些实施例中，至少一种导电材料428可以包括阻挡金属材料和金属材料。在一些实施例中，阻挡金属材料在TSV开口415中基本上是共形的。可以通过例如，CVD、物理汽相沉积(PVD)、原子层沉积(ALD)和/或其他适当的工艺来形成阻挡金属材料。可以通过例如，CVD、电镀和/或其他适当的工艺来形成金属材料，从而将金属材料填充到TSV开口415中。
参考图3，框340包括去除处在介电层上方的至少一种导电材料的一部分，从而在衬底中形成TSV结构。例如，如图4E所示，去除工艺409去除了处在介电层408上方的至少一种导电材料428的一部分，从而在衬底401中形成TSV结构430。在一些实施例中，去除工艺409可以包括化学机械抛光(CMP)工艺，干式蚀刻工艺和/或其组合。TSV结构430在该阶段中没有形成为完全穿过衬底401。
在一些实施例中，去除工艺409还可以去除与至少一种导电材料428邻近的介电层408的一部分(图4D示出)。保留下来的介电层408的部分被称作介电层408a。至少在该实施例中，介电层408(图4D中示出)的厚度T1’被减小到介电层408a(图4E示出)的厚度T2’。
参考图3，框350包括在介电层中形成金属线。在一些实施例中，如图4F所示，形成金属线可以包括：在介电层408a上方形成保护层(caplayer)437。保护层437可以由至少一种材料制成，该材料与蚀刻停止层435的材料类似或相同。可以提供蚀刻停止层435来防止TSV结构430被氧化和/或与形成在其上的图案化的掩模层439相互作用。
在一些实施例中，框350可以包括在保护层437上方形成图案化的掩模层439。图案化的掩模层439具有至少一个开口例如，开口441，该开口暴露出保护层437的一个部分(未标记)。在图4F中，图案化的掩模层439覆盖了TSV结构430。在一些实施例中，图案化的掩模层439可以由光刻胶材料制成。
在一些实施例中，如图4G所示，框350可以包括通过使用经过图案化的掩模层439作为蚀刻掩模来去除保护层437的暴露的部分和介电层408a的一个部分，从而在介电层408a中形成开口442。在一些实施例中，蚀刻工艺也可以去除蚀刻停止层435的一部分，从而暴露出接触塞445的顶面。
在一些实施例中，如图4H所示，框350可以包括去除工艺去除图案化的掩模层439。该去除工艺可以包括光阻去除工艺。如图4H所示，在保护层437、介电层408a和蚀刻停止层435中进行图案化出开口442。
在一些实施例中，框350可以包括在介电层408a中的开口422中形成金属线。例如，如图4I所示，框350可以包括将至少一种金属材料418形成在保护层437上方和开口422中。在一些实施例中，至少一种金属材料418可以包括阻挡金属材料和金属材料。可以通过例如，CVD、物理汽相沉积(PVD)、原子层沉积(ALD)和/或其他适当的工艺来形成阻挡金属材料。可以通过例如，CVD、电镀和/或其他适当的工艺形成金属材料，从而将金属材料填充到开口422中。
在一些实施例中，框350可以包括通过化学机械抛光(CMP)工艺来去除处在介电层408a上方的至少一种金属材料418的一部分，从而在开口422中形成金属线420，其中，如图4J所示，TSV结构430的表面431基本上与金属线420的表面421齐平。在一些实施例中，TSV结构430的表面431基本上与介电层408a的表面411齐平。
再次参考图3，框360包括去除衬底和介电层的部分。例如，如图4K所示，去除衬底401和介电层408a的底部部分，使得介电层410形成在衬底401上方并且围绕着TSV结构430。通过去除衬底401和介电层408a的底部部分形成TSV结构430，该TSV结构连续地延伸穿过衬底401和介电层410。
如图4K所示，介电层410可以包括部分410a和部分410b。部分410a可以设置在衬底401和TSV结构430之间。部分410b可以设置在衬底401上方。在一些实施例中，部分410a厚于部分410b。
如上所述，如图4C所示，介电层408被形成为衬垫层，该层连续地在衬底上方延伸并且沿着TSV开口415的侧壁延伸。处在蚀刻停止层435上方的介电层408的部分被用作IMD层，在该层中形成了金属线420。
在第一个示例性实施例中，半导体结构包括设置在衬底上方的介电层。金属线设置在介电层中。硅通孔(TSV)结构连续地延伸穿过介电层和衬底。金属线的表面基本上与TSV结构的表面齐平。
在第二个示例性的实施例中，制造半导体结构的方法包括在衬底中形成硅通孔(TSV)开口。形成介电层，该介电层在衬底上方连续地延伸并且进入到TSV开口中。将至少一种导电材料形成在介电层上方和TSV开口中。去除处在介电层上方的至少一种导电材料的一部分，从而在衬底中形成TSV结构。金属线形成在介电层中。去除衬底的一部分，使得TSV结构连续地延伸穿过衬底和介电层。
上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (18)

1.一种半导体结构，包括：
介电层，被设置在衬底上方，所述介电层包括连续地延伸的第一部分和第二部分；
金属线，被设置在所述介电层的第二部分中；以及
硅通孔结构，连续地延伸穿过所述介电层的所述第一部分、所述介电层的所述第二部分和所述衬底，其中，所述金属线的表面与所述硅通孔结构的表面齐平；
其中，所述介电层的第一部分位于所述硅通孔结构和所述衬底之间，所述介电层的第二部分位于所述衬底上方。
2.根据权利要求1所述的半导体结构，其中，所述介电层的表面与所述硅通孔结构的所述表面齐平。
3.根据权利要求1所述的半导体结构，进一步包括：
至少一个接触塞，电连接在所述金属线和晶体管之间，所述晶体管被设置在所述衬底上方。
4.根据权利要求3所述的半导体结构，其中，所述硅通孔结构在与所述至少一个接触塞和所述金属线之间的界面齐平的区域上是连续的。
5.根据权利要求1所述的半导体结构，其中，所述介电层在所述硅通孔结构和所述衬底之间连续地延伸。
6.根据权利要求5所述的半导体结构，其中，所述介电层的第一部分厚于所述介电层的第二部分。
7.根据权利要求1所述的半导体结构，其中，所述半导体结构是中介层，并且所述金属线是所述中介层的再分布层(RDL)的一部分。
8.一种半导体结构，包括：
硅通孔结构，连续地延伸穿过衬底；
衬垫层，包括分别在所述衬底上方以及所述硅通孔结构和所述衬底之间连续地延伸的第二部分和第一部分，其中，所述衬垫层的表面与所述硅通孔结构的表面齐平并且所述硅通孔结构连续地延伸穿过所述衬垫层的所述第一部分和所述衬垫层的所述第二部分；以及
金属线，被设置在所述衬垫层的第二部分中，其中，所述金属线的表面与所述硅通孔结构的所述表面齐平。
9.根据权利要求8所述的半导体结构，进一步包括：
至少一个接触塞，电连接在所述金属线和晶体管之间，所述晶体管被设置在所述衬底上方。
10.根据权利要求9所述的半导体结构，其中，所述硅通孔结构在与所述至少一个接触塞和所述金属线之间的界面齐平的区域上是连续的。
11.根据权利要求8所述的半导体结构，其中，所述衬垫层的第一部分厚于所述衬垫层的第二部分。
12.根据权利要求8所述的半导体结构，其中，所述半导体结构是中介层，并且所述金属线是所述中介层的再分布层(RDL)的一部分。
13.一种形成半导体结构的方法，所述方法包括：
在衬底中形成硅通孔开口；
形成介电层，所述介电层包括在所述衬底上方连续地延伸的第二部分和延伸至所述硅通孔开口中的第一部分；
在所述介电层上方和所述硅通孔开口中形成至少一种导电材料；
去除位于所述介电层上方的所述至少一种导电材料的一部分，从而在所述衬底中形成硅通孔结构，其中，所述介电层的第一部分位于所述硅通孔结构和所述衬底之间；
在所述介电层的第二部分中形成金属线，其中，所述硅通孔结构的表面与所述金属线的表面齐平；以及
去除所述衬底的一部分，使得所述硅通孔结构连续地延伸穿过所述衬底和所述介电层。
14.根据权利要求13所述的方法，其中，形成所述金属线包括：
在所述介电层上方形成保护层；
在所述保护层上方形成经过图案化的掩模层，所述经过图案化的掩模层覆盖所述硅通孔结构并且暴露出所述保护层的一部分；
通过利用所述经过图案化的掩模层作为蚀刻掩模来去除所述保护层的所述暴露出的部分和所述介电层的一部分，从而在所述介电层中形成开口；
去除所述经过图案化的掩模层；以及
在所述介电层中的所述开口中形成所述金属线。
15.根据权利要求14所述的方法，其中，在所述介电层中的所述开口中形成所述金属线包括：
在所述保护层上方和所述介电层中的所述开口中形成至少一种金属材料；以及
通过化学机械抛光(CMP)工艺去除位于所述介电层上方的所述至少一种金属材料的一部分，从而在所述介电层中的所述开口中形成所述金属线。
16.根据权利要求14所述的方法，其中，提供所述保护层来防止所述硅通孔结构被所述经过图案化的掩模层氧化。
17.根据权利要求13所述的方法，进一步包括：
在所述衬底上方形成至少一个晶体管；以及
形成至少一个接触塞，所述接触塞电连接在所述金属线和所述至少一个晶体管之间，其中，所述介电层的表面与所述硅通孔结构的所述表面齐平。
18.根据权利要求17所述的方法，其中，所述硅通孔结构在与所述至少一个接触塞和所述金属线之间的界面齐平的区域上不具有界面。
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