CN1304172A - 半导体器件的制造方法 - Google Patents

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Abstract

降低相邻布线间产生的布线电容,获得半导体器件的制造方法。在形成TEOS膜1后,通过CVD法或PVD法,在TEOS膜1上形成FSG膜2。而且,为了稀有气体原子可进入膜中,继续FSG膜的CVD或PVD,形成稀有气体原子含有层3。接着,以稀有气体原子含有层3上形成的抗蚀剂4用作掩模,顺序地腐蚀稀有气体原子含有层3和FSG膜2。然后,在除去抗蚀剂4后,在整个表面上形成阻挡金属6和铜膜7。接着,通过CMP法,顺序地研磨除去铜膜和阻挡金属6,直至稀有气体原子含有层3的上表面露出。由此,作为未被研磨的残留铜膜7,形成填充沟5内的铜布线9。

Description

半导体器件的制造方法
本发明涉及半导体器件的制造方法，特别涉及使用CMP(ChemicalMechanical Polishing)法的金属布线的形成方法。此外，本发明涉及按照上述方法制造的半导体器件。
由元件形成区域的半导体衬底主表面上形成的多个半导体元件来构成半导体集成电路。各半导体元件利用元件隔离区域的半导体衬底主表面内形成的STI(Shallow Trench Isolation)等元件隔离绝缘膜来相互电隔离。为了实现作为半导体集成电路的功能，各半导体元件利用布线等导电体相互电连接。
作为导电体，通常使用高浓度掺杂杂质的多晶硅或金属。金属布线的材质为铝、铜、钨、钼等。此外，在作为半导体衬底主表面上形成的布线的栅极上，使用铝、多晶硅、多晶硅和金属硅化物的双层结构、钨、钼等。作为金属硅化物中使用的金属，可使用钨、钴、镍、钛、锆、铂等。
随着近年来半导体集成电路的微细化，从线宽为0.18μm的时代开始，半导体器件的工作速度不仅受MOS晶体管自身性能的支配，还受多层布线性能的支配。因此，近年来，与以往的作为金属布线主流的铝布线相比，电阻率小的铜布线引人注目。20℃下的电阻率，铝为2.74μΩ·cm，而铜为1.70μΩ·cm。
由于铝可进行各向异性腐蚀，所以在形成铝布线时，首先在整个表面上堆积铝膜，接着，利用照相制版法在铝膜上形成抗蚀剂，然后采用以抗蚀剂作掩模，各向异性腐蚀铝膜的方法。与此相对，由于目前各向异性腐蚀铜的技术尚未确立，所以在形成铜布线时，采用首先各向异性地腐蚀层间绝缘膜来形成沟，接着，利用电场镀敷法和CVD法在整个表面上形成铜膜，以便填充沟内部，随后，利用CMP法研磨除去在层间绝缘膜上形成的剩余铜膜，在沟内形成铜布线的方法，即所谓的镶嵌(damascene)法。
图15是表示配有采用镶嵌法形成的铜布线的以往的半导体器件结构的剖面图。在p型半导体衬底101的内部，层状地形成沟道塞102。在元件隔离区的半导体衬底101的主表面内形成STI103。在元件隔离区的半导体衬底101内制作nMOS晶体管。nMOS晶体管包括在半导体衬底101的主表面上有选择地形成的具有顺序层积栅极绝缘膜104和栅极105的层积结构的栅极结构106、覆盖栅极结构106的上表面和侧面的绝缘膜107和侧壁108、在半导体衬底101的主表面内有选择地形成的带有比较低浓度的n型杂质区109和比较高浓度的n+型杂质区110的源和漏区。在杂质区110的上表面上和上表面内形成金属硅化物111。
在STI103和nMOS晶体管上，整个表面地形成FSG(fluorosilicate glass)膜112，在FSG膜112上，整个表面地形成氮化硅膜(Si3N4)113。在FSG膜112和氮化硅膜113内，有选择地形成从氮化硅膜113的上表面到达金属硅化物111上表面的接触孔114。在接触孔114的侧面形成阻挡金属115，然后形成钨栓塞116，使其填充把阻挡金属115形成在侧面的接触孔114内。
在氮化硅膜113上，整个表面地形成FSG膜117，在FSG膜117上，整个表面地形成氮氧化硅膜(SiON)118。在FSG膜117和氮氧化硅膜118内，有选择地形成从氮氧化硅膜118的上表面达到钨栓塞116上表面的接触孔119。在接触孔119的侧面和底面上形成阻挡金属120，在阻挡金属120上，填充接触孔119地形成铜布线121。此外，在氮氧化硅膜118的整个表面上形成氮化硅膜122。
在氮化硅膜122上，整个表面地形成TEOS(tetraethylorthosilicate)膜123，在TEOS膜123上，在整个表面上形成FSG膜124。此外，在TEOS膜123、FSG膜124、以及氮氧化硅膜125内，有选择地形成从氮氧化硅膜125的上表面到达铜布线121上表面的接触孔126。在接触孔126的侧面和底面上形成阻挡金属127，在阻挡金属127上填充接触孔126那样来形成铜布线128。再有，严格来说，TEOS膜123上表面的下方存在的部分铜布线128具有把下层铜布线121和TEOS膜123上表面的上方存在的部分上层的铜布线128进行电连接的铜栓塞的功能。
此外，在FSG膜124和氮氧化硅膜125内，有选择地形成从氮氧化硅膜125的上表面到达FSG膜124底面的沟129。在沟129的侧面和底面上形成阻挡金属130，在阻挡金属130上形成可填充在沟129内的铜布线131。在氮氧化硅膜125上，整个表面地形成氮化硅膜132。从TEOS膜123的底面至氮化硅膜132的上表面为布线层的一单位133。在氮化硅膜132上，整个表面地形成保护膜134。
阻挡金属120、127、130具有防止构成铜布线121、128、131的铜原子通过扩散和漂移移动到FSG膜117、124内，使绝缘特性劣化的功能。
在布线层的一单位133内，与铜布线131和TEOS膜123的上表面相比，仅形成上方铜布线128的方法被称为单镶嵌法。另一方面，把利用同一工序形成TEOS膜123的上表面上方的铜布线128和TEOS膜123上表面的下方的铜布线128(铜栓塞)的方法称为双镶嵌法。以下，说明利用单镶嵌法形成布线层一单位的方法。
图16～图21是按工序顺序表示以往的半导体器件的制造方法的剖面图。首先，根据CVD法和PVD法，在TEOS膜123上整个表面地形成FSG膜124，在FSG膜124上整个表面地形成氮氧化硅膜125(图16)。各绝缘膜的介质常数大约是TEOS膜123为3.8～4.2左右，FSG膜124为3.5～3.7左右，氮氧化硅膜125为4.3～7.0左右。但是，氮的含有率越多，氮氧化硅膜125的介质常数就越大。如果布线的间距变窄，那么相同布线层内彼此相邻的两条布线间产生的布线电容变大。因此，在夹在相邻布线间的绝缘膜中，通过采用介质常数小的绝缘膜(这里为FSG膜124)，可以降低上述布线电容。
在FSG膜124上形成氮氧化硅膜125的原因在于，在利用随后的CMP工序研磨铜时，防止FSG膜124的上部被同时研磨除去。如果上部被研磨除去，FSG膜124的膜厚变薄，那么不同布线间产生的布线电容变大，但通过在FSG膜124上形成氮氧化硅膜125，就可以防止这种现象。就是说，氮氧化硅膜125在利用CMP法研磨铜时具有作为FSG膜124的研磨防止膜的功能。
接着，按照照相制版法，在氮氧化硅膜125上形成带有规定开口图形的抗蚀剂136。随后，以抗蚀剂136作掩模，利用深度方向上腐蚀率高的各向异性干式腐蚀法，顺序地腐蚀氮氧化硅膜125和FSG膜124，露出TEOS膜123的上表面。其结果，形成这样的沟129，有由氮氧化硅膜125和FSG膜124构成的侧面和由TEOS膜123构成的底面，并有与氮氧化硅膜125和FSG膜124的膜厚合计相等的深度137(图17)。此时，通过在FSG膜和TEOS膜之间腐蚀选择率大的条件下进行腐蚀，在TEOS膜123的上表面露出的时刻可以立即停止腐蚀。此外，在上述腐蚀选择率小的条件下进行腐蚀的情况下，通过根据氮氧化硅膜125和FSG膜124的膜厚的合计来控制腐蚀时间，可以调整沟129的深度137。
接着，在除去抗蚀剂136后，按照溅射法等，在沟129的侧面和底面上以及氮氧化硅膜125的上表面上形成阻挡金属138(图18)。阻挡金属138的材质为钽(Ta)、氮化钽(TaN)、氮化钛(TiN)、氮化钨(WN)等。
接着，按照电解镀敷法和CVD法，在整个表面上形成铜膜139。铜膜139填充沟129内，并且，比氮氧化硅膜125的上表面形成得高(图19)。
接着，按照CMP法，顺序地研磨除去铜膜139和阻挡金属138，直至露出氮氧化硅膜125的上表面。由此，作为未研磨的残留的铜膜139，形成填充沟129内的铜布线131。此外，作为未研磨的残留的阻挡金属138，形成阻挡金属130(图20)。
其中，铜的CMP工序基本上由以下三个过程组成。
(1)在铜膜的表面上化学地生成用于阻止铜腐蚀的保护膜的过程。
(2)使用研磨布通过研磨仅物理地除去凸部(在原子级别下的可见情况下的凸部)的保护膜的过程。
(3)利用研磨液腐蚀除去因除去保护膜露出的凸部的铜的过程。
作为一例，说明使用氨基乙酸(NH2CH2COOH)膏的研磨剂情况的铜的CMP工序。首先，用双氧水使铜的表面氧化，形成作为腐蚀保护膜的CuO膜。使用研磨布通过研磨仅物理除去凸部的CuO膜，由此露出的中间氧化状态的铜(Cu(H2O)4 2+和Cu2O)与氨基乙酸反应。Cu(H2O)4 2+与氨基的反应按以下的反应式(1)来表示。
【式1】
…(1)
如反应式(1)所示，中间氧化状态的铜和氨基乙酸反应，生成铜-氨基乙酸络合物，该铜-氨基乙酸络合物被溶解在作为反应副生成物的水中。再有，作为阻挡金属138衬底层的氮氧化硅膜125几乎未被在铜膜139的CMP工序中使用的腐蚀液除去。
接着，按照CVD法等，在整个表面上形成氮化硅膜135，以覆盖铜布线131的上表面(图21)。形成氮化硅膜132的原因在于，由于作为铜氧化物的CuO等是绝缘物，所以为了降低布线电阻，必须防止铜布线131的表面氧化。CuO不仅在铜暴露在大气中时形成，而且在用氧化性清洗液清洗铜表面时和在CMP工序研磨铜时也形成。因此，例如在铜的CMP工序中，期望使作为腐蚀保护膜的CuO膜的膜厚薄。
但是，在这种以往的半导体器件的制造方法中，有以下问题。
第一问题
图22是说明与图21所示的结构对应的在相同布线层内彼此相邻的两条布线间产生的布线电容的模式图。氮氧化硅膜125的膜厚为t1，介质常数为ε1。此外，FSG膜124的膜厚为t2，介质常数为ε2。此外，图22所示的左侧的铜布线131与右侧的铜布线131的间隔为d。但是，阻挡金属130仅形成铜布线131的一部分。此外，在图22所示的两条铜布线131间产生的布线电容在夹住氮氧化硅膜125的部分为C1，而夹住FSG膜124的部分为C2。于是，平均单位长度的总的布线电容CO按以下的式(2)表示。
【式2】 C 0 = C 1 + C 2 = ϵ 1 ϵ 0 t 1 d + ϵ 2 ϵ 0 t 2 d · · · ( 2 )
其中，ε0是真空中的介电常数。在式(2)中，例如，假设ε1=6.0，ε2=3.7,d=0.2，可求出布线电容C0、C1、C2。图23是把t1+t2固定为400nm，绘出使t1变化的情况下的C0、C1、C2值的曲线图。由该曲线可知，t1薄的地方C0小。此外，图24是假设t1=50nm、t2=350nm，绘出使ε1改变的情况下的C0、C1、C2值的曲线图。由该曲线可知，ε1小的地方C0也小。
由以上可知，为了减小相邻布线间产生的布线电容，作为FSG膜的研磨防止膜，对CMP法的铜的研磨有耐研磨性，并且，使用介质常数小的材质的绝缘膜，而且，期望在FSG膜上薄薄地形成该绝缘膜。
但是，目前，对铜的研磨来说，在具有氮氧化硅膜程度的耐研磨性的绝缘膜中，与氮氧化硅膜相比，还未发现介质常数小的绝缘膜。因此，作为目前的FSG膜的研磨防止膜，氮氧化硅膜最合适，除了使氮氧化硅膜的膜厚薄的方法以外，还存在难以把相邻布线间产生的布线电容进一步降低的问题。
第二问题
图25是表示按以往的半导体器件的制造方法制造的配有双层铜布线121、128的半导体器件结构的剖面图。如果把有多层布线结构的半导体器件微细化，那么由于上层的铜布线128(或阻挡金属127)和下层的铜布线121的接触面积小，所以界面电阻必然变大。但是，在按以往的半导体器件制造方法制造的半导体器件中，除了接触面积缩小上升外，还有界面电阻的上升程度大的问题。
作为其原因，众所周知，在接触界面上存在腐蚀氮化硅膜122时使用的腐蚀气体和铜布线12反应生成的异物，以及在铜布线121的上表面内存在的绝缘性高的铜的氧化膜(图25中的CuO膜140)。CuO膜140因在铜布线121的形成工序和氮化硅膜122的形成工序之间铜布线121的上表面自然氧化，或CMP中作为铜布线121的腐蚀保护膜的CuO膜残存在铜布线121的上表面上而形成。CuO膜140的厚度为几十～几百nm左右，但由于CMP工序中铜膜的过研磨越大，作为腐蚀保护膜的CuO膜的残置量就越多，所以CuO膜140的膜厚变厚。而且，CuO膜140的膜厚越厚，上述界面电阻就越大，此外，由于铜布线121的截面积变小，所以布线电阻本身也变大。
如果在形成上层的阻挡金属127前，通过清洗除去在接触孔的底面露出的CuO膜140，那么就可解决该问题。但是，尤其在微细化的半导体器件中，由于接触孔的直径小，所以不能充分地清洗，现实是不能完全除去CuO膜140。
本发明是为了解决这些问题而完成的发明，目的在于提供这样的半导体器件的制造方法，对应于第一问题，通过CMP法确保对金属膜研磨的耐研磨性，同时通过避免把介质常数大的氮氧化硅膜使用在FSG膜的研磨防止膜上，来降低相邻布线间产生的布线电容。此外，本发明的目的在于提供这样的半导体器件的制造方法，对应于第二问题，在带有多层布线结构的半导体器件的制造方法中，在形成上层布线前的工序中，通过适当除去下层布线的上表面内存在的金属氧化物，来降低界面电阻和布线电阻。
本发明方案1所述的半导体器件的制造方法包括：(a)在衬底层上形成在上表面内带有包含稀有气体原子的稀有气体原子含有层的绝缘膜的工序；(b)通过有选择地除去所述绝缘膜，直至露出所述衬底层来形成沟的工序；(c)在通过所述工序(b)获得的结构上形成金属膜的工序；和(d)研磨除去所述金属膜，直至露出所述绝缘膜的所述上表面的工序。
此外，本发明方案2所述的半导体器件的制造方法的特征在于，作为方案1所述的半导体器件的制造方法，在工序(a)中通过堆积形成绝缘膜，在堆积所述绝缘膜的过程中，通过在所述绝缘膜中获取所述稀有气体原子来形成所述稀有气体原子含有层。
此外，本发明方案3所述的半导体器件的制造方法的特征在于，作为方案1所述的半导体器件的制造方法，所述稀有气体原子为氦、氖、氩、氪、氙和氡中的其中之一。
此外，本发明方案4所述的半导体器件的制造方法的特征在于，作为方案1所述的半导体器件的制造方法，所述绝缘膜是包含氟原子的绝缘膜，还包括：(e)在所述工序(b)和所述工序(c)之间执行的、使通过所述沟的形成露出的所述绝缘膜侧面附近包含的所述氟原子从所述绝缘膜中脱离的工序；和(f)在所述工序(e)和所述工序(c)之间执行的、在通过所述沟的形成分别露出的所述绝缘膜的所述侧面上和所述衬底层的上表面上，形成阻挡层金属的工序；在所述工序(c)中，把所述金属膜形成在所述阻挡层金属上。
此外，本发明方案5所述的半导体器件的制造方法的特征在于，作为方案4所述的半导体器件的制造方法，通过对所述工序(b)获得的结构实施热处理来执行所述工序(e)。
此外，本发明方案6所述的半导体器件的制造方法包括：(a)在第一绝缘膜的上表面内有选择地形成第一金属布线的工序；(b)在所述第一绝缘膜上形成第二绝缘膜的工序；(c)通过有选择地深掘所述第二绝缘膜的上表面来形成沟，露出所述第一金属布线的上表面的工序；(d)在所述第一金属布线的所述上表面内导入杂质的工序；(e)继续执行所述工序(d)，清洗所述第一金属布线的所述上表面的工序；(f)在通过所述工序(e)获得的结构上形成金属膜；和(g)通过研磨所述金属膜，直至露出所述第二绝缘膜的所述上表面，从而形成第二金属布线的工序。
此外，本发明方案7所述的半导体器件的制造方法的特征在于，作为方案6所述的半导体器件的制造方法，在所述工序(d)中，利用离子注入法、等离子体掺杂法和低温高压退火法中的任何一种方法来导入所述杂质。
此外，本发明方案8所述的半导体器件的制造方法的特征在于，作为方案6所述的半导体器件的制造方法，所述杂质为稀有气体原子，在注入能量为5～30keV、剂量为1×1013～1×1015/cm2的条件下通过离子注入所述稀有气体原子来执行所述工序(d)。
此外，本发明方案9所述的半导体器件的制造方法的特征在于，作为方案6所述的半导体器件的制造方法，在所述工序(d)中，所述杂质还导入通过形成所述沟露出的所述第二绝缘膜的侧面内；作为杂质，导入硅、氧和臭氧中的任何一种。
此外，本发明方案10所述的半导体器件的制造方法的特征在于，作为方案6所述的半导体器件的制造方法，在所述工序(d)中，所述杂质还导入通过形成所述沟露出的所述第二绝缘膜的侧面内；作为所述杂质，导入氮。
此外，本发明方案11所述的半导体器件的制造方法的特征在于，作为方案10所述的半导体器件的制造方法，在注入能量为5～30keV、剂量为5×1013～5×1015/cm2的条件下通过离子注入所述氮来执行所述工序(d)。
此外，本发明方案12所述的半导体器件的制造方法，包括：(a)在衬底层上形成包含氟原子的绝缘膜的工序； (b)通过有选择地除去所述绝缘膜，直至露出所述衬底层来形成沟的工序；(c)把通过形成所述沟露出的所述绝缘膜的侧面附近包含的所述氟原子从所述绝缘膜中脱离的工序；(d)在所述工序(c)后执行的，在通过形成所述沟分别露出的所述绝缘膜的所述侧面上和所述衬底层的上表面上形成阻挡层金属的工序；(e)在所述阻挡金属上形成金属膜的工序；和(f)研磨除去所述金属膜，直至露出所述绝缘膜的所述上表面的工序。
此外，本发明方案13所述的半导体器件的制造方法的特征在于，作为方案12所述的半导体器件的制造方法，通过对所述工序(b)获得的结构实施热处理来执行所述工序(c)。
图1是按工序顺序表示本发明实施例1的半导体器件的制造方法的剖面图。
图2是按工序顺序表示本发明实施例1的半导体器件的制造方法的剖面图。
图3是按工序顺序表示本发明实施例1的半导体器件的制造方法的剖面图。
图4是按工序顺序表示本发明实施例1的半导体器件的制造方法的剖面图。
图5是按工序顺序表示本发明实施例1的半导体器件的制造方法的剖面图。
图6是按工序顺序表示本发明实施例1的半导体器件的制造方法的剖面图。
图7是按工序顺序表示本发明实施例2的半导体器件的制造方法的剖面图。
图8是按工序顺序表示本发明实施例2的半导体器件的制造方法的剖面图。
图9是按工序顺序表示本发明实施例2的半导体器件的制造方法的剖面图。
图10是按工序顺序表示本发明实施例2的半导体器件的制造方法的剖面图。
图11是按工序顺序表示本发明实施例2的半导体器件的制造方法的剖面图。
图12是按工序顺序表示本发明实施例2的半导体器件的制造方法的剖面图。
图13是按工序顺序表示本发明实施例2的半导体器件的制造方法的剖面图。
图14是按工序顺序表示本发明实施例2的半导体器件的制造方法的剖面图。
图15是表示以往的半导体器件结构的剖面图。
图16是按工序顺序表示以往的半导体器件的制造方法的剖面图。
图17是按工序顺序表示以往的半导体器件的制造方法的剖面图。
图18是按工序顺序表示以往的半导体器件的制造方法的剖面图。
图19是按工序顺序表示以往的半导体器件的制造方法的剖面图。
图20是按工序顺序表示以往的半导体器件的制造方法的剖面图。
图21是按工序顺序表示以往的半导体器件的制造方法的剖面图。
图22是说明在相同的布线层内彼此相邻的两条布线间产生的布线电容的模式图。
图23是表示改变氮氧化硅膜的膜厚度情况下的布线电容变动的曲线图。
图24是表示改变氮氧化硅膜的膜厚度情况下的布线电容变动的曲线图。
图25是表示按照以往的半导体器件的制造方法制造的半导体器件结构的剖面图。
实施例1
图1～图6是按工序顺序表示本发明实施例1的半导体器件的制造方法的剖面图。本实施例1的半导体器件的制造方法以在以往技术说明中论述的带有多层铜布线的半导体器件作为对象，在图1～图6中，表示形成这种半导体器件内布线层的一单位的方法。由于在TEOS膜1下方存在的半导体元件的形成方法与以往的方法相同，所以省略说明。因此，在图1～图6中，实际上把在TEOS膜1的下方存在的半导体衬底、MOS晶体管、元件隔离绝缘膜、层间绝缘膜等的论述省略了。
首先，按照GVD法等形成TEOS膜1。接着，按照CVD法或PVD法，在TEOS膜1上形成比TEOS膜介质常数小的绝缘膜(这里为FSG膜2)(图1)。
而且，继续FSG膜的CVD或PVD，以便稀有气体原子(氦、氖、氩、氪、氙、氡)可进入膜中，形成包含稀有气体原子的FSG膜膜构成的稀有气体含有层3(图2)。稀有气体原子含有层3内的稀有气体原子浓度可以通过调整稀有气体的温度、分压、气体流量来控制，为1018～1021/cm3左右。
其中，稀有气体原子不与构成FSG膜的原子形成化学结合。此外，由于稀有气体原子本身基本不极化，所以单体的介质常数大致为1。因此，在稀有气体原子含有层3中或FSG膜2中如果没有大的辐射损伤，那么由于几乎不会引起新的极化，所以在FSG膜中导入稀有气体原子而形成的稀有气体原子含有层3的介质常数几乎不改变FSG膜2的介质常数。此外，由于稀有气体原子为绝缘体，所以不会使作为层间绝缘膜一部分的FSG膜的绝缘特性劣化。
接着，按照照相制版法，在稀有气体原子含有层3上形成带有规定开口图形的抗蚀剂4。随后，以抗蚀剂4用作掩模，利用深度方向上腐蚀率高的各向异性干式腐蚀法，顺序地腐蚀稀有气体原子含有层3和FSG膜2，露出TEOS膜1的上表面。其结果，形成这样的沟5，有由稀有气体原子含有层3和FSG膜2构成的侧面，和由TEOS膜1构成的底面，并有与稀有气体原子含有层3和FSG膜2的膜厚合计相等的深度(图3)。
接着，在除去抗蚀剂4后，通过RTA(急速温度退火)法的热处理，或通过使用扩散炉的热处理，把因形成沟5露出的FSG膜2侧面附近包含的氟从FSG膜2解吸到外部。热处理气氛可以是氧化气氛或非氧化气氛的其中之一。通过该热处理，FSG膜2侧面附近的氟浓度变得比FSG膜2内部的氟浓度低。
接着，利用溅射法等，在沟5的侧面和底面及稀有气体原子含有层3的上表面中形成阻挡金属6。阻挡金属6的材质为Ta、TaN、TiN、WN、TaNxCy、TiNxCy、WNxCy、TaNxFy、TiNxFy、WNxFy、TiW、TaW等。其中，x、y表示构成分子的原子组成比。接着，利用电解镀敷法或CVD法，在整个表面上形成铜膜7。铜膜7填充沟5内，并且，比稀有气体含有层3的上表面形成得高(图4)。
接着，按照CMP法，顺序地研磨除去铜膜7和阻挡金属6，直至稀有气体含有层3的上表面露出。由此，作为未研磨的残留的铜膜7，形成填充沟5内的铜布线9。此外，作为未研磨的残留的阻挡金属6，形成阻挡金属8(图5)。
其中，由于对稀有气体含有层3导入稀有气体原子，所以其研磨率比FSG膜的研磨率降低。其理由如下。就是说，在通过使用研磨布的研磨仅机械地除去凸部的CuO膜后，因研磨露出的凸部的铜与研磨剂反应被腐蚀除去时，同时露出的稀有气体原子含有层3的表面在某个表面密度下被稀有气体原子覆盖。因此，构成稀有气体含有层3的原子与研磨剂的腐蚀反应被抑制。因此，在稀有气体原子含有层3的上表面露出的时刻，可以容易地停止研磨，可以防止FSG膜2被研磨。
接着，为了防止铜布线9的上表面氧化，在整个表面形成氮化硅膜10(图6)。但是，代替氮化硅膜10，也可以形成氮氧化硅膜和碳化硅膜(SiC)。
于是，按照本实施例1的半导体器件的制造方法，如以往的半导体器件的制造方法那样，不必形成作为FSG膜124的研磨防止膜的氮氧化硅膜125，使FSG膜中导入稀有气体原子形成的稀有气体原子含有层3具有作为研磨防止膜的功能。因此，由于不必把介质常数大的氮氧化硅膜作为层间绝缘膜的一部分来使用，所以可以降低彼此相邻的铜布线9间产生的布线电容。其结果，可以实现延迟时间短并可高速动作的半导体集成电路。
此外，由于通过热处理来解吸因形成沟5露出的FSG膜2的侧面附近含有的氟，所以可以防止在随后形成的阻挡金属8、6中氟原子的漂移或扩散。因此，利用漂移或扩散的氟原子来改变阻挡金属8、6的组成比，可以避免在FSG膜2和阻挡金属8、6间产生剥离。
再有，在特开平10-242028号公报中论述了半导体器件的制造方法，包括：在层间绝缘膜的上表面内形成用于埋入布线材料的沟时，(a-1)在层间绝缘膜的表面上，使用氩气在规定的溅射腐蚀条件下实施等离子体处理的工序，或(a-2)在层间绝缘膜的表面内离子注入氩离子的工序；(b)在上述工序(a-1)或(a-2)后的层间绝缘膜的表面上，形成带有规定开口图形的抗蚀剂的工序；以及(c)以形成的抗蚀剂作为掩模，腐蚀层间绝缘膜的工序。此外，该公报披露了通过这样的处理，层间绝缘膜的表面被改变性质，对抗蚀剂材料显示出良好的粘结性。
但是，在该方法中，由于在层间绝缘膜的表面内产生辐射损伤等缺陷，所以产生层间绝缘膜的绝缘特性劣化那样的不良情况，以及按照CMP法研磨铜膜时，层间绝缘膜的研磨率增大，产生铜布线的上表面变得不均匀那样的不良情况。
另一方面，根据上述实施例1的半导体器件的制造方法，由于利用CVD法或PVD法来形成稀有气体原子含有层3，所以辐射损伤不发生，不产生上述不良情况。
实施例2
图7～图14是按工序顺序表示本发明实施例2的半导体器件的制造方法的剖面图。在这些图中，与图1～图6一样， 实际上把TEOS膜1下方存在的半导体衬底、MOS晶体管、元件隔离绝缘膜、层间绝缘膜等的论述省略了。
首先，按照CVD法或PVD法，顺序地形成TEOS膜1、FSG膜2、氮氧化硅膜50(图7)。但是，代替形成氮氧化硅膜50，也可以形成与上述实施例1同样的稀有气体原子含有层3和碳化硅膜(SiC)。
接着，在把有规定开口图形的抗蚀剂形成在氮氧化硅膜50上后，以抗蚀剂作为掩模，通过按该顺序各向异性干式腐蚀氮氧化硅膜50和FSG膜2来形成沟5。接着，在除去抗蚀剂后，通过利用CMP法研磨整个表面上堆积的铜膜，形成填充沟5内的阻挡金属8和铜布线9(图8)。
接着，利用CVD法或PVD法，按顺序在整个表面上形成氮化硅膜11、TEOS膜12、FSG膜13、以及氮氧化硅膜14。接着，在氮氧化硅膜14上形成有规定开口图形的抗蚀剂15后，以抗蚀剂15作为掩模，利用在深度方向腐蚀率高的各向异性干式腐蚀法，通过顺序地腐蚀氮氧化硅膜14、FSG膜13、TEOS膜12、以及氮化硅膜11，直至铜布线9的上表面露出，来形成接触孔16(图9)。
接着，在除去抗蚀剂15后，通过旋转涂敷，在接触孔16内形成有机栓塞17(图10)。作为有机栓塞17的例子，有作为KrF和ArF抗蚀剂使用的化学增幅型抗蚀剂。此时，调整有机栓塞17的膜厚，以便使有机栓塞17的上表面与TEOS膜12的上表面基本一致。
接着，在氮氧化硅膜14上形成带有规定开口图形的抗蚀剂18后，以抗蚀剂18作为掩模，利用深度方向上腐蚀率高的各向异性干式腐蚀法，顺序地腐蚀氮氧化硅膜14和FSG膜13，直至TEOS膜12的上表面露出，从而形成沟19、20。此时，由于在接触孔16的底部形成有机栓塞17，所以通过此时的各向异性干式腐蚀，铜布线9未被腐蚀。接着，除去有机栓塞17，露出铜布线9的上表面。
接着，利用离子注入法，离子注入杂质(这里为氩离子21等稀有气体原子)(图11)。注入条件是：注入能量为5～30keV左右，剂量为1×1013～1×1015/cm2左右。该离子注入可以是0～9度的固定注入，也可以是0～45度的倾斜旋转离子注入。通过该杂质的离子注入，即使例如在铜布线9的上表面内形成CuO等铜的氧化物，也可以破坏该铜的氧化物。此外，代替稀有气体原子，即使注入氮、硅、氧、臭氧，仍可获得与上述相同的效果，而且，在该情况下，可以实现用后面工序形成的阻挡金属22与绝缘膜(氮化硅膜11、TEOS膜12、FSG膜13、氮氧化硅膜14)粘结性的提高。此外，在利用倾斜旋转注入在侧面也导入氮的情况下，可以防止后面形成的构成铜布线25、28的铜原子向TEOS膜12和FSG膜13等层间绝缘膜内扩散，同时可以防止FSG膜13侧面附近存在的氟在阻挡金属22中漂移或扩散。氮的注入条件是：注入能量为5～30keV左右，剂量为5×1013～5×1015/cm2左右。
再有，在图11中除去抗蚀剂18前就进行杂质的离子注入，但如图12所示，在除去抗蚀剂18后进行离子注入也可以。此外，不利用离子注入法，而利用等离子体掺杂法来导入杂质，或在炉内形成低温高压气氛后导入杂质(低温高压退火法)，都可获得与上述相同的效果。
接着，使用稀有气体和氢气的混合气体，通过干式腐蚀清洗来除去由杂质导入破坏的铜的氧化物。接着，在除去抗蚀剂18后，利用溅射法等来形成阻挡金属22。然后，利用电解镀敷法和CVD法在整个表面上形成铜膜23(图13)。
其中，由于溅射法具有各向异性，所以有在底面容易堆积而在侧面难以堆积那样的性质。为了防止铜原子向层间绝缘膜内移动，期望较厚地形成阻挡金属22，但如果阻挡金属22的膜厚过厚，那么由于随后形成的铜布线25、28的截面积变小，所以有铜布线25、28的布线电阻上升那样的不良情况。因此，为了确保铜布线25、28的布线电阻小，不能将阻挡金属22的膜厚过厚设定。但是，在图11、图12所示的工序中，在作为杂质导入氮的情况下，可以保证铜布线25、28的布线电阻小，同时可以适当地防止铜原子向层间绝缘膜内移动。此外，利用等离子体掺杂法来形成浅而浓的氮注入层，也可获得同样的效果。
接着，利用CMP法，按该顺序研磨除去铜膜23和阻挡金属22，直至氮氧化硅膜14的上表面露出。由此，作为未研磨的残留的铜膜23，形成填充沟19、20内的铜布线25、28。此外，作为未研磨的残留的阻挡金属22，形成阻挡金属24、26。接着，为了防止铜布线25、28的上表面氧化，在整个表面上形成氮氧化硅膜29(图14)。再有，由于以上工序同时形成铜布线28和铜栓塞27，所以被称为双镶嵌法。
于是，按照本实施例2的半导体器件的制造方法，通过导入杂质，来破坏下层布线的上表面内形成的铜的氧化物。因此，与没有铜的氧化物破坏工序的以往的半导体器件的制造方法比较，在形成上层布线前通过清洗除去铜的氧化物时，可以容易地除去铜的氧化物。
再有，在上述实施例1、2中，作为介质常数小的绝缘膜，采用FSG膜。但是，代替FSG膜，也可以使用介质常数比较小的其它绝缘膜。例如，可以使用硅氧氟化物、hydrogen silsesquioxane(HSQ)、氟化多晶硅、聚苯基喹喔啉聚合体、氟代聚酰亚胺、非晶氟代碳(a-C：F)、甲基聚硅氧烷(MPS)、聚亚芳基醚(PAE)等。此外，也可以使用空气等介电常数的气体。
此外，在上述实施例1、2中，说明了作为金属布线例的形成铜布线的情况，但在形成金、银、铝、钨、铂、镍、锆等其它金属、以及金属合金、金属硅化物的情况下，本发明都有效。
按照本发明的方案1，由于在工序(d)中研磨除去金属膜，同时稀有气体原子含有层在某个表面密度下被稀有气体原子覆盖，所以可抑制构成稀有气体原子含有层的原子与研磨剂的腐蚀反应。因此，在绝缘膜的上表面露出的时刻可以容易地停止研磨。
此外，按照本发明的方案2，与利用离子注入来导入稀有气体原子的情况不同，可以回避在绝缘膜内产生辐射损伤。
此外，按照本发明的方案3，由于解吸绝缘膜侧面附近包含的氟原子，所以可以防止在阻挡金属中氟原子移动，可以避免在绝缘膜和阻挡金属之间产生剥离。
此外，按照本发明的方案4，利用简单的热处理工序，可以使绝缘膜内含有的氟原子从绝缘膜内解吸。
此外，按照本发明的方案5，即使因自然氧化等在第一金属布线的上表面内形成金属氧化物的情况下，通过按工序(d)导入杂质，也可以破坏该金属氧化物。因此，在按工序(e)清洗第一金属布线的上表面时，可以容易地除去金属氧化物。
此外，按照本发明的方案6，可以有效地破坏第一金属布线的上表面内形成的金属氧化物。
此外，按照本发明的方案7，可以实现第二金属布线与第二绝缘膜的粘结性的提高。
此外，按照本发明的方案8，可以实现第二金属布线与第二绝缘膜的粘结性的提高。此外，可以防止构成第二金属布线的金属原子向第二绝缘膜内移动，以及防止第二绝缘膜内包含的原子向第二金属布线内移动。
此外，按照本发明的方案9，可以有效地破坏第一金属布线的上表面内形成的金属氧化物。
此外，按照本发明的方案10，由于解吸绝缘膜侧面附近包含的氟原子，所以可以防止阻挡金属中氟原子移动，可以避免绝缘膜和阻挡金属之间产生剥离。
此外，按照本发明的方案11，利用简单的热处理工序，就可以把绝缘膜内含有的氟原子从绝缘膜内解吸。
此外，按照本发明的方案12，由于可以降低彼此相邻的布线间产生的布线电容，所以可以实现延迟时间短并可高速动作的半导体器件。

Claims (13)

1．一种半导体器件的制造方法，包括：
(a)在衬底层上形成在上表面内带有包含稀有气体原子的稀有气体原子含有层的绝缘膜的工序；
(b)通过有选择地除去所述绝缘膜，直至露出所述衬底层来形成沟的工序；
(c)在通过所述工序(b)获得的结构上形成金属膜的工序；和
(d)研磨除去所述金属膜，直至露出所述绝缘膜的所述上表面的工序。
2．如权利要求1所述的半导体器件的制造方法，其特征在于，在所述工序(a)中，通过堆积形成所述绝缘膜，在堆积所述绝缘膜的过程中，通过在所述绝缘膜中获取所述稀有气体原子来形成所述稀有气体原子含有层。
3．如权利要求1所述的半导体器件的制造方法，其特征在于，所述稀有气体原子为氦、氖、氩、氪、氙和氡中的其中之一。
4．如权利要求1所述的半导体器件的制造方法，所述绝缘膜是包含氟原子的绝缘膜，还包括：
(e)在所述工序(b)和所述工序(c)之间执行的、使通过所述沟的形成露出的所述绝缘膜侧面附近包含的所述氟原子从所述绝缘膜中脱离的工序；和
(f)在所述工序(e)和所述工序(c)之间执行的、在通过所述沟的形成分别露出的所述绝缘膜的所述侧面上和所述衬底层的上表面上，形成阻挡层金属的工序；
在所述工序(c)中，把所述金属膜形成在所述阻挡层金属上。
5．如权利要求4所述的半导体器件的制造方法，所述工序(e)通过对所述工序(b)获得的结构实施热处理来执行。
6．一种半导体器件的制造方法，包括：
(a)在第一绝缘膜的上表面内有选择地形成第一金属布线的工序；
(b)在所述第一绝缘膜上形成第二绝缘膜的工序；
(c)通过有选择地深掘所述第二绝缘膜的上表面来形成沟，露出所述第一金属布线的上表面的工序；
(d)在所述第一金属布线的所述上表面内导入杂质的工序；
(e)继续执行所述工序(d)，清洗所述第一金属布线的所述上表面的工序；
(f)在通过所述工序(e)获得的结构上形成金属膜；和
(g)通过研磨除去所述金属膜，直至露出所述第二绝缘膜的所述上表面，从而形成第二金属布线的工序。
7．如权利要求6所述的半导体器件的制造方法，在所述工序(d)中，利用离子注入法、等离子体掺杂法和低温高压退火法中的任何一种方法导入所述杂质。
8．如权利要求6所述的半导体器件的制造方法，所述杂质为稀有气体原子，在注入能量为5～30keV、剂量为1×1013～1×1015/cm2的条件下通过离子注入所述稀有气体原子来执行所述工序(d)。
9．如权利要求6所述的半导体器件的制造方法，在所述工序(d)中，所述杂质还导入通过形成所述沟露出的所述第二绝缘膜的侧面内；
作为杂质，导入硅、氧和臭氧中的任何一种。
10．如权利要求6所述的半导体器件的制造方法，在所述工序(d)中，所述杂质还导入通过形成所述沟露出的所述第二绝缘膜的侧面内；
作为所述杂质，导入氮。
11．如权利要求10所述的半导体器件的制造方法，在注入能量为5～30keV、剂量为5×1013～5×1015/cm2的条件下通过离子注入所述氮来执行所述工序(d)。
12．一种半导体器件的制造方法，包括：
(a)在衬底层上形成包含氟原子的绝缘膜的工序；
(b)通过有选择地除去所述绝缘膜，直至露出所述衬底层来形成沟的工序；
(c)把通过形成所述沟露出的所述绝缘膜的侧面附近包含的所述氟原子从所述绝缘膜中脱离的工序；
(d)在所述工序(c)后执行的，在通过形成所述沟分别露出的所述绝缘膜的所述侧面上和所述衬底层的上表面上形成阻挡层金属的工序；
(e)在所述阻挡金属上形成金属膜的工序；和
(f)研磨除去所述金属膜，直至露出所述绝缘膜的所述上表面的工序。
13．如权利要求12所述的半导体器件的制造方法，通过对所述工序(b)获得的结构实施热处理来执行所述工序(c)。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1303655C (zh) * 2001-12-28 2007-03-07 不二越机械工业株式会社 基底铜层的磨光方法
CN1314100C (zh) * 2001-11-07 2007-05-02 株式会社日立制作所 半导体器件的制造方法和半导体器件
CN100394550C (zh) * 2003-06-26 2008-06-11 硅电子股份公司 经涂覆的半导体晶片、及制造该半导体晶片的方法及装置
CN102832200A (zh) * 2011-06-15 2012-12-19 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN104241120A (zh) * 2013-06-13 2014-12-24 无锡华润上华科技有限公司 防止硅片边缘黏附层脱落的方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3967567B2 (ja) * 2001-07-30 2007-08-29 株式会社東芝 半導体装置およびその製造方法
US7358171B2 (en) * 2001-08-30 2008-04-15 Micron Technology, Inc. Method to chemically remove metal impurities from polycide gate sidewalls
US6767833B2 (en) * 2002-07-02 2004-07-27 Taiwan Semiconductor Manufacturing Co., Ltd Method for damascene reworking
US7235884B1 (en) * 2003-04-01 2007-06-26 Altera Corporation Local control of electrical and mechanical properties of copper interconnects to achieve stable and reliable via
TWI253684B (en) * 2003-06-02 2006-04-21 Tokyo Electron Ltd Method and system for using ion implantation for treating a low-k dielectric film
TWI302720B (en) * 2003-07-23 2008-11-01 Tokyo Electron Ltd Method for using ion implantation to treat the sidewalls of a feature in a low-k dielectric film
US6969952B2 (en) * 2003-08-01 2005-11-29 Hewlett-Packard Development Company, L.P. System and method for automatically routing power for an integrated circuit
JP3910973B2 (ja) * 2004-04-22 2007-04-25 株式会社東芝 半導体装置の製造方法
US7244670B2 (en) * 2004-06-18 2007-07-17 Rensselaer Polytechnic Institute Enhanced step coverage of thin films on patterned substrates by oblique angle PVD
US7192863B2 (en) * 2004-07-30 2007-03-20 Texas Instruments Incorporated Method of eliminating etch ridges in a dual damascene process
US7223691B2 (en) * 2004-10-14 2007-05-29 International Business Machines Corporation Method of forming low resistance and reliable via in inter-level dielectric interconnect
US7442319B2 (en) 2005-06-28 2008-10-28 Micron Technology, Inc. Poly etch without separate oxide decap
SG174750A1 (en) * 2006-08-30 2011-10-28 Lam Res Corp Controlled ambient system for interface engineering
US7777344B2 (en) 2007-04-11 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Transitional interface between metal and dielectric in interconnect structures
CN101289284B (zh) * 2007-04-20 2011-04-20 中芯国际集成电路制造(上海)有限公司 有效控制含氟硅玻璃层间介质层形成中产生的气泡的方法
US20090029274A1 (en) * 2007-07-25 2009-01-29 3M Innovative Properties Company Method for removing contamination with fluorinated compositions
JP5433946B2 (ja) * 2007-12-26 2014-03-05 富士通株式会社 半導体装置の製造方法及びその製造装置
CN102753651B (zh) * 2010-02-25 2014-09-10 旭化成电子材料株式会社 氧化铜用蚀刻液以及使用其的蚀刻方法
US8410575B2 (en) * 2010-03-30 2013-04-02 Infineon Technologies Austria Ag High voltage semiconductor devices and methods of forming the same
US9054164B1 (en) * 2013-12-23 2015-06-09 Intel Corporation Method of forming high density, high shorting margin, and low capacitance interconnects by alternating recessed trenches
JP6737991B2 (ja) * 2015-04-12 2020-08-12 東京エレクトロン株式会社 オープンフィーチャ内に誘電体分離構造を作成するサブトラクティブ法
CN108352357B (zh) * 2015-10-23 2023-02-17 应用材料公司 用于先进cmp及凹槽流的间隙填充膜改性
US10636829B1 (en) 2018-10-24 2020-04-28 Himax Technologies Limited Wafer-level optical structure
US11942324B2 (en) * 2020-06-10 2024-03-26 Applied Materials, Inc. Method for BEOL metal to dielectric adhesion
CN111863608B (zh) * 2020-07-28 2023-05-19 哈尔滨工业大学 一种抗单粒子烧毁的大功率晶体管及其制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3979687B2 (ja) * 1995-10-26 2007-09-19 アプライド マテリアルズ インコーポレイテッド ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法
JPH09153472A (ja) 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造装置および製造方法
JP3353874B2 (ja) 1996-09-24 2002-12-03 シャープ株式会社 半導体装置及びその製造方法
JPH10214896A (ja) 1996-11-29 1998-08-11 Toshiba Corp 半導体装置の製造方法及び製造装置
JPH10242028A (ja) 1997-02-27 1998-09-11 Sony Corp 層間絶縁膜とレジスト材料層との密着性改善方法
US6200651B1 (en) * 1997-06-30 2001-03-13 Lam Research Corporation Method of chemical vapor deposition in a vacuum plasma processor responsive to a pulsed microwave source
US6136680A (en) * 2000-01-21 2000-10-24 Taiwan Semiconductor Manufacturing Company Methods to improve copper-fluorinated silica glass interconnects

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1314100C (zh) * 2001-11-07 2007-05-02 株式会社日立制作所 半导体器件的制造方法和半导体器件
CN1303655C (zh) * 2001-12-28 2007-03-07 不二越机械工业株式会社 基底铜层的磨光方法
CN100394550C (zh) * 2003-06-26 2008-06-11 硅电子股份公司 经涂覆的半导体晶片、及制造该半导体晶片的方法及装置
CN102832200A (zh) * 2011-06-15 2012-12-19 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN102832200B (zh) * 2011-06-15 2016-01-20 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN104241120A (zh) * 2013-06-13 2014-12-24 无锡华润上华科技有限公司 防止硅片边缘黏附层脱落的方法
CN104241120B (zh) * 2013-06-13 2017-03-22 无锡华润上华科技有限公司 防止硅片边缘黏附层脱落的方法

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