TW493234B - Method of manufacturing semiconductor device - Google Patents

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TW493234B TW089116863A TW89116863A TW493234B TW 493234 B TW493234 B TW 493234B TW 089116863 A TW089116863 A TW 089116863A TW 89116863 A TW89116863 A TW 89116863A TW 493234 B TW493234 B TW 493234B
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Tatsuya Kunikiyo
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Mitsubishi Electric Corp
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Description

493234 五、發明說明（1) 【發明之詳細說明】 【發明所屬之技術領域】 本發明關於半導體裝置之製造方法，特別是關於採用CMP (Chemical Mechanical P〇l ishing)法的金屬配線的形成 方法。另外，本發明關於藉由前述方法製造的半導體裝 置。 [習知之技術]
半導體積體電路由形成於元件形成區域的半導體基板的 主面上的多個半導體元件構成。各半導體元件藉由元件分 離區域的半導體基板的主面内的STI(Shallow Trench Isolation)等的元件分離絕緣膜相互實現電絕緣的。為了 獲得半導體積體電路的功能，各半導體元件藉由配線等的 導電體，相互導通。 作為導電體，一般採用不純物按照高濃度而摻雜的多占 矽，、或金屬。金屬配線的材質為紹，銅，鶴，鉬等。在作為开 成半導體基板的主面上的配線的閘極電極上，採用鋁，多占 矽，多晶矽與金屬矽化物的雙層構造，鎢，鉬等。.= 石夕化，所採用的金屬，採用嫣，銘，錄’鈦’錯，錄等。 t著近年來的半導體積體電路的細微化，
晶體本身的Λ 不是由M0S1 在十 疋由夕層配線的性能支配。於I ，、 年來，其電阻率小於作 、疋 ^
hh in ^ ^ - 乍為過去的金屬配線的主流的鋁配U 的銅配線受到人們注咅 > J 髮 t又j人们沒思。鋁的20。(：下的電阻率為2 74 " Γ • cm，與此相餅，鈿从不 ^ ^ ^ I ^ β ί 、此相對銅的電阻率為1· 70 // Ω · cm。
493234 五、發明說明（2) 由於I呂可進行各性蝕 採用下述方法，即，首二=丨故在形成銘配線時，人們 接著藉由照相製版☆，在鋁：：^個面上，堆積鋁膜’ 作為罩幕，對該鋁膜進J里方亡：成阻劑，然後以該阻劑 於目前，未確立對銅進；里刻處理。與此相對，由 配線時，人們採用下、十、：蝕刻的技術’故在形成銅 u繼scenemT；^/，即所謂的金屬鎮嵌 性蝕刻處理，形成溝样技\百先對層間絕緣膜進行異方 按暌埴#^ &成溝槽，接者藉由電場電鍍法或CVD法， 由借助CMP'、>曰，腺的方式，在整個面上形成銅膜，然後，藉 ':形成層間絕緣膜上的剩餘的銅膜研磨除 去’在溝槽内形成銅配線。 ^ 5為表示具有採用金屬鑲嵌法而形成的銅配線的過去 的Μ體裝£的構造的剖面圖。在？型半導體基板ι〇ι的内 ^，呈層狀形成通道障蔽層1〇2。在元件分離區域的半導 體基=101的主面的内部，形成STI 1〇3。在元件形成區域 的半導體基板101内部，植入nM〇s電晶體。該nM〇s電晶體 具備問極極構造1 〇 6 ’該閘極極構造有選擇地形成於半導 體基板1 0 1的主面上’其具有依次堆積有閘極極絕緣膜丨〇 4 和閘極電極1 〇 5 ’覆盖閘極極構造1 〇 6的頂面和側面的絕緣 膜1 0 7和側壁1 〇 8 ;源極與汲極區域，其有選擇地形成於半 導體基板1 0 1的主面内，具有較低濃度的η-型不純物區域 1 0 9與較高濃度的η+型不純物區域1 1 〇。在不純物區域1 1 〇 的頂面上和頂面内，形成金屬矽化物1丨1。
在STI103和nMOS電晶體的整個面上，形成fsG
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(fluorosilicate glass)膜 112，在 FSG 膜 112 的整個面 上’形成氮化矽膜（3][3^)113。在？30膜112和氮化矽膜113 内部’有選擇地形成從氮化矽膜1 1 3的頂面，延伸至金屬 石夕化物111的頂面的接觸孔Π4。在接觸孔114的側面，形 成障蔽用金屬11 5，按照填充在於側面形成有障蔽用金屬 1 1 5的接觸孔1 1 4的内部的方式，形成鎢栓塞1 1 6。 在氮化矽膜1 13的整個面上，形成FSG膜117，在FSG膜117 的整個面上，形成矽氧氮化膜（Si0N)118。在1?^膜117和石夕 氧氮化膜11 8内部，有選擇地形成從矽氧氮化膜1丨8的頂面 ，延伸至鎢116的頂面的接觸孔119。在接觸孔119的側面和 底面上，形成障蔽用金屬120，在障蔽用金屬12〇上，按照 填充接觸孔1 1 9的内部的方式，形成銅配線1 2 1。另外，在 矽氧氮化膜1 1 8的整個面上，形成矽氮化膜1 2 2。
在氮化矽膜122的整個面上，形成TE0S (tetraethylorthosilicate)膜 123，在 TE0S 膜 123 的整個 面上’形成FSG膜124。此外，在FSG膜124的整個面上，形 成矽氧氮化膜125。在TE0S膜123，FSG膜124，以及石夕氧氮 化膜1 2 5内部，有選擇地形成從矽氧氮化膜丨2 5的頂面，延 伸至銅配線1 2 1的頂面的接觸孔1 2 6。在接觸孔1 2 6的側面 和底面上，形成障蔽用金屬1 2 7，在障蔽用金屬丨2 7上，按 知、填充接觸孔1 2 6的内部的方式’形成銅配線1 2 8。另外， 嚴格地說，位於TE0S膜1 23的頂面的下方的部分的銅配線 1 2 8用作下述銅栓塞，其將底層的銅配線1 2 1，位於τ E 0 S膜
1 2 3的頂面的上方的部分的頂層的銅配線1 2 8以導通方式連
\\312\2d-code\89-ll\89116863.ptd 第8頁 493234 五、發明說明（4) 接。 另外，在FSG膜124和矽氧氮化膜125内部， 氧在氮頂面’延伸至FSG膜124的底面的溝 13 ;ίΪ槽129的側面和底面上，形成障蔽用金屬 在Ρ早蔽用金屬130上，按照填充溝槽129的内部的方 $ ’形成銅配線131。在矽氧氮化膜125的整個 氣化膜132。從TE0S膜123的底面，到氮化石夕膜132的頂面 的1色圍構成配線層的一個單位i 33。在氮化矽膜"整個 面上，形成保護膜134。 ' 障蔽用金屬120，127，130具有防止構成銅配線121， 128，131的銅原子藉由擴散或遷移的方式，移動到fsg膜 11 7，1 2 4内部’使絕緣特性變差的功能。 僅僅形成配線層的一個單位133中的，銅配線131或以仍 膜1 2 3的頂面的上方的銅配線1 2 8的方法稱為”單全屬镇參 法，，。藉由同一作業，形成麵膜123的頂面上方的屬^線 128，TEOS膜123的頂面下方的銅配線丨28(銅栓塞）的方法 稱為π雙金屬鑲嵌法π。下面對藉由單鑲嵌法，形成配線層 的一個單位的方法進行描述。 曰 圖1 6〜2 1為按照作業順序，表示過去的半導體裝置之製 造方法的咅彳面圖。首先’猎由C V D法或Ρ V D法，在τ Ε 〇 s膜 123的整個面上’形成FSG膜124，在FSG膜124的整個面 上’分別形成石夕氧氮化膜1 2 5 (圖1 6 )。對於各絕緣膜的比 介電係數，TEOS膜123的相應值在3.8〜4.2的範圍内，FSG 膜124的相應值在3.5〜3.7的範圍内，矽氧氮化膜丨25的相 89116863.ptd 第9頁 493234
I · U 草巳图 應值在. 一 β，， κ疋，氮的含有率越大，則 氧氮化膜125的介電係數越高。士。果配線的間距變窄，貝1， 在相同配㈣内部’相鄰的2根配線之間產生的配 j 增加。由J：匕’由於設置於相鄰的配線之間的絕緣膜採, 電係數較小的絕緣膜（在這裏，FSG膜124)，故可 7
配線電容。 "，J " <1 在FSG膜124上，形成矽氧氮化膜125是為了防止下述 況，該情況指在藉由後續的CMP作業對銅進行研磨時，； 時地對FSG膜1 24的頂部進行研磨除去。如果將頂部研磨 去，FSG膜124的膜厚變薄，則不同的配線層之間產生的酉于己 線電容變大，但是藉由在FSG膜上形成矽氧氮化膜125，可 防止前述情況。即，碎氧氮化膜125具有在藉由CMp法，對 銅進行研磨時，FSG膜1 24的研磨防止膜的功能。
然後，藉由照相製版法，在矽氧氮化膜丨25上，形成真 有規定開口圖形的阻劑1 3 6。另外，將阻劑1 3 6作為罩幕， 沿深度方向，藉由蝕刻率較高的異方性蝕刻法，依次對石夕 氧氮化膜125和FSG膜124進行蝕刻，使TEOS膜123的頂面露 出。其結果是形成溝槽1 2 9 (圖1 7 )，該溝槽1 2 9具備由矽氧 氮化膜1 2 5和F S G膜1 2 4構成的側面，由τ E 0 S膜1 2 3構成的底 面，該溝槽的深度等於矽氧氮化膜1 2 5和F S G膜1 2 4的總膜 厚度。此時，由於在FSG膜與TEOS膜之間的蝕刻選擇比較 大的條件下，進行#刻，故在Τ E 0 S膜1 2 3的頂面露出的時 刻，可馬上停止蝕刻。另外，在前述蝕刻選擇比較小的條 件下進行蝕刻的情況下，藉由根據矽氧氮化膜1 25和FSG膜
89116863.ptd 第10頁 五、發明說明（6) 124的總膜厚度，對 度137進行調整。虫刻捋間進行控制，可對溝槽129的深 側I:底之後’藉由濺鍍法等，溝槽129的 屬138(圖18)。障乳乳入化膜125的頂面上，形成障蔽用金 (M)，氮2鈦（^)用\屬138的材質為组（Ta)，氮化组 、少 U 1 N)，氮化鎢（WN)等。 q然後，藉由電解電鍍法或，法，在整個 ι:?_39填充溝槽129内部，並且其形成其K高 ;夕虱氮化膜125的頂面（圖19)。 磨f由C好法’依次將銅膜1 39和金屬障蔽膜138研 ^ 至矽氧氮化膜1 2 5的頂面露出。由此，作為未 ^磨而歹欠留的銅膜139，形成填充溝槽129内部的銅配線 ^ 另外，作為未研磨而殘留的障蔽用金屬1 3 8，形成障 敝用金屬130(圖20)。 在這裏’銅的CMP作業基本上由下述3個過程構成。 (1) 藉由化學方式在銅膜的表面上，形成用於阻止銅的 姓刻的保護膜； (2) 藉由採用研磨布的研磨，以物理方式，僅僅將凸部 (按照原子等級看到的情況的凸部）的保護膜除去； 、（/)借助研磨液，對藉由除去保護膜而露出的凸部的銅 進行蝕刻除去處理。 、 八作為一個實例，下面對採用以甘氨酸（NH2CH2C〇〇H)主成 份的研磨劑的情況下的銅的CMP作業進行描述。首先，藉 由過氧化氫溶液，對銅的表面進行氧化，形成作為钱刻曰保
493234 五、發明說明（7) 護膜的CuO膜。僅僅凸部的CuO膜按照物理方式，藉由採用 研磨布的研磨，被除去，處於由此露出的中間氧化狀態的 銅（Cu(H2 0 )42+或Cu20)與甘氨酸之間發生反應。（Cu(h2〇)广 或Cue)與甘氨酸之間的反應藉由下述反應式（丨）表示。 反應式1
Cu(H2 0 )42+ + 2NH2CH2C00H—Cu(NH2CH2C00H)2 + 4H20 + 2H+ .......(1) 按照前述反應式（1)，處於中間氧化狀態的銅與甘氨酸 之間發生反應’生成銅甘氨酸絡合物，該銅甘氨酸絡合物 溶解於作為反應的副生成物的水中。另外，藉由在ϋ 139的CMP作業中所採用的㈣液，幾乎無法^去作為障 用金屬138的底層的矽氧氮化膜125。 、然後，藉由CVD >去_，按照覆蓋銅配線131的頂 ι12的在目整的個/私上升t成石夕氮化膜132(圖21)。形成氮化石夕膜 勺目的在於.銅的氧化物的(：11〇等為絕、 配線電阻，必須防止鋼配線131的表面 表面進行洗淨時，咬 的洗斤液對銅的 次精由CMP作業’對銅進行研磨時形 膜鋼的CMP作業中，最好減小蝕刻伴1 Μ的CuO膜的厚度。 〜』以〜彳乐5隻 【發明所欲解決之問題】 題但是’這樣的已有的半導體裝置之製造方法具有下述問 弟1問韻
493234 五、發明說明（8) 圖2 2為用於說明對應於圖2 1所示的構造，在相同的配線 層内相互鄰接的2根配線之間產生的配線電容的模式圖。 石夕氧氮化膜1 2 5的膜厚以11表示，比介電係數以g 1表示， FSG膜124的膜厚以t2表示’比介電係數以ε2表示。另 外，圖2 2所示的左側的銅配線1 3 1與右側的銅配線1 3 1之間 的間距以d表示。但是，障蔽用金屬13〇視為銅配線131的 局部。另外，圖2 2所示的2根銅配線1 3 1之間產生的配線電 容在夾持矽氧氮化膜125的部分為C1，在夾持FSG膜124的 部分為C 2。於是，單位長度的總配線電容c 〇由下述式（2) 表示。 反應式2 CO = C1+C2 = εΐ e0(tl/d) + ε 2 e0(t2/d) ...(2) 在這裏，ε 0為真空中的介電係數。在式（2 )中，比如， εΐ 二 6·0，ε2 二 3.7，d 二 0.2，計算配線電容c〇， C1，C 2。圖2 3為11 + 12固定在4 0 0 n m，以使11變化的情、、兄 下的C 0，C1，C 2的值作為標繪點的曲線。根據該曲線知 道’ ΐ 1較小的場合的電容C 0較小。另外，圖2 4為11 = 5 0 n m，12 = 3 5 0 n m，使ε 1變化的情況下的，使c 〇，q C2的值為標繪點的曲線。根據該曲線知道，ε }較小的& 況下的電容也較小。 ' 尽
根據上面所述知道，為了減小鄰接的配線之間產生的_ 線電容，最好，FSG膜的研磨防止膜採用下述絕緣膜，\配 絕緣膜具有相對CMP法的銅的研磨，具有耐研磨性，蓮遠 其材質的比介電係數較小，另外，在FSG膜上，以較、且 J、的
第13頁
五、發明說明（9) 厚度形成該絕緣膜。 但是，目前並沒有看刭下、+、u 府 θ 士 a " γ 有幻下述的絕緣膜，其相對銅的研 磨，具有矽氧氮化膜的耐wα ^
¢: , r. ^ 0 α ,卞研磨性，其比介電係數小於矽氧 虱化版。於疋，目前的愔況I 人;ρ ^ _务π π 除了FSG膜的研磨防止膜適 ..,^ ^ ^ ^ ^虱化膜的膜厚較小的方法以 外’具有難於使產生相鄰配綠 义 Η丨配線之間的配線電容降低而超過 則述值的問題。 弟2問題 直η表示,由過去的半導體裝置之製造方法製造的， ’s配’“21 ’12 8的4導體裝置的構造的剖面圖。 =使具有多層配線構造的半導體裝置細微化，由於還使 頂層的銅配線128(或障蔽用金屬127)與底層的銅配線12ι 的接觸面積減丨’故必然界面電阻較大。但是，在藉由過 去的半導體裝置之製造方法製造的半導體裝置中，具有接 觸面積縮小造成的上升值更大，I面電阻 加程度較大 的問題。 人們知返’其原因在於，在對矽氮化膜丨22進行蝕刻時 所採用的蝕刻氣體與銅配線之間反應而生成的異物位於接 觸界面上’或絕緣性較高的銅的氧化膜（圖25中的Cu〇膜 1 4 0 )位於銅配線1 21的頂面内。Cu〇膜丨4 〇藉由下述方式形 成，该方式為·在銅配線丨2 i的形成作業與矽氮化膜丨2 2的 形成作業之間，銅配線1 21的頂面自然發生氧化，或作為 CMP的銅配線121的|虫刻保護膜的Cu〇膜殘留於銅配線121的 頂面。CuO膜140的厚度在數十〜數百nm的範圍内，但是由
89116863.ptd 第14頁 493234 五、發明說明（ίο) 於CMP作業的銅膜的過度拋光值越大，Cu0膜14〇的膜厚 大。另外，CuO膜140的膜厚越大，前述界面電阻越大^ 外’由於銅配線121的剖面積較小，故配線電阻本身也較 大。 如果在形成頂層的障蔽用金屬127之前，藉由洗淨，將 在接觸孔的底面露出的CuO膜140除去’解決前述問題。但 是，實際的情況是，特別是在細微化的半導體裝置中， 於接觸孔的直徑較小，故不能夠進行充分洗'^ 全將CuO膜140除去。 个m & 亡發明是為了解決前述問題而提出的，本發明的 於對應於前述第1問題，獲得下述的半導體裝置之制迕方 該方法在確保CMP法的金屬膜的研磨的耐研磨^同 ::二避免在FSG膜的研磨防止膜中採用比介電係數較大的 乳：：膜丄由此可減小相鄰接的配線之間產生的配線電 7 :外，本％明的目的在於對應於前述第2問題，獲得 在im己線構造的半導體裝置之製造方法，該方法 配頂層配線之前的作業中，藉由適當地除去位於底層 阻。 礼化物可減小界面電阻或配線電 _ 【解決問題之手段】 J發明的申請專利範圍第！項所述的半導 万去，該方法具備下述作聿··（a)左念昆l ^ 内1古4入必七f & 系 u)在底層上，形成其頂面 ;、有产含稀有氣原子的稀有氣體含有層的絕緣膜； )有遥擇地除去前述絕緣膜，直 、 ^ ^ 直主則述底層露出；（C)在
五、發明說明（Η) =前述作業⑻獲得的構造上 人 ~ 、巴另表T研磨除去，直至前述絕緣；成〜屬冑；⑷將前述 方法，其特徵在於在前述夂，戶；的半導體裝置 2體原子含有層藉由使；二;=過程中，前述稀 膜令的方式形成。 有乳體原子進入前述絕緣 之2方請專利範圍第3項所述的半導 之製造== = 或2項所述^^ 膜，該方法還具備下述作；、:〔n為包含氟原子的絕緣 業（c)之間實現的，使藉由前过(if前述作業（b)與前述作 側面附近所包由引述溝槽露出的前述絕緣膜的 (f)在前述作業（e)=二二=子與前述絕緣膜脫離的作業； 由前述溝槽形成的露二=(:)之間實現的’使分別藉 底層的頂面上，开彡占产#别返1巴緣膜的前述側面上和前述 中’前述金屬膜：二敝用金屬的作業；在前述作業(C) 還有，太i 珂述障蔽用金屬。 造方法關於中梦2二2專，範圍第4項的半導體裝置之製 方法，其特徵二二二=第3項所述的半導體裝置之製造 式為…作獲業= 另外，本發明的申& X于的構造進行熱處理。 造方法關於—種半導:壯利範圍第5項的半導體裝置之製 製造方法，該方法具ί 製造方法關於半導體裝置之 &作業：（a)在第1絕緣膜的頂面
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五、發明說明（12) 内’有選擇地形成第丨金屬配線；（b)在前述第丨絕緣膜 上，形成第2絕緣膜；（c)藉由下述方式，使前述第1金屬 配線的頂面露*，該方式為··有選擇地對前述第2絕緣膜 的頂面進行下挖處理，形成溝槽；（d)在前述第i金屬配線 2前述頂面内，導入不純物；（e)在前述作業（d)之後，對 岫述第1金屬配線的前述頂面進行洗淨；（f)在藉由前述作 業（e)獲得的構造上，形成金屬膜；（g)藉由對前述金屬膜 進行研磨除去，形成第2金屬配線，直至前述第2絕緣膜的 前述頂面露出。 ' 另外’本發明中的申請專利範圍第6項所述的半導體裝 置之製造方法關於申請專利範圍第5項所述的半導體裝置 之製造方法，前述不純物為稀有氣體原子，前述作業（d) 藉由下述方式實現，該方式為··在注入能量在5〜3〇keV的 範圍内’摻雜量在1 X 1 〜1 x 1 〇i5/cm2的範圍内的條件 下’以離子方式注入前述稀有氣體原子。 還有，本發明中的申請專利範圍第7項所述的半導體裝 置之製造方法關於申請專利範圍第5項所述的半導體裝置 之製造方法，其特徵在於在前述作業（d)中，還將前述不 純物導入藉由前述溝槽形成的第2絕緣膜的側面内，作為 前述不純物，導入矽，氧，臭氧中的任何一個。 另外’本發明中的申請專利範圍第8項所述的半導體裝 置之製造方法關於申請專利範圍第5項所述的爭導體裝置 之製造方法，其特徵在於在前述作業（d )中，還將前述不 純物導入藉由前述溝槽形成的第2絕緣膜的側面内，作為
五、發明說明（13) 前述不純物，導人氮 再有，丨發明中的申請專利 置之製造方法關於申請專利範 項所述的半導體裝 之製造方法，其特徵在於前述 項所述的半導體裝置 現，該方式為··在注入能量在5〜菜（d)藉由下述方式實 在5x 〜5x i〇】vcW的範圍 30keV的範圍内，摻雜量 入氮。 ϋ條件下，以離子方式注 另外’本發明中的申諳衷〜 裝置之製造方法，其特徵在於Kf0項關於一種半導體 在底層上’形成含有氣原子的：：：具:二述作業：⑷ 除去前述絕緣膜，直至前诚、、表M , (b)稭由有選擇地 包含於藉由形成前述溝槽而二:露j、，、形成溝槽；（c)使 的前述氟原子，盥前、戒π接路出的前述絕緣膜的側面附近 後，在藉由形成前述溝二k 離；（d)在前述作業（C)之 面上和前述底層的頂面ϋ 1出的前述絕緣膜的前述側 障蔽用金屬上，形成金屬膜二金八屬;在前述 除t，直至前述絕㈣Μπϋ'ν4至屬膜進行研磨 之製ί方i:: ϊ申請專利範圍第11項所述的半導體裝置 势迕方：？請專利範圍第ι〇項所述的半導體裝置之 ΚΓΓ· !徵在於前述作業(〇藉由下述方式實現， 〆再^:.對猎由作業（b)獲得的構造進行熱處理。 詈θ拉i t發明中的申請專利範圍第12項所述的半導體裝 穿ί:i t請專利範圍第1至11項中任^項所述的半導體 衣置之製造方法製造的。
、發明說明（14) 【實施形態1】 复^#態1
、胃圖1〜6為依作業的順序，表示本發明的實施形態1的半 ^體裝置之製造方法的剖面圖。本實施形態1的半導體裝 置之製造方法以習知技術的說明中所描述的，具有多層銅 ^線的半導體裝置為物件，圖1〜6表示形成這樣的半導體 裝置中的配線層的一個單位的方法。由於位於TE〇s膜1的 y Φ的半導體裝置的形成方法與習知的形成方法相同，故 省略對其的描述。因此，在圖1〜6中，實際上，位於TE〇s 膜1的下方的半導體基板，M〇S電晶體，元件分離絕緣膜， 層間絕緣膜等的描述省略。 首先，藉由CVD法等，形成TE0S膜！。接著，藉由CVD法 或PVD法，在TEOS膜1上，形成比介電係數小kTE〇s膜的絕 緣膜（在這裏’為FSG膜2)(圖1)。
另外，按照 入膜中的方式 成由包含稀有 層3 (圖2 )。該 的濃度可藉由 進行控制，該 在這裏，稀 學結合。由於 比介電係數基 層3中，或FSG
稀有氣體原子（氦，氖，氬，氪，氙，氡 ，連續地進行FSG膜的CVD，或PVD處理，形 氣體原子的FSG膜形成的稀有氣體原子含有 稀有氣體原子含有層3内部的稀有·氣體原子 調整稀有氣體的溫度，分壓，流量的方式， 遭度在1 〇18〜1 〇21 /cm3的範圍内。 有氣體原子未形成與構成FSG膜的原子的化 稀有氣體原子本身基本上不分極，故單體的 本上為1。於是，如果在稀有氣體原子含有 膜2中，產生輻射損壞，則由於基本上不產
493234 五、發明說明（15) "一' 生新的分極，以將稀有氣體原子導入FSG膜中的方式而形 f的稀有氣體原子含有層3的比介電係數相對FSG膜2的^ 介電係數，基本上.沒有變化。另外，由於稀有氣體原子為 絕緣體，故也不會使層間絕緣膜的局部的FSG膜的絕緣特 性變差。 、、
/接著，藉由照相製版法，在稀有氣體原子含有層3上， 形成具有規定開口圖形的阻劑4。然後，以阻劑4作為罩 幕，沿深度方向，藉由蝕刻比較高的異方性乾式蝕刻法 對稀有氣體原子含有層3和FSG膜2依次順序，進行蝕刻户 理、，使TEOS膜1的頂‘露出。其結果是，形成下述溝槽广 該溝槽5具有由稀有氣體原子含有層3和FSG膜2構成的曰側 面，由TEOS膜1%成的；！面，其深度等於稀有^體原子含 有層3和FSG膜2的總膜厚（圖3 )。 然後’在將保護膜4除去之後，藉由RTA(Rapid Therma A^nea 1 ]·夬速熱退火）法的熱處理，或採用擴散爐的敎處 理’使由形成溝槽5而露出的FSG膜2的侧； 熱處理氣氛氣體也可為氧^ :吼軋胆和非乳化氣鼠氣體中的任何一個。藉由前述的$
ί Ϊ度^ Μ的侧面附近處的氣濃度低於FSG膜2的内部; 之後’藉由減:鑛法等，在溝槽 —從士 >舰IS 1人丄 的側面和底面上，以石 在稀有氣體原子含有層^ P —田入®^ u // 上，形成障蔽用金屬6。 Ρ早敝用金屬6的材質為丁 a，τ Μ 、勺 Q，un，ΤιΝ，WN，TaN C ，TiN f ，WNxCy，TaNxFy，TiNxFy，WNF，Tiw T w: X: x y 〜ry 1 1 W，TaW等。在這裏，
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五、發明說明（16) 。接著，藉由電解電鍍 。銅膜7填充到溝槽5的 子含有層3的頂面的方 X ’ y表示構成分子的原子的組成比 法或CVD法’在整個面上形成銅膜7 内部’並且其按照高出稀有氣體原 式形成（圖4 )。 然J 法’對銅膜7和障蔽用金屬6， 序二^丁研磨除去處理’直至稀有氣體原子含有層3白 面路出。由此，未研磨掉而殘留的銅膜7 頁 部的銅配線9。另外，夫研廢垃品戌 具死溝4日5内< 障蔽用金屬8(圖5) 痛而殘留的障蔽用金屬6形成 3中在這Λ’Λ於將稀有氣體原子導入稀有氣體原子含有層 3中*其研磨率小於FSG膜的研㈣。其原因如下所述有a /〇’膜错Λ採用研磨布的研磨，以機械方式僅像將凸部的 二Λ 後，在因研磨而露出的凸部的銅與研磨， :ϊ3Λ’藉由蝕刻除去時，同時露出的稀有氣體原“ ί構成::：定的面密度，為稀有氣體原子覆蓋。由 應受ί ί Ξ ?原子含有層3的原子與研磨劑的蝕刻反 可容易/疋’在稀有氣體原子含有層3的頂面露出 — 易仔止研磨，可防止對FSG膜2進行研磨。 上Ϊ L為了防止銅配線9的頂面氧化，在整個面上，形 石夕i(si石c)膜1〇(圖6)。但是’也可形成石夕氧氮化膜或碳化 矽M(SlC)，以便形成氮化矽膜1〇。 ▲ ^ =按恥刖述方式，採用實施形態丨的半導體裝置之製 tzi沾^ #不像習知的半導體裝置之製造方法那樣，FSG膜 、，防止膜’形成矽氧氮化膜1 2 5，該實施形態1的
\\312\2d.code\89-ll\89ll6863.ptd 第21頁 493234 五、發明說明（17) 方法以將稀有氣體原子導入FSG膜中的方式而形成的稀有 氣體原子含有層3用作研磨防止膜。因此，由於比介電係 數的較大矽氧氮化膜不必用作層間絕緣膜的一部分，故可 降低在相互鄰接的銅配線9之間產生的配線電容。其結果 是，可實現延遲時間較短，可高速動作的半導體積體電 路0 另外’由於藉由熱處理，使因形成溝槽5而露出的F S G膜 2的側面附近所包含的氟脫離，故可防止氟原子遷移或擴 散到此後的障蔽用金屬8，6中。於是，玎避免下述情況， 即藉由遷移或擴散的氟原子，障蔽用金屬8，6的組成比發
生變化，在FSG膜2與障蔽用金屬8，6之間，產生剝離。 士還有’在JP特開平1〇一242〇28號文獻中，描述了半導體 裝置之製造方法，該方法具備下述作業：當在層間絕緣膜 的頂面内，形成用於埋入配線材料的溝槽時，（1 )在採 用&的規定的濺鍍蝕刻條件下，在層間絕緣膜的表面， :離子處理，或（a —2)在層間絕緣膜的表面内，注入 I;^(a-2) ^ ^ ^ ^ ^ ^ ^ 形成規疋的開口圖形的阻劑；（c)以 ，為罩幕，對層間絕緣膜進行㈣。料， :?由這樣的處理，層間絕緣膜的 量= 善，相對保護材料，呈現良好的密合性。貝里侍以改 但是，在該方法中，由於在層間絕緣膜 ，壞等的缺陷’故產生層間絕緣膜的嗜=内’產生
不利情況，或在藉由CMP法對銅膜進行研磨日Γ特性變差的 T ’產生層間
第22頁 五 、發明說明（18) 絕緣膜的研磨率較大，銅配線的頂面不均勻的不利情況 如果抓用前述實施形態1的半導體裝置之製造方法，由 由CVD法或PVD法’形成稀有氣體原子含有層3，不產 生輪射，不產生前述的不利情況。 麵=7〜14依作業的順序，表示本發明的實施形態2的半導 肢政置之製造方法的剖面圖。在這些附圖中，盥圖丨〜6相 ，鄉省略實際上位於^⑽膜丨的下方的半導體基板，M〇s電 曰曰肢，元件分離絕緣膜，層間絕緣膜等的描述。
首先，藉由CVD法或PVD法，依次形成TE〇SM1 1%膜2 ，矽氧氮化膜50(圖7)。但是’也可形成與前述實施形態丄 相同的稀有氣體原子含有層3或碳化矽膜（s丨c )，以便代替 矽氧氮化膜5 0。 接著，藉由在矽氧氮化膜50上形成具有規定的開口圖形 的保護膜之後，以該保護膜作為罩幕，依次對矽氧氮化膜 5 0和F S G膜2進行異方性餘刻，形成溝槽5。然後，在將阻 劑除去之後，藉由借助CMP法，對堆積於整個面上的銅膜 進行研磨’形成填充溝槽5内部的障蔽用金屬8和銅配線 9(圖 8)。
之後’藉由CVD或PVD法，依次在整個面上，形成氮化矽 膜11 ’ TEOS膜12，FSG膜13，矽氧氮化膜14。接著，在矽 氧氮化膜1 4上，形成具有規定的開口圖形的保護膜1 5，之 後’以保護膜1 5作為罩幕，藉由沿深度方向，蝕刻率較高 的異方性的乾式蝕刻法，依次對矽氧氮化膜丨4，FSG膜
89116863.ptd 第23頁 五、發明說明（19) - = ：ΛΕΟδ膜12，氮化石夕膜11進行#刻，直至鋼配線9的頂 面路出，由此形成接觸孔（圖9)。 、' 、 觸!將保護膜15除去之後’藉由旋轉鍍膜法，在接 貫例，具有用作KrF或ArF用的阻劑的化學放:^ ; 7勺 時，按照有機拴塞17的頂面與TE〇W12的頂=其1 ° = 一致的方式，調整有機丨7的膜厚。 、^本上保持 接著，在矽氧氮化膜丨4上，形成具有 之後’將阻劑18作為罩幕，藉由沿==圖： 率較咼的異方性的蝕刻法，依次 ^向，蝕刻 13進行蝕刻，直至TE〇s膜12的頂面露出二和FSG膜 2 0。此時，由於在接觸' > 成溝槽1 9， ,Μ 、表禾對鋼配線9進行蝕刻 你从 ^ 有機检塞17除去，銅配線9的頂面露出 卜然後，將 然後，藉由離子注入法， 裏，氬離子21等的稀有氣體原= 入不純物（在這 為.注入能量在5〜3〇keV _ 以左入條件 的範圍内。該離子注入即可1013〜lx，/Cm2 入，也可在0〜45度範圍的：9度的範圍内的固定注 由該不純物的離子注入，在比、疋轉離子 >主入。即使在藉 内，形成㈤等的銅的氧化物^如卜开^成銅配線9的頂面 化物破壞。此外，也可注入广月况下，仍可將該銅的氧 氣體原子，獲得與前述相同：效：：：’臭氧，代替稀有 中屯成的障蔽用金屬22與絕緣膜(氮化了 i 第24頁 89116863.ptd 493234 五、發明說明（20) 石夕膜1 1 ’ TEOS膜12，FSG膜13，矽氧氮化膜14)之間的密合 性。還有，可防止下述情況，該情況指在還藉由傾斜旋轉 /主入’向側面導入氮的情況下，構成在此後形成的銅配線 25 ’ 28的銅原子擴散到TE0S膜12，或FSG膜13氮的層間絕 緣膜内部’並且可防止下述情況，該情況指位於FSG膜j 3 的側面附近的氟遷移或擴散到障蔽用金屬22中。該氮的注 入條件為：注入能量在5〜3〇KeV，摻雜量在5 χ ι〇ΐ3〜5 χ 1 〇15/cm2的範圍内。 另外，在圖11中，在除去阻劑18之前，注入不純物的離 子，但是如圖1 2所示，也可在除去阻劑丨8之後，注入離 子。此外，即使在不採用離子注入法，而藉由電浆摻雜 >去二導入不純物的情況下，或即使在於爐内，形成低 虱f力，導入不純物（低溫高壓退火法）的情況下， 獲得與前述相同的效果。 之後，藉由採用稀有氣體與氫氣體 刻洗淨，將因不純物導入而破壞的銅的氧化： 屬著22在:去之後，藉由㈣法等，形=蔽：金 二電解電鑛法或^ 在這裏，由於濺鍍法具有異方4 r侧面上難於沈積的性質。最好形成 以便防止鋼原子朝向層間絕緣膜内 ^里 障蔽用金屬22的膜厚過大，則由於在此後形：的=:果 第25頁 \\312\2d-code\89-ll\89116863.ptd
I 493234 五、發明說明（21) 25 ’ 28的截面積減小’故產生銅配線25，28的配線電阻上 升的不利情況。於是’為了使銅配線25，28的配線電阻保 持在較小的值，不能將障蔽用金屬2 2的膜厚設定得過大。 但是，在圖11，12所示的作業中，導入作為=純物=氮的 情況下，在使銅配線2 5，2 8的配線電阻較小的同時，可適 當防止銅原子朝向層間絕緣膜内部移動。另外，即使在^ 由電漿摻雜法，形成較淺的，較濃的氮注入層的情況下，9 仍獲得相同的效果。 曰 接著，藉由CMP法，依次對銅膜2 3和障蔽用金屬2 2進行 研磨除去處理，直至矽氧氮化膜_丨4的頂面露出。由此，未 研磨而殘留的銅膜23形成填充溝槽丨9，20的内部的銅配線 =，28。另外，作為不研磨而殘留的障蔽用金屬22形成障 蔽用金屬24，26。然後，在整個面上形成氮化矽膜29，以 f防止銅配線25，28的頂面發生氧化（圖14)。另外，由於 W述的作業同時形成銅配線2 5和銅栓塞2 7，故將其稱為 丨’ damass i η 法丨’ ° ’、 ” 、上如果按照前述方式，採用實施形態2的半導體裝置之製 η二由於導入不純物’㈣形成於底層配；、的頂：内 二壞。於是，⑹果與沒有銅的氧化物的破壞 :乍τ的過去的半導體裝置之製造方法相比較，在形成頂層 配線之前，當藉由洗淨，除去銅的氧化物 銅的氧化物除去。 τ 了谷易地將 膜：：FSG在膜前述Λ施？1和2中’比介電係數較小的絕緣 則木福膜。但是，也可採用比介電係數較小的其他的
493234 五、發明說明（22) 絕緣膜。比如，可接田盔& (hydrogen silse •虱氧化矽，倍半矽氧烷化氫 喧Θ琳取人物^qU1〇Xane)(HSQ)，氟化矽（ΡΑΕ)，聚笨 奎〇啉水e物，氟聚醯亞胺，甲基 = =3)/聚亞芳基_^，=二採# 亂4的低介電係數的氣體。 /此外，下面對在前述實施形態丨和2中， 金屬酌線而 形成銅配線的情況$ & #^ & J 况進仃彳田述，但是，即使在下述的情％ x明仍疋有效的，該情況指形成金，銀，鋁，鎢， 、白’<、’鍅等的其他金屬，或金屬合金，金屬矽化物。 =本發明中的申請專利範圍第j項所述的方法，在作 業Cd)中，當對金屬膜進行研磨除去時，由於稀有氣體原 子含有層的表面以一定的面密度，為稀有氣體原孑覆蓋， 故構成稀有氣體原子含有層的原子與研磨劑之間的蝕刻反 易地停止研磨 另外，按照本發明的申請專利範圍第2項的方法，六τ曰 由離子注入，導入稀有氣體原子的情況不同，町避免在絕 緣膜内，輻射破壞。 此外，按照本發明的申請專利範圍第3項的方法，由於 使包含絕緣膜的側面附近的氟原子脫離，故可防止氟原子 在障蔽用金屬中移動，町避免在絕緣膜與障蔽用金屬之間 產生剝離。 還有，按照本發明的申請專利範圍第4項的方法，藉由 簡單的熱處理作業，使絕緣膜内所包含的氟原子與絕緣膜 應受到抑制。於是，在絕緣膜的頂面露出二時刻，可以容 與藉 \\312\2d-code\89.1l\89H6863.ptd
第27頁
493234
内部脫離。 再有，按照本發明的申請專利範圍第5 方法，即使 ”由自f氧化等方式’在第】金屬配線的頂面内，形成 孟屬乳化物的情況下，藉由在作業（d)中， 不純物， 仍可將該金屬氧化物破壞。於是，在作 在對第i =配線的頂面進行洗淨時，可容易地將金屬㈣氧化物 另外，按照本發明的申請專利範圍第6項的方法，可有 效地將形成於第1金屬配線的頂面内的金屬氧化物破壞。 ^此外，按照本發明的申請專利範圍第7項的方法，可使 第2金屬配線與第2絕緣膜的密合性提高。、 爾有，按照本發明的申請專利範圍第8項的方法，可# 第2金屬配線與第2絕緣膜的密合性提高。另外，/ 成第2金屬配線的金屬原子朝向第2絕緣 防止構 包含於第2絕緣膜内的原子朝向第2 配^ ’並且防止 再有，按照本發明的申請專利範圍内部移動。 效地破壞形成於第丨金屬配線的頂面内的金 $从可有 另外，按照本發明的申請專利範圍第丨〇項的4 。 使包含於絕緣膜的侧面附近的氟原子脫離，故’由於 子在障蔽用金屬移動，並且可防止在絕 U = f 之間產生剝離。 /、I早献用金屬 項的方法，藉由 的氟原子與絕緣 此外，按照本發明的申請專利範圍第Η 簡單的熱處理作業，可使包含於絕緣膜内 膜内脫離。 493234 五、發明說明（24) 還有，按照本發明的申請專利範圍第1 2項的方法，由於 可減小相互鄰接的配線之間產生的配線電容，故可實現延 遲時間較短的，可進行高速工作的半導體裝置。 【元件編號之說明】 1 、 12 : TEOS 膜 2 、 13 : FSG 膜 ❿ 3 :稀有氣體原子含有層 阻劑 溝槽 障蔽用金屬 銅膜 障蔽用金屬 9 ： 銅配線 10 氮化 矽 膜 11 氮化 矽 膜 12 TEOS 膜 13 FSG膜 14 矽氧 氮 化膜 15 保護 膜 16 接觸 孔 17 有機 栓 塞 18 阻劑 19 、20 ·· 溝 槽 21 •鼠離 子
89116863.ptd 第29頁 493234 五、發明說明（25) 2 2 :障蔽用金屬 23 :銅膜 24、26 ··障蔽用金屬 2 5、2 8 :銅配線 2 7 :銅栓塞 5 0 :矽氧氮化膜 1 0 1 : p型半導體基板 1 0 2 :通道阻擋層 1 0 4 :閘極絕緣膜 1 0 5 :閘極電極 1 0 6 :閘極構造 1 0 7 :絕緣膜 108 ：側壁 1 0 9 · η型不純物區域 I 1 0 : η+型不純物區域 111 :金屬石夕化物 112 : FSG 膜 II 3 :氮化矽膜 11 4 :接觸孔 11 5 :障蔽用金屬 11 6 :鎢栓塞 117 ·· FSG 膜 11 8 :矽氧氮化膜 11 9 :接觸孔
89116863.ptd 第30頁 493234 五、發明說明（26) 120 障蔽 用 金 屬 121 銅配 線 122 矽氮 化 膜 123 TEOS 膜 124 FSG膜 125 矽氧 氮 化 膜 126 接觸 孔 127 障蔽 用 金 屬 128 銅酉己 線 129 溝槽 130 障蔽 用 金 屬 131 銅配 線 132 氮化 矽 膜 133 單位 134 保護 膜 136 阻劑 137 深度 138 障蔽 用 金 屬 139 銅膜 140 CuO膜
疆__1 89116863.ptd 第31頁 493234 圖式簡單說明 圖1為依作業的順序，表示本發明的實施形態1的半導體 裝置之製造方法的剖面圖。 圖2為依作業的順序，表示本發明的實施形態1的半導體 裝置之製造方法的剖面圖。 圖3為依作業的順序，表示本發明的實施形態1的半導體 裝置之製造方法的剖面圖。 圖4為依作業的順序，表示本發明的實施形態1的半導體 裝置之製造方法的剖面圖。 圖5為依作業的順序，表示本發明的實施形態1的半導體 裝置之製造方法的剖面圖。 圖6為依作業的順序，表示本發明的實施形態1的半導體 裝置之製造方法的剖面圖。 圖7為依作業的順序，表示本發明的實施形態2的半導體 裝置之製造方法的剖面圖。 圖8為依作業的順序，表示本發明的實施形態2的半導體 裝置之製造方法的剖面圖。 圖9為依作業的順序，表示本發明的實施形態2的半導體 裝置之製造方法的剖面圖。 圖1 0為依作業的順序，表示本發明的實施形態2的半導 體裝置之製造方法的剖面圖。 圖1 1為依作業的順序，表示本發明的實施形態2的半導 體裝置之製造方法的剖面圖。 圖1 2為依作業的順序，表示本發明的實施形態2的半導 體裝置之製造方法的剖面圖。
89116863.ptd 第32頁 493034 前簡單ir明- 89116863 90· 口· 曰 修正 圖1 3為依作業的順序，矣；士 .曾蝴狀菩少制、生士， 表不本發明的實施形態2的半導 月豆衣置之製造方法的剖面圖。 圖1 4為依作業的順序，表μ奘罟&制、止古4 AA 表不本杳明的實施形態2的半導 月豆衣置的製造方法的剖面圖。 圖1 5為表示過去的半導體裝置叫 圖1 6為依作業的順序，.的oj面圖 法的剖© ®。 表7F過去的半導體裝置的製造方 圖1 7為依作業的順序 法的剖面圖。 圖1 8為依作業的順序 法的剖面圖。 圖1 9為依作業的順序 法的剖面圖。 圖2 0為依作業的順序 法的剖面圖。 圖2 1為依作業的順序 法的剖面圖。 表示過去的半導體裝置之製造方 表不過去的半導體裝置之製造方 表不過去的半導體裝置之製造方 表示過去的半導體裝置之製造方 表不過去的半導體裝置之製造方 圖22為用於說明在相同的配 線之間產生配線電容的模式圖？内’ 才目互鄰接的2個 圖23為表示使砂氣氮化膜的膜厚變化的情況下的配線電 容量的變化的曲線1 丰導體裝署+ ^、 製造的半導體 圖25為表示利用現有的半導體 體裝置的構造的剖面圖„ 置之衣&方法製造的半 , = 半導雜裝置之製造方法 導
89116863.ptc 第33頁

Claims (1)

  1. 9〇. η」3修正 年月曰$ >_補.充 k 89116863 -ί：_Μ 曰 修正 ~六、申請專系Γ範圍 1. 一種半導體裝置之製造方法，具備下述作業： (a) 在底層上，形成其頂面内具有包含稀有氣體原子的 稀有氣體含有層的絕緣膜； (b) 有選擇地除去前述絕緣膜，直至前述底層露出； (c )在藉由前述作業（b)獲得的構造上，形成金屬膜； (d) 將前述金屬膜研磨除去，直至前述絕緣膜的頂面露 出。 2. 如申請專利範圍第1項之半導體裝置之製造方法，其 中在前述作業（a )中，藉由堆積方式形成前述絕緣膜； 在堆積前述絕緣膜的過程中，前述稀有氣體原子含有層 藉由使前述稀有氣體原子進入前述絕緣膜中的方式形成。 3. 如申請專利範圍第1或2項之半導體裝置之製造方法， 其中前述稀有氣體原子為氦，氖，氬，氪，氙，氡中的任 何一個。 4. 如申請專利範圍第1或2項之半導體裝置之製造方法， 其中前述絕緣膜為包含氟原子的絕緣膜； 該方法還具備下述作業： (e) 在前述作業（b)與前述作業（c)之間實現的，使藉由 前述溝槽露出的前述絕緣膜的側面附近所包含的前述氟原 子與前述絕緣膜脫離的作業； (f )在前述作業（e )與前述作業（c )之間實現的，使分別 藉由前述溝槽形成的露出的前述絕緣膜的前述側面上和前 述底層的頂面上，形成障蔽用金屬的作業； 在前述作業（c)中，前述金屬膜形成於前述障蔽用金屬 9〇β 11 修正
    89116863.ptc 第34頁
    493234 _案號89116863_年月曰 修正__ 六、申請專利範圍 上。 5. 如申請專利範圍第4項之半導體裝置之製造方法，其 中前述作業（e)藉由下述方式實現，該方式為：對由前述 作業（b)獲得的構造進行熱處理。 6. —種半導體裝置之製造方法，具備下述作業： (a) 在第1絕緣膜的頂面内，有選擇地形成第1金屬配 線； (b) 在前述第1絕緣膜上，形成第2絕緣膜； (c) 藉由下述方式，使前述第1金屬配線的頂面露出，該 方式為：有選擇地對前述第2絕緣膜的頂面進行下挖處 理，形成溝槽； (d )在前述第1金屬配線的前述頂面内，導入不純物； (e )在前述作業（d)之後，對前述第1金屬配線的前述頂 面進行洗淨； (f )在藉由前述作業（e )獲得的構造上，形成金屬膜； (g)藉由對前述金屬膜進行研磨除去，形成第2金屬配 線，直至前述第2絕緣膜的前述頂面露出； 在前述作業（d)中，還將前述不純物導入藉由前述溝槽
    89116863.ptc 第35頁 493234 修正 六、申請專利範圍 式’使前述第t金屬配線的頂面霪出，玆 地對前述第2絕i膜的頂面進杆下控虚 一理二幵曹； 7~~ 竭配綠的刖頁面内，導入不純物； 述第i金屬配線的前述頂 面進行洗淫; ---— """""" | - # 構造上 金屬配線的前面内 7~~^^^^^^^〇1^造^，形成金屬膜； ^ 述金屬除圭，形成第2会眉配 ^ ~~—述頂面霪出，· 妒f ^ 不純物入藉由前诚溝横 純物，導土 多·如申請專利範圍第7項 中前述作業⑷藉由下述方= =造方法’其 量在5〜30keV的範圍内，摻旦 Λ式為·在 >主入能 範圍内的條件下，以離子在5^Χ、1013〜5x l〇iVcm2的 1 一種半導體裝置之掣^注入則述稀有氣體原子。 (仙層上，形成含有Y/二備以下作業： ⑻藉由有選擇地除去吁：原子的 '、巴緣膜； 出，形成溝槽；、則述絕緣膜，直至前述底層露 (C )使包含於藉由形成义、 側面附近的前述氟原；广逃」冓槽而露出的前述絕緣膜的 (d)在前述作業（c)之後與則^絕緣膜脫離； 的前述絕緣膜的前述侧面上f u成哥述溝槽分別露出 _ 和珂述底層的頂面上，形成障 1 89116863.ptc 第36頁 493234 _案號 89116863 六、申請專利範圍 年 曰 修正 蔽用金屬； (e)在前述障蔽用金屬上，形成金屬膜； 前 (f )對前述金屬膜進行研磨除去，直至前述絕緣膜的 述頂面露出。 .如申請專利範圍第2項之半導體裝置之製造方法，其 中前述作業（c)藉由下述方式實現，該方式為：對藉由作 業（b )獲得的構造進行熱處理。
    89116863.ptc 第37頁
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI579918B (zh) * 2015-04-12 2017-04-21 東京威力科創股份有限公司 開放式特徵部中用以建立介電隔離結構之消去法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3967567B2 (ja) * 2001-07-30 2007-08-29 株式会社東芝 半導体装置およびその製造方法
US7358171B2 (en) * 2001-08-30 2008-04-15 Micron Technology, Inc. Method to chemically remove metal impurities from polycide gate sidewalls
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003257910A (ja) * 2001-12-28 2003-09-12 Fujikoshi Mach Corp 基板における銅層の研磨方法
US6767833B2 (en) * 2002-07-02 2004-07-27 Taiwan Semiconductor Manufacturing Co., Ltd Method for damascene reworking
US7235884B1 (en) * 2003-04-01 2007-06-26 Altera Corporation Local control of electrical and mechanical properties of copper interconnects to achieve stable and reliable via
TWI253684B (en) * 2003-06-02 2006-04-21 Tokyo Electron Ltd Method and system for using ion implantation for treating a low-k dielectric film
DE10328842B4 (de) * 2003-06-26 2007-03-01 Siltronic Ag Suszeptor für eine chemische Gasphasenabscheidung, Verfahren zur Bearbeitung einer Halbleiterscheibe durch chemische Gasphasenabscheidung und nach dem Verfahren bearbeitete Halbleiterscheibe
TWI302720B (en) * 2003-07-23 2008-11-01 Tokyo Electron Ltd Method for using ion implantation to treat the sidewalls of a feature in a low-k dielectric film
US6969952B2 (en) * 2003-08-01 2005-11-29 Hewlett-Packard Development Company, L.P. System and method for automatically routing power for an integrated circuit
JP3910973B2 (ja) * 2004-04-22 2007-04-25 株式会社東芝 半導体装置の製造方法
US7244670B2 (en) * 2004-06-18 2007-07-17 Rensselaer Polytechnic Institute Enhanced step coverage of thin films on patterned substrates by oblique angle PVD
US7192863B2 (en) * 2004-07-30 2007-03-20 Texas Instruments Incorporated Method of eliminating etch ridges in a dual damascene process
US7223691B2 (en) * 2004-10-14 2007-05-29 International Business Machines Corporation Method of forming low resistance and reliable via in inter-level dielectric interconnect
US7442319B2 (en) * 2005-06-28 2008-10-28 Micron Technology, Inc. Poly etch without separate oxide decap
SG10201501328WA (en) * 2006-08-30 2015-04-29 Lam Res Corp Controlled ambient system for interface engineering
US7777344B2 (en) * 2007-04-11 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Transitional interface between metal and dielectric in interconnect structures
CN101289284B (zh) * 2007-04-20 2011-04-20 中芯国际集成电路制造(上海)有限公司 有效控制含氟硅玻璃层间介质层形成中产生的气泡的方法
US20090029274A1 (en) * 2007-07-25 2009-01-29 3M Innovative Properties Company Method for removing contamination with fluorinated compositions
JP5433946B2 (ja) * 2007-12-26 2014-03-05 富士通株式会社 半導体装置の製造方法及びその製造装置
EP2540801A4 (en) 2010-02-25 2013-05-08 Asahi Chemical Ind COPPER OXIDE ENGRAVING AGENT AND ETCHING METHOD USING THE SAME
US8410575B2 (en) * 2010-03-30 2013-04-02 Infineon Technologies Austria Ag High voltage semiconductor devices and methods of forming the same
US8587127B2 (en) * 2011-06-15 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
CN104241120B (zh) * 2013-06-13 2017-03-22 无锡华润上华科技有限公司 防止硅片边缘黏附层脱落的方法
US9054164B1 (en) * 2013-12-23 2015-06-09 Intel Corporation Method of forming high density, high shorting margin, and low capacitance interconnects by alternating recessed trenches
JP6955489B2 (ja) * 2015-10-23 2021-10-27 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 先進ｃｍｐ及び凹部流れのための間隙充填膜の修正
US10636829B1 (en) 2018-10-24 2020-04-28 Himax Technologies Limited Wafer-level optical structure
US11942324B2 (en) * 2020-06-10 2024-03-26 Applied Materials, Inc. Method for BEOL metal to dielectric adhesion
CN111863608B (zh) * 2020-07-28 2023-05-19 哈尔滨工业大学 一种抗单粒子烧毁的大功率晶体管及其制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3979687B2 (ja) * 1995-10-26 2007-09-19 アプライド マテリアルズ インコーポレイテッド ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法
JPH09153472A (ja) 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造装置および製造方法
JP3353874B2 (ja) 1996-09-24 2002-12-03 シャープ株式会社 半導体装置及びその製造方法
JPH10214896A (ja) 1996-11-29 1998-08-11 Toshiba Corp 半導体装置の製造方法及び製造装置
JPH10242028A (ja) 1997-02-27 1998-09-11 Sony Corp 層間絶縁膜とレジスト材料層との密着性改善方法
US6200651B1 (en) * 1997-06-30 2001-03-13 Lam Research Corporation Method of chemical vapor deposition in a vacuum plasma processor responsive to a pulsed microwave source
US6136680A (en) * 2000-01-21 2000-10-24 Taiwan Semiconductor Manufacturing Company Methods to improve copper-fluorinated silica glass interconnects

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI579918B (zh) * 2015-04-12 2017-04-21 東京威力科創股份有限公司 開放式特徵部中用以建立介電隔離結構之消去法

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DE10051583A1 (de) 2001-07-26
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