JP5498751B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。特に、半導体素子間をつなぐ配線構造およびその製造方法に関する。
近年の半導体装置においては配線での信号伝搬の遅延が素子動作を律速している。配線での遅延定数は配線抵抗と配線間容量の積で表される。そこで、配線抵抗を下げて素子動作を高速化するために、配線材料として比抵抗値の小さいＣｕが用いられている。
Ｃｕ多層配線はダマシン（ｄａｍａｓｃｅｎｅ）法で形成される。ダマシン法は、層間絶縁膜等の絶縁膜の堆積工程、絶縁膜を加工して凹部を形成する工程、バリアメタル堆積工程、Ｃｕシードと呼ばれるＣｕ薄膜の堆積工程、Ｃｕ薄膜を電解めっきのカソード電極としたＣｕめっき堆積による凹部内部の埋め込み工程、凹部を除く部分に堆積したバリアメタル及びＣｕの化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）による除去工程、およびバリア絶縁膜堆積工程を有する。
図２１は、従来のＣｕ堆積による凹部内部の埋め込み工程を説明する断面図である。図２１（ａ）に示すように、半導体基板３０上に、絶縁膜３０１、絶縁膜３０２が順に成膜されている。記載は省略しているが、半導体基板３０の上面には、トランジスタなどの半導体素子、それらを被覆する層間絶縁膜、半導体素子と配線層をつなぐためのコンタクト、および場合によっては配線層などが形成されている。絶縁膜３０１の溝内には、バリアメタル膜２０３とＣｕ配線３０４が埋設されている。このＣｕ配線３０４上の絶縁膜３０２には凹部３１５が形成されており、凹部３１５の底面と側面、及び絶縁膜３０２の表面には、バリアメタル膜３１２、Ｃｕシード膜３１４が順に堆積されている。その後、図２１（ｂ）に示すように、Ｃｕシード膜３１４をカソード電極として、Ｃｕシード膜３１４の表面に、めっき法によってＣｕの電解めっき膜３４０を堆積する。図２１（ｂ）は、Ｃｕの電解めっき工程の途中状態を表した断面図である。
Ｃｕ多層配線においては、Ｃｕ配線中にボイドと呼ばれる空洞が存在すると抵抗上昇や信頼性劣化が生じて半導体装置（チップ）の歩留りが低下する問題が生じてしまう。そこで、上記のような電解めっきの際に絶縁膜３０２に形成されている凹部３１５内部にボイドの無いＣｕ堆積（埋め込み）をすることが重要である。図２１（ｃ）は、Ｃｕの電解めっき後、Ｃｕ配線中にボイドと呼ばれる空洞が発生した様子を示している。電界めっき成膜は電界強度に影響され、電界強度が強い凹部３１５の開口部の成膜速度は凹部３１５の側面に比べて速くなるため、凹部３１５の底面での成長が十分に速くないとめっき膜が底面から開口部に到達する前に開口部が塞がってしまう。開口部が閉塞されると、凹部３１５内へのめっき液中の金属イオンの供給がとまり、電界も遮断されるので、底面から成膜されたＣｕめっき膜の成長は開口部に到着する前に停止し、凹部３１５内でめっき成膜されなかった部分はボイドとなって残ることとなる。そこで、このボイドの発生を抑制するため、電解めっき液に成膜促進剤及び成膜抑制剤を添加して、凹部３１５の底面での成膜速度を凹部３１５の開口部及び側面部よりも速くしてＣｕを埋設する工夫がされている。このめっき方法はボトムアップ埋設、またはスーパーコンフォーマル埋設と呼ばれている。
ここで、成膜抑制剤には、高分子ポリマーで、例えば、ポリエチレングリコールやポリプロピレングリコールの共重合体が用いられている。また、成膜促進剤には、スルフォン酸ナトリウム塩が用いられている。
ボトムアップ埋設の詳細メカニズムは、現在も不明であるが、次のように推定されている。
通常、電解めっき液中には成膜抑制剤と成膜促進剤が含まれている。この電解めっき液中に、凹部の内部と外部にシードが形成された基板を浸漬すると、電解めっき液中の濃度に応じた割合で、成膜抑制剤と成膜促進剤とがシード表面に吸着する。めっき成膜初期においては、凹部内部と外部とで、成膜促進剤の作用に大きな違いは生じない。しかし、めっき成長に伴い、凹部内部の、特にその底部付近では凹部の側面部からのめっき成長もあるため、凹部内部のシードの表面積が小さくなる。一方、シード表面に吸着した成膜促進剤は離脱しないため、凹部内部のシードの表面積の縮小に従い、同部のシード表面における成膜促進剤の密度は大きくなる。この結果、凹部内部での成膜促進効果は相対的に大きくなり、シード上へのめっき成膜速度は凹部内部の方が凹部外部より速くなる。
この現象を利用したのがボトムアップ成長であり、凹部の底部でのめっき成膜速度が凹部開口部及び側面部に比べて十分に速ければ、開口部が閉塞される前に底部から成長しためっき膜が開口部に到着でき、凹部内部のボイド発生を抑制して埋め込むことができる。
しかしながら、半導体装置の微細化が進み凹部の開口寸法が小さくなると、従来の電解めっき液では、ボトムアップ成長しにくくなる。これは、開口寸法が小さいために成膜促進剤が凹部の底面で十分に高濃度化しないためである。そのため、凹部の底面から成膜するめっき膜が開口部に到着する前に、開口部で成長しためっき膜により開口部が閉塞されてボイドが形成されてしまうためである。
このような問題を解決するため、例えば非特許文献１では、めっき液中のＣｕ、硫酸の高濃度化、めっき抑制剤、平滑化剤の高分子化の手法が開示されている。硫酸の高濃度化により促進剤が活性化され、Ｃｕ高濃度化により析出確率が高くなり、ボトムアップ性が改善されることが開示されている。また、抑制剤、平滑化剤は高分子化することでめっき液中での拡散速度が低下して、めっき成膜初期の凹部内への吸着量が少なくなり、凹部内の促進剤の割合が高くなり、より微細な寸法でもボトムアップ可能となることが開示されている。
しかしながら、本発明者の検討によれば以下の問題があることが分かった。
Ｃｕ、硫酸の高濃度化は硫酸銅析出によるパーティクルの発生やそれに伴う装置故障のリスクを増大させる。また、めっき抑制剤、平滑化剤は使用中に分解するため長期間使用すると効果が得られなくなる。それを防止するには、頻繁にめっき液を交換せねばならず、コスト増加を招く。更に、凹部内の促進剤の効果を高めただけであり、ボトムアップのメカニズムは同じであるから、より微細な寸法ではボトムアップ成長しなくなる。すなわち、めっき液を改善したとしても、半導体装置の微細化が進むとボトムアップ成長が困難となり、Ｃｕめっき膜中にボイドが形成されるという問題があった。
ここで、図２２，２３を用いて、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）構造を用いた半導体装置の問題点について説明する。図２２は、従来のダマシン構造による微細パターンを有する半導体装置であって、半導体基板５１の素子形成面上にトランジスタ及び多層配線などが形成された基板１０の上に、絶縁膜５２が形成されている。絶縁膜５２は、基板１０とは反対側の面に開口した凹部５３を有している。図２３は、ＴＳＶ構造を用いた半導体装置であって、半導体基板５１の素子形成面上にトランジスタ、多層配線層、及び電極パッドなどが形成された基板６１を有している。基板６１は、多層配線層を貫通し半導体基板５１の内部に達する凹部６６を有している。凹部６６及び基板６１上には、絶縁膜６２が形成されている。
図２３に示すようなＴＳＶ構造は、従来のダマシン構造による微細パターンに比べて、大きなパターンであるため、半導体装置の製造工程において、以下のような問題があった。
まず図２３（ａ）に示すように、基板６１上に、径が数十μｍ、高さが数十〜１００μｍ程度の凹部６６を形成する。つづけて図２３（ｂ）に示すように、基板６１上及び凹部６６内に、バリアメタル６３、シードとなるＣｕ膜６４を順に成膜する。その後、Ｃｕ膜６４を電解めっきのカソード電極としたＣｕめっき成膜によって、凹部６６の内部にＣｕめっき膜６５を埋め込む。次に、基板６１のフィールド上に形成された、バリアメタル６３、Ｃｕ膜６４及びＣｕめっき膜６５を、ＣＭＰにより除去し、凹部６６内だけにＣｕめっき膜が残った構造にする。また、基板６１の裏面から、凹部６６内のＣｕめっき膜が露出するまで、ＣＭＰを行う。これにより、基板６１に貫通電極を形成する。
上記Ｃｕめっき成長によるＣｕめっき膜埋込工程では、微細パターンと同様にボトムアップ成長を利用してＣｕめっき膜６５の埋設を行うが、パターンが大きいためめっき成膜量が多く、高電流による高速成膜が生産能力の確保に必要である点が微細パターンを対象としためっきと異なる。めっき成長を高速化しようとすると、パターン開口での電界強度が強くなって、開口付近での成長がボトムアップの高速化よりも速くなって、開口部で成膜したＣｕめっき膜６５により開口部が閉塞されてしまうことがあった。そのため、凹部内へのめっき液中の金属イオンの供給がとまるので、底面から成膜されたＣｕめっき膜６５が開口部に到着する前にめっき成長が停止し、凹部６６内でめっき成膜されなかった部分はボイドとなって残り、Ｃｕめっき膜６５埋設不良が発生しやすいという問題があった。
このようなボイドの発生といった問題を解決するために、凹部に形成されたシード層を凹部の底部にのみ残留させてボトムアップさせる技術として特許文献１、２記載のものがある。
特許文献１には、基板の上面からシード層を選択的に除去し、フィーチャ（特許文献１に記載された表現であり、溝を意味する）の少なくとも底面にだけシード層を残し、シード層の部分を使用して金属を電気めっきし、金属がフィーチャを埋める技術が開示されている。また特許文献２には、配線溝の底面に残留する導電層の上に金属膜を形成する技術が開示されている。
なお、従来のダマシン構造を有する半導体装置の電解めっきに関連する技術としては、特許文献３〜６記載のものがある。
特開２００２−０２０８９１号公報 特開２００４−２１４５０８号公報 特開２００７−１４９８２４号公報 特開２００５−３３３１５３号公報 特開２００１−１４４１８１号公報 特開２００２−１１８１０９号公報
Ｊｏｎ Ｒｅｉｄ ａｎｄ Ｊｉａｎ Ｚｈｏｕ， "Ｅｌｅｃｔｒｏｆｉｌｌ Ｃｈａｌｌｅｎｇｅｓ ａｎｄ Ｄｉｒｅｃｔｉｏｎｓ ｆｏｒ Ｆｕｔｕｒｅ Ｄｅｖｉｃｅ Ｇｅｎｅｒａｔｉｏｎｓ"， Ａｄｖａｎｃｅｄ Ｍｅｔａｌｌｉｚａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ２００７：１７／Ａｓｉａ Ｓｅｓｓｉｏｎ
しかしながら、発明者の検討によれば上記特許文献１、２に開示された技術を適用した場合、以下のような問題が存在することが分かった。
特許文献１，２に開示された技術では、シード層を凹部の底面にのみ形成するために、凹部の側面に形成したシード膜を電解研磨やＣＭＰ法により除去している。そのため、シード層のＣｕ表面がＣＭＰ等に含まれる防食材で汚染される場合がある。また、凹部の側面のシード層の除去が十分でなかったり、均一に除去できない場合があった。そのため、ボイドの発生を十分に抑制できない場合があった。
したがって、いずれの特許文献に記載された技術によっても、めっき埋め込みの際に発生するボイドを充分抑制することはできなかった。
本発明によれば、
凹部を有し、前記凹部の底部にシード膜が露出した基板を準備する工程と、
前記凹部内に、前記シード膜よりもめっき成長しにくい導電性膜を形成する工程と、
前記導電性膜を選択的に除去して、前記凹部の底部に前記シード膜を露出させる工程と、
前記凹部の底部に露出された前記シード膜をシードとして、前記凹部内を埋め込むめっき膜を成長させる工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
また、本発明によれば、
基板と、
前記基板に埋設された導電体と、
を備え、
前記導電体は、前記導電体の側面部から中心部に向かって１ｎｍ以上２０ｎｍ以下の領域で、前記導電体の構成元素以外の金属元素濃度の値が最大となることを特徴とする半導体装置が提供される。
本発明は、基板の凹部をめっき成長により埋め込む際に、凹部の内部にボイドが発生するのを抑制することができるものである。そこで、本発明は、まず凹部の底部にシード膜が露出した基板を用い、次に凹部内の底部及び側面部に、シード膜よりめっき成長しにくい導電性膜を形成し、その後に、底部の導電性膜を除去することによって底部にシード膜を露出させている。このように凹部の底部にシード膜、側面部にシード膜よりめっき成長しにくい導電性膜とした状態で電解めっきすると、側面部よりも底部のシード膜が優先してめっき成長するため、底部からめっき膜を成長させて凹部内を埋め込むことができる。これにより、めっき膜成長時に凹部の内部にボイドが発生することを抑制できる。
本発明によれば、ボイド発生が低減された半導体装置および半導体装置の製造方法が実現できる。
第１の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第１の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第１の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 （ａ）は、本実施形態に係る半導体装置の製造工程の一例を示す断面図、（ｂ）は、本実施形態に係る半導体装置の製造工程の効果を説明するための断面図である。 第２の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第２の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第２の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第３の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第４の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第４の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第４の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第５の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第５の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第５の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第６の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第６の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第６の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第７の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 第７の実施形態に係る半導体装置の製造工程の一例を示す断面図である。 本実施形態に係る半導体装置の変形例を示す断面図である。 従来のＣｕ堆積による凹部内部の埋め込み工程を説明する断面図である。 従来の半導体装置の一例を示す断面図である。 従来の半導体装置の一例を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。なお、本実施の形態では図示するように前後左右上下の方向を規定して説明する。しかし、これは構成要素の相対関係を簡単に説明するために便宜的に規定するものである。従って、本発明を実施する製品の製造時や使用時の方向を限定するものではない。なお、以下特に断らない限り絶縁膜、バリアメタル膜、シード膜、カバーメタル膜、キャップ膜、めっき膜は単層膜に限らず多層膜であってもよい。
（第１の実施形態）
図１〜３は、第１の実施形態に係る半導体装置の製造工程の一例を示す断面図である。図４の（ａ）は、本実施形態に係る半導体装置の製造工程の一例を示す断面図、（ｂ）は、本実施形態に係る半導体装置の製造工程の効果を説明するための断面図である。
図１〜図４を参照しつつ、第１の実施形態に係る半導体装置の製造工程の一例について説明する。
まず、半導体装置の製造方法は、表面にトランジスタ等の素子が形成された半導体基板１０の上に形成されている絶縁膜１００に凹部１１１を形成する工程と、凹部１１１内にバリアメタル膜１０２とシード膜１０４を形成する工程と、凹部１１１内に、カバーメタル膜１０６を形成する工程と、カバーメタル膜１０６を選択的に除去して、凹部１１１の底部にシード膜１０４を露出させる工程と、凹部１１１の底部に露出されたシード膜１０４をシードとして、凹部１１１内を埋め込むめっき膜１４０を成長させる工程と、を含む。以下、詳細に説明する。
図１（ａ）に示すように、半導体基板１０上に、絶縁膜１００を形成し、絶縁膜１００上に凹部１１１を形成する。半導体基板１０上には、例えばソース・ドレイン領域として機能する拡散層とゲート電極とを有する電界効果トランジスタ（ＦＥＴ）が形成されている。
図１（ｂ）に示すように、絶縁膜１００及び凹部１１１上に、バリアメタル膜１０２とシード膜１０４を順に形成する。バリアメタル膜１０２、シード膜１０４の形成には、例えば、スパッタ成膜法のような物理気相成長法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法のような化学気相成長法、液相成長法、超臨界流体成長法を用いてもよい。但し、凹部１１１の開口部でなるべく厚膜化しない条件での成膜が好ましい。
図１（ｃ）に示すように、シード膜１０４上に、カバーメタル膜１０６を形成する。カバーメタル膜１０６は、例えば、イオン化スパッタ成膜法を用いて、凹部１１１の底部及び側面部、及び絶縁膜１００上に形成される。このとき、凹部１１１の底部に形成されるカバーメタル膜１０６は、絶縁膜１００上に形成されるカバーメタル膜１０６よりも薄くなっている。
図２（ａ）に示すように、選択的エッチングをおこなうことにより、凹部１１１の底部のカバーメタル膜１０６を除去して、底部にシード膜１０４を露出する。選択的エッチングの手法としては、例えばＲＦバイアスを印加する等の手法を用いて、プラズマから凹部１１１の底部へ向かうイオンを加速させる等して、凹部１１１の底部のカバーメタル膜１０６を除去し、凹部１１１の側面部と、絶縁膜１００上の凹部１１１以外の領域（フィールド部１３１）に形成されたシード膜１０４の上面に、カバーメタル膜１０６を残留させる。フィールド上に較べて溝内部の膜厚は薄くなるので、エッチング時間の制御によって、このような構造は容易に作ることができる。溝フィールド上になお、カバーメタル膜１０６の除去は、底部の少なくとも一部にシード膜１０４を露出させればよく、凹部１１１の底部にあるカバーメタル膜１０６を完全に除去しなくてもよい。また、凹部１１１の底部に限らず、底部近傍、例えば底面から最大でアスペクト比１の領域のカバーメタル膜１０６を除去してもよい。これにより、凹部１１１を有し、凹部１１１の底部にシード膜１０４が露出した構造が得られる。なお、最適な形状のカバーメタル膜１０６を得るために、カバーメタル膜１０６の成膜と選択的エッチングを繰り返してもよい。また選択的エッチングには溶液を用いたウェットエッチングも可能である。エッチング溶液は、Ｃｕシード膜とバリアメタル膜とのエッチングの選択比や電池効果の影響を考慮して選択され、例えばＴｉの場合、弗化水素酸やアンモニア過酸化水素溶液を用いることができる。このようなウェットエッチングは、以下に説明する他の実施形態においても同様にして適用できる。
本実施形態において、バリアメタル膜１０２には、例えばＴａＮ上にＴａを積層した材料を用いる。また、バリアメタル膜１０２は、１〜２０ｎｍの厚さに成膜される。
本実施形態において、シード膜１０４には、例えばＣｕを材料として用いる。また、シード膜１０４は、１０〜１００ｎｍの厚さに成膜される。
本実施形態において、カバーメタル膜１０６は、シード膜１０４よりもめっき成長しにくい導電性膜である。
本実施形態において、カバーメタル膜１０６の材料として、Ｔｉが用いられている。また、カバーメタル膜１０６は、絶縁膜１００上のフィールド部１３１に０．５〜１０ｎｍの厚さ、凹部１１１の側面部に０．５〜５ｎｍの厚さに成膜される。カバーメタル膜１０６の厚さは、凹部１１１の側面部及びシード膜１０４上面のフィールド部１３１のいずれにおいても、０．５〜１原子層程度またはそれ以上が好ましい。これにより、後述するめっき成長工程において、凹部１１１の側面部及びシード膜１０４上面のフィールド部１３１におけるめっき成長を抑制でき、ボイドの発生を低減できる。
次に、電解めっき液１０８を用いて、めっきを行う。図２（ｂ）、（ｃ）に示すように、凹部１１１の底部に露出されたシード膜１０４をシードとして、めっき膜１４０を成長させて、凹部１１１内を埋め込む。
めっきの電流密度は、例えば、０．１Ａ／ｄｍ２〜１０Ａ／ｄｍ２程度が好ましい。但し、カバーメタル膜１０６の材料によっては、電流密度を高くするとカバーメタル膜１０６上にもめっき成長が生じることになる。しかしこの場合であっても、当業者が適宜最適化できる。また電流値は、電流密度と、ウエハ面積に対する凹部１１１の開口率との積で表される。
凹部１１１の底部に露出されたシード膜１０４をシードとして、めっき膜１４０を成長させて、凹部１１１内を埋め込むめっき膜１４０を成長させる工程は、めっき膜１４０が凹部１１１の開口部上に凸部を形成し、凸部の高さが１ｎｍ以上１００ｎｍ以下であるめっき膜１４０ｂとしてもよい（図４（ａ）参照）。これにより、後に行う第一の熱処理によって、凹部１１１内にめっき成長しためっき膜１４０が熱収縮して、凹部１１１内に空間が生じるのを防止できる（図４（ｂ）参照）。
次に、カバーメタル膜１０６に含まれる金属元素が、めっき膜１４０内に拡散するように、第一の熱処理を施す。そこで、シード膜１０４とめっき膜１４０は再結晶化により一体化し、めっき膜１４０ａとなる。また、カバーメタル膜１０６に含まれるＴｉが、めっき膜１４０ａ中に拡散し、めっき膜１４０ａの表面に、キャップ膜１０６ａが形成される（図３（ａ）参照）。さらに、カバーメタル膜１０６を構成する元素濃度が周辺の元素よりも高い領域１０６ｂが形成される。本実施形態において、領域１０６ｂはＴｉ濃度が周辺のＴｉ濃度よりも高い。
第一の熱処理は、例えば、１００℃〜４００℃に加熱して行われる。また、熱処理中にシード膜１０４の表面にアンモニアまたは窒素の雰囲気のプラズマを照射してもよい。これにより、Ｔｉをより均一に拡散できる。
図３（ｂ）に示すように、キャップ膜１０６ａ、めっき膜１４０ａ、及びバリアメタル膜１０２を、ＣＭＰ法により選択的に除去して表面を平坦化し、凹部１１１内のみにめっき膜１４０ａを残す。これにより、絶縁膜１００中に、Ｃｕ配線１０５が形成される。
次に、カバーメタル膜１０６に含まれる金属元素が、凹部１１１内のみに残されためっき膜１４０ａ（Ｃｕ配線１０５）の表面近傍に偏析するように、第二の熱処理を施す。これにより、Ｃｕ配線１０５中に微量に残留したカバーメタル膜１０６のＴｉなどの原子は、Ｃｕ配線１０５の表面に偏析し、キャップ膜１０６ｃが形成される（図３（ｃ））。キャップ膜１０６ｃは、Ｃｕ配線１０５よりもＣｕ濃度が低く、またＣｕ配線１０５の上面を覆っている。
また、カバーメタル膜１０６のＴｉはより均一に拡散する。図３（ｃ）に示すように、領域１０６ｂのカバーメタル膜１０６を構成する元素濃度はさらに低くなり領域１０６ｄとなる。なお、領域１０６ｄは、カバーメタル膜１０６を構成する元素濃度が周辺の元素よりも高い領域である。
半導体基板１０上にトランジスタ等の素子と配線構造を形成し図３（ｂ）のような構造を形成した後に行う第二の熱処理は、例えば、１００℃〜４００℃で行われる。
キャップ膜１０６ｃは、シード膜１０４よりもＣｕが少なく、Ｔｉ、Ａｌ、Ｓｎ、またはＭｎのうち少なくとも一つを含むものであればよい。
第一、及び第二の熱処理雰囲気は、酸素や水分を含む雰囲気で行ってもよい。これにより、めっき膜１４０ａの表面に酸化物を形成し、カバーメタル膜１０６に含まれる金属元素のめっき膜１４０ａ中への拡散を促進できる。また、カバーメタル膜１０６に含まれる金属がＴｉである場合、アンモニアや窒素を含む雰囲気で行うと、上記の効果が得られるだけでなくさらに、めっき膜１４０ａの表面にＴｉＮが偏析され易くなり、信頼性が向上できる。さらに、熱処理中にめっき膜１４０ａの表面に、これらの雰囲気のプラズマを照射してもよい。
このようにして、トランジスタなどが形成された半導体基板１０と、その上に形成された絶縁膜１００中に埋設されたＣｕ配線１０５と、を備え、Ｃｕ配線１０５は、Ｃｕ配線１０５の側面部から中心部に向かって１ｎｍ以上２０ｎｍ以下の領域で、Ｃｕ以外の金属元素濃度の値が最大となり、また、半導体基板１０と、Ｃｕ配線１０５の側面部との間にバリアメタル膜１０２を有する半導体装置が得られる（図３（ｃ））。
Ｃｕ配線１０５においては、Ｃｕ配線１０５の側面部から中心部に向かって１ｎｍ以上２０ｎｍ以下の領域で、Ｃｕ以外の金属元素濃度の値が最大となる。
次に、本実施形態の作用及び効果を説明する。
本実施形態において、まずトランジスタなどが形成された半導体基板１０上に絶縁膜１００を形成し、その絶縁膜１００に凹部１１１を形成し、凹部１１１内にシード膜１０４、カバーメタル膜１０６（シード膜よりめっき成長しにくい導電性膜）を順に形成したあと、凹部１１１底部のカバーメタル膜１０６を除去することによって、凹部１１１の底部にシード膜１０４を露出させている。このように凹部１１１の底部にシード膜１０４、側面部にカバーメタル膜１０６とした状態で電解めっきすると、側面部よりも底部のシード膜１０４が優先してめっき成長するため、底部からめっき膜１４０を成長させて凹部１１１内を埋め込むことができる。これにより、めっき膜１４０成長時に凹部１１１の内部にボイドが発生するのを抑制できる。
カバーメタル膜１０６が、シード膜１０４よりもめっき成長しにくい理由としては、以下のように考えられる。
第一に、カバーメタル膜１０６がシード膜１０４よりも抵抗が高い金属を含むことにより、凹部１１１の側面部のカバーメタル膜１０６に対して、シード膜１０４へ優先的に電流が流れ優先的にめっき成長できるためである。
第二に、カバーメタル膜１０６としてＴｉを用いた場合、カバーメタル膜１０６の表面が酸化されるため還元反応が進行しにくくなり、シード膜１０４が優先的にめっき成長できるためである。
したがって、電解めっきによってめっき膜１４０をめっき成長させる際、凹部１１１の側面部よりも底部に露出したシード膜１０４から優先的にめっき成長されるようになり、凹部１１１の内部でのボイドの発生が抑制できる。このため、凹部１１１の開口部が微細であっても、ボトムアップ成膜をすることができる。
また本実施形態においてカバーメタル膜１０６は、Ｔｉを主成分としている。そのため、上記第二の理由により、カバーメタル膜１０６上でのめっき成長がより抑制できる。
また従来技術では、基板上の凹部の底部にのみシード膜を残すために、凹部を有する基板上にシード膜を形成した後電解めっき工程前に、凹部内の側面に形成されたシード膜だけでなく、基板の上面に形成されたシード膜もＣＭＰ法などにより取り除く工程を要した。そのため、工程数が追加することとなりコスト増加や生産性の劣化を招いた。これに対し、本実施形態では、電解めっき工程前に、シード膜１０４を除去する工程を必要としない。
さらに、本実施形態では、シード膜１０４上のフィールド部１３１にも、カバーメタル膜１０６が形成される。そのため、フィールド部１３１上はめっき成長による成膜が殆どない。これにより、凹部１１１でめっき成長させることができ、電解めっき後のＣＭＰ工程で、フィールド部１３１に成長しためっき膜１４０を除去する時間が短縮できる。従来技術では、このようなＣＭＰ工程は半導体装置の製造工程において特に時間を費やすが、本実施形態ではフィールド部１３１上に成膜されるめっき膜１４０を制限できるため、ＣＭＰ工程に費やす時間を短縮し、半導体装置の製造時間を短縮することにより生産性を向上させると同時に、ＣＭＰ研磨剤の使用量を削減してコストも削減できる。
なお、フィールド部１３１上に形成されたカバーメタル膜１０６にはばらつきがあるため、部分的にめっき膜１４０が形成される場合もあるが、この場合でも本実施形態ではフィールド部１３１上に成膜されるめっき膜１４０を制限できるため、半導体装置の製造時間を短縮して生産性を向上させることができる。
また、非特許文献に示されるように従来の手法では、分子量の大きなＣｕめっき添加剤を要し、その分解消耗による性能劣化を防ぐためにめっき液を頻繁に交換する必要があるため、コストが増加していた。これに対し、本実施形態では特別な添加剤を用いる必要がないため、低コスト化が実現できる。
また、半導体装置は、凹部１１１内のＣｕ配線１０５の表面にキャップ膜１０６ｃを有する。これにより、Ｃｕ配線１０５の信頼性を向上させることができる。
さらに、本実施形態の他の効果について、図４を用いて説明する。
図４（ａ）に示すように、本実施形態では、凹部１１１上にめっき成長して半球状の凸部を有するめっき膜１４０ｂが形成されてもよい。この理由としては、基板上に複数の凹部１１１が形成される場合、凹部１１１の基板面内での位置や、互いの位置関係が異なるため、めっき成長による埋込が速い凹部１１１と、遅い凹部１１１とが存在する。そのため、遅い凹部１１１の埋込が完了したときには、埋込が速い凹部１１１では凹部１１１内部以外の領域にもめっき成長し、凹部１１１上に凸部を有するめっき膜１４０ｂが形成され、その一部がフィールド部１３１上にも形成されることとなる。一方、凹部１１１内部にのみめっき膜１４０の埋込をおこなうと、その後熱処理によって、図４（ｂ）に示すように、凹部１１１の開口部周辺でめっき膜１４０が収縮する場合がある。
そこで、凹部１１１上に半球状の凸部を有するめっき膜１４０ｂが形成されることにより、凹部１１１開口部周辺において熱処理によるめっき膜１４０の収縮を抑制することができる。
上記実施形態では、バリアメタル膜１０２としてＴａＮ上にＴａを積層した材料を用いた場合について説明したが、Ｔｉ、Ｒｕ、Ｉｒ、Ｗ、これらを含む金属、及びこれらのうち少なくとも２種以上からなる積層物であってもよい。
（第２の実施形態）
第１の実施形態は、凹部１１１を有し、凹部１１１の底部にシード膜１０４が露出した基板を準備する工程が、凹部１１１を形成し、凹部１１１内にシード膜１０４を堆積した例であるのに対し、第２の実施形態は、凹部１１１形成前にシード膜２０４を形成し、凹部１１１内にシード膜を堆積する工程を含まない例である。
図５〜７を参照して、第２の実施形態に係る半導体装置の製造工程の一例について説明する。
本実施形態では、半導体装置の製造方法は、半導体基板１０上に絶縁膜２０１（第一の絶縁膜）を形成する工程と、絶縁膜２０１（第一の絶縁膜）に形成した溝中にシード膜２０４を埋め込む工程と、絶縁膜２０１（第一の絶縁膜）上に絶縁膜２０２（第二の絶縁膜）を形成する工程と、絶縁膜２０２（第二の絶縁膜）を選択的に除去して凹部１１１を形成し、凹部１１１の底部にシード膜２０４を露出する工程と、凹部１１１内に、カバーメタル膜１０６を形成する工程と、カバーメタル膜１０６を選択的に除去して、凹部１１１の底部にシード膜２０４を露出させる工程と、凹部１１１の底部に露出されたシード膜２０４をシードとして、めっき膜２４０を成長させて、凹部１１１内を埋め込むめっき膜２４０を成長させる工程と、を含む。以下、詳細に説明する。
図５（ａ）に示すように、半導体基板１０上に絶縁膜２０１を形成する。記載は省略しているが、半導体基板１０の上面には、トランジスタなどの半導体素子、それらを被覆する層間絶縁膜、半導体素子と配線層をつなぐためのコンタクト、および場合によっては配線層などが形成されている。つづけて、絶縁膜２０１に配線溝を形成しその中にバリアメタル膜２０３、シード膜２０４を順に埋め込む。つづけて、絶縁膜２０１上に絶縁膜２０２を形成する。次に、絶縁膜２０２を選択的に除去して凹部１１１を形成し、凹部１１１の底部にシード膜２０４を露出させる。これにより、凹部１１１を有し、凹部１１１の底部にシード膜２０４が露出した構造が得られる。
本実施形態においてシード膜２０４は、下層の配線層のＣｕ配線、またはビア層のＣｕビア等であってもよい。
次に、図５（ｂ）に示すように、絶縁膜２０２及びシード膜２０４上に、バリアメタル膜１０２を形成する。バリアメタル膜１０２の形成には、例えば、スパッタ成膜法のような物理気相成長法、ＣＶＤ法やＡＬＤ法のような化学気相成長法、液相成長法、超臨界流体成長法を用いてもよい。但し、凹部１１１の開口部でなるべく厚膜化しない条件での成膜が好ましい。
つづけて、選択的エッチングをおこなうことにより、凹部１１１の底部のバリアメタル膜１０２を除去して、シード膜２０４を露出する（図５（ｂ））。このとき、例えばＲＦバイアスを印加する等の手法を用いて、プラズマから凹部１１１の底部へ向かうイオンを加速させる等して、凹部１１１の底部のバリアメタル膜１０２を除去し、凹部１１１の側面部と、絶縁膜２０２上の凹部１１１以外の領域（フィールド部１３１）にバリアメタル膜１０２を残留させる。
図５（ｃ）に示すように、バリアメタル膜１０２上に、カバーメタル膜２０６を形成する。カバーメタル膜２０６は、例えば、イオン化スパッタ成膜法を用いて、凹部１１１の底部及び側面部、及びバリアメタル膜１０２の上面に形成される。
図６（ａ）に示すように、選択的エッチングをおこなうことにより、凹部１１１の底部のカバーメタル膜２０６を除去して、シード膜２０４を露出する。このとき、例えばＲＦバイアスを印加する等の手法を用いて、プラズマから凹部１１１の底部へ向かうイオンを加速させる等して、凹部１１１の底部のカバーメタル膜２０６を除去し、凹部１１１の側面部と、絶縁膜２０２の凹部１１１以外の領域（フィールド部１３１）にカバーメタル膜２０６を残留させる。
本実施形態において、バリアメタル膜１０２には、例えばルテニウム（Ｒｕ）を主に含む材料が用いられる。また、バリアメタル膜１０２は、例えば絶縁膜２０２上のフィールド部１３１に１〜１０ｎｍの厚さ、凹部１１１の側面部に０．５〜１ｎｍの厚さに成膜される。
本実施形態において、カバーメタル膜２０６は、シード膜２０４よりもめっき成長しにくい導電性膜である。カバーメタル膜２０６としては、例えばアルミニウム（Ａｌ）を材料として用いられる。カバーメタル膜２０６は、例えば絶縁膜２２１上のフィールド部１３１に１〜１０ｎｍの厚さ、凹部１１１の側面部に０．５〜１ｎｍの厚さに成膜される。
次に上記実施形態で図２（ｂ）、（ｃ）を用いて説明したのと同様にして、まず凹部１１１の底部に露出したシード膜２０４をシードとして、電解めっき液１０８を用いて、めっきを行い、めっき膜２４０を成長させる（図６（ｂ））。これにより、凹部１１１の底部から、シード膜２０４上にめっき膜２４０を選択成長させ、凹部１１１内にめっき膜２４０を埋め込むことができる（図６（ｃ））。
その後の工程は、上記実施形態と同様である。
まず、第一の熱処理を行う。そこで、シード膜２０４とめっき膜２４０は再結晶化により一体化し、めっき膜２４０ａとなる。また、カバーメタル膜２０６に含まれるＡｌなどの構成元素がめっき膜２４０ａ中に拡散し、キャップ膜２０６ａが形成される（図７（ａ）参照）。さらに、カバーメタル膜１０６を構成する元素濃度が周辺の元素よりも高い領域２０６ｂが形成される。その後、キャップ膜２０６ａ、バリアメタル膜１０２およびめっき膜２４０ａを、ＣＭＰ法により選択的に除去して表面を平坦化し、Ｃｕ配線２０５を形成する（図７（ｂ））。
さらに第二の熱処理を行ってＣｕ配線２０５の表面への偏析を行い、キャップ膜２０６ｃを形成する（図７（ｃ））。また、カバーメタル膜２０６を構成する元素濃度はより均一に拡散する。図７（ｃ）に示すように、領域２０６ｂのカバーメタル膜２０６を構成する元素濃度はさらに低くなり、領域２０６ｄとなる。なお、領域２０６ｂは、カバーメタル膜２０６を構成する元素濃度が周辺の元素よりも高い領域である。
本実施形態における効果を説明する。
本実施形態では、絶縁膜２００はシード膜２０４を有しており、この絶縁膜２００上に絶縁膜２０２を形成し、絶縁膜２０２に凹部１１１を形成する際にその底部にシード膜２０４を露出させている。そこで、露出させたシード膜２０４をシードとして利用して、めっき膜２４０を成長させるため、凹部１１１形成後にシード膜を形成する工程を要さない。また、シード膜２０４として、下層の配線層のＣｕ配線、またはビア層のＣｕビア等を用いることができるため、あえてシード膜２０４を形成しなくてもよい。したがって、第２の実施形態では、シード膜２０４形成による工程増加がなく、凹部１１１形成後のシード膜形成工程が省略されるため、工程数が第１の実施形態よりも削減される。
また、従来の技術では、Ａｌをシードとして用いた場合その後のＣｕめっきでフィールド上のＡｌにもＣｕめっき膜が成膜されるため、フィールド上に形成されたＣｕめっき膜を除去しなければならないのに対し、本実施形態ではフィールド部１３１上にはカバーメタル膜２０６が形成されているためめっき膜２４０がめっき成長しにくい。そのため、本実施形態では、フィールド部１３１上にめっき成長しためっき膜２４０を除去する工程を省略または簡略化できる。
また、本発明者によれば、Ａｌをシードとして用いた場合、めっき成長核形成のために従来のＣｕめっき埋め込みで使用していない特別な添加剤を要する。しかし、本実施形態では特別な添加剤を用いることなくめっきすることができ、低コスト化が可能となる。
その他の効果は、上記第１の実施形態と同様である。
なお、本発明は上記実施形態に限定されるものではなく、様々な変形が可能である。
例えば本実施形態では、凹部１１１の底部に形成されたバリアメタル膜１０２を除去した後に、カバーメタル膜２０６を形成し、凹部１１１の底部に形成されたカバーメタル膜２０６を除去する例について説明したが、凹部１１１底部に形成されたバリアメタル膜１０２を除去せずにカバーメタル膜２０６を形成した後、凹部１１１の底部においてバリアメタル膜１０２およびカバーメタル膜２０６を同時に除去してもよい。
（第３の実施形態）
第２の実施形態は、シード膜２０４よりもめっき成長しにくい導電性膜としてカバーメタル膜２０６、およびバリアメタル膜１０２を用いた例について説明したのに対し、第３の実施形態は、バリアメタル膜兼カバーメタル膜１０７を用いた例である。
図８を参照して、第３の実施形態に係る半導体装置の製造工程の一例について説明する。
半導体基板１０上の絶縁膜２０１（第一の絶縁膜）には、バリアメタル膜２０３、シード膜２０４が順に埋め込まれている。記載は省略しているが、半導体基板１０の上面には、トランジスタなどの半導体素子、それらを被覆する層間絶縁膜、半導体素子と配線層をつなぐためのコンタクト、および場合によっては配線層などが形成されている。絶縁膜２０１上に絶縁膜２０２（第二の絶縁膜）を形成し、絶縁膜２０２上に凹部１１１を形成する。
次に、図８（ａ）に示すように、絶縁膜２０２及びシード膜２０４上に、バリアメタル膜兼カバーメタル膜１０７を形成する。バリアメタル膜兼カバーメタル膜１０７の形成には、例えば、スパッタ成膜法のような物理気相成長法、ＣＶＤ法やＡＬＤ法のような化学気相成長法、液相成長法、超臨界流体成長法を用いてもよい。但し、凹部１１１の開口部でなるべく厚膜化しない条件での成膜が好ましい。
つづけて、選択的エッチングをおこなうことにより、凹部１１１の底部のバリアメタル膜兼カバーメタル膜１０７を除去して、シード膜２０４を露出する。このとき、例えばＲＦバイアスを印加する等の手法を用いて、プラズマから凹部１１１の底部へ向かうイオンを加速させる等して、凹部１１１の底部のバリアメタル膜兼カバーメタル膜１０７を除去し、凹部１１１の側面部と、絶縁膜２０２上の凹部１１１以外の領域（フィールド部１３１）にバリアメタル膜兼カバーメタル膜１０７を残留させる。
本実施形態において、バリアメタル膜兼カバーメタル膜１０７は、シード膜２０４よりもめっき成長しにくい導電性膜であり、かつバリアメタル膜としての機能を有しつつ、Ｃｕとの密着性を良好にする。これにより半導体装置の信頼性を向上できる。またさらに、バリアメタル膜兼カバーメタル膜１０７により電解めっきの際に凹部１１１内に電流を流すことができる。
本実施形態において、バリアメタル膜兼カバーメタル膜１０７の材料としては、１００〜４００℃程度の温度でＣｕ中に拡散しない材料が好ましく、例えば、ルテニウム（Ｒｕ）を主に含む材料が用いられる。また、バリアメタル膜兼カバーメタル膜１０７は、絶縁膜２０２上のフィールド部１３１に０．５〜１０ｎｍの厚さ、凹部１１１の側面部に０．５〜５ｎｍの厚さに成膜される。
次に、上記実施形態で図２（ｂ）、（ｃ）を用いて説明したのと同様にして、まず凹部１１１の底部に露出したシード膜２０４をシードとして、電解めっき液１０８を用いて、めっきを行いめっき膜２４０を成長させる（図８（ｂ））。これにより、凹部１１１の底部から、シード膜２０４上にめっき膜２４０を選択成長させ、凹部１１１内にめっき膜２４０を埋め込むことができる（図８（ｃ））。
その後の工程は、通常のダマシン配線と同様である。まず熱処理を行い、シード膜２０４とめっき膜２４０を再結晶化して一体化させる。その後、バリアメタル膜兼カバーメタル膜１０７、めっき膜２４０をＣＭＰ法により選択的に除去して表面を平坦化してＣｕ配線を形成し、半導体装置を得る。
本実施形態における効果を説明する。
本実施形態では、バリアメタル膜兼カバーメタル膜１０７を用いているため、バリアメタル膜、カバーメタル膜を別々の工程で形成する場合に比べ、成膜工程が簡略化できる。
その他の効果は、上記第１、第２の実施形態と同様である。
上記実施形態では、バリアメタル膜兼カバーメタル膜１０７の材料として、Ｒｕを用いた場合について説明したが、これに限られない。例えば、Ｒｕ以外でも、ＴａＮ上にＴａが積層したものやＴｉＮ、ＷＮ等が挙げられる。なお、バリアメタル膜兼カバーメタル膜１０７として、Ｃｕ中に拡散しない材料を用いた場合、熱処理によっても、バリアメタル膜兼カバーメタル膜１０７の構成元素は、シード膜２０４およびめっき膜２４０中に拡散しない。
（第４の実施形態）
第４の実施形態における半導体装置はデュアルダマシン構造を有する例である。
図９〜１１を参照して、第４の実施形態に係る半導体装置の製造工程の一例について説明する。
図９（ａ）に示すように、半導体基板１０上に、絶縁膜３００を形成し、絶縁膜３００に凹部３１１を形成する。凹部３１１は、デュアルダマシン構造におけるビア孔３１１ａと配線溝３１１ｂからなる。
ビア孔３１１ａのアスペクト比は、１．５以下が好ましく、より好ましくは１以下である。通常、めっき成長はほぼ等方的におこなわれるため、電解めっき液への添加剤、または電解めっき条件などを調整することにより最適化される。これに対し、ビア孔３１１ａのアスペクト比を１．５以下、より好ましくは１以下とすることにより、配線溝３１１ｂの底部からのめっき成長がほぼ等方的におこなわれた場合であっても、ビア孔３１１ａの底部からのめっき成長がビア孔３１１ａの開口部に到達する前に配線溝３１１ｂの底部からのめっき成長によってビア孔３１１ａの開口部が塞がれるのを抑制できる。また、ビア孔３１１ａのアスペクト比が１以下であることにより、カバーメタル膜１０６がビア孔３１１ａの内壁の一部にのみ形成された場合であっても、ボイド抑制効果を得つつ、めっき成長時間の短縮が可能となる。
半導体基板１０上の絶縁膜３００に形成されたビア孔３１１ａの底面に相当する位置にＣｕを含む構造体がある場合には上記第２の実施形態及び第３の実施形態で説明したのと同様に、ビア孔３１１ａの底部にＣｕを含む構造体を露出させ、それをシードとしてめっき成長させてもよい。
図９（ｂ）に示すように、絶縁膜３００及び凹部３１１上に、バリアメタル膜１０２、シード膜１０４を順に形成する。バリアメタル膜１０２、シード膜１０４の形成には、例えば、スパッタ成膜法のような物理気相成長法、ＣＶＤ法やＡＬＤ法のような化学気相成長法、液相成長法、超臨界流体成長法を用いてもよい。但し、凹部３１１の開口部でなるべく厚膜化しない条件での成膜が好ましい。
図９（ｃ）に示すように、シード膜１０４上に、カバーメタル膜１０６を形成する。カバーメタル膜１０６は、例えば、イオン化スパッタ成膜法を用いて、凹部３１１の底部及び側面部に形成される。
図１０（ａ）に示すように、選択的エッチングをおこなうことにより、ビア孔３１１ａの底部のカバーメタル膜１０６、及び配線溝３１１ｂの底部のカバーメタル膜１０６をそれぞれ除去して、それぞれの底部にシード膜１０４を露出する。このとき、例えばＲＦバイアスを印加する等の手法を用いて、プラズマから凹部３１１の底部へ向かうイオンを加速させる等して、凹部３１１の底部のカバーメタル膜１０６を除去し、凹部３１１の側面部と、絶縁膜３００上の凹部３１１以外の領域（フィールド部１３１）に形成されたシード膜１０４の上面には、カバーメタル膜１０６を残留させる。
本実施形態において、バリアメタル膜１０２には、例えばＴａＮ上にＴａが積層した材料を用いる。また、バリアメタル膜１０２は、１〜２０ｎｍの厚さに成膜される。
本実施形態において、シード膜１０４には、例えばＣｕを材料として用いる。また、シード膜１０４は、１０〜１００ｎｍの厚さに成膜される。
本実施形態において、カバーメタル膜１０６には、例えばＴｉを材料として用いる。また、カバーメタル膜１０６は、絶縁膜３００上のフィールド部１３１（ビア孔３１１ａ、配線溝３１１ｂそれぞれの側面部と、絶縁膜３００上の凹部３１１以外の領域）に０．５〜１０ｎｍの厚さ、凹部３１１の側面部に０．５〜５ｎｍの厚さに成膜される。
図１０（ｂ）に示すように、ビア孔３１１ａ、配線溝３１１ｂのそれぞれの底部に露出したシード膜１０４をシードとして、電解めっき液１０８を用いて、めっきを行い、めっき膜１４０を成長させる。これにより、図１０（ｃ）に示すように、ビア孔３１１ａ、配線溝３１１ｂのそれぞれの底部からシード膜１０４上にめっき膜１４０を選択成長させ、凹部３１１内にめっき膜１４０を埋め込む。
次に、上記第１の実施形態で説明した第一の熱処理、ＣＭＰ処理、第二の熱処理と同様の処理を行う。以下簡単に説明する。
まず、第一の熱処理を施す。そこで、シード膜１０４とめっき膜１４０は再結晶化により一体化し、めっき膜１４０ａとなる。また、カバーメタル膜１０６に含まれるＴｉが、めっき膜１４０ａ中に拡散し、めっき膜１４０ａ表面に、キャップ膜１０６ａが形成される（図１１（ａ）参照）。さらに、カバーメタル膜１０６を構成する元素濃度が周辺の元素よりも高い領域１０６ｂが形成される。本実施形態において、領域１０６ｂはＴｉ濃度が周辺のＴｉ濃度よりも高い。
図１１（ｂ）に示すように、キャップ膜１０６ａ、めっき膜１４０ａ、及びバリアメタル膜１０２を、ＣＭＰ法により選択的に除去して表面を平坦化し、凹部１１１内のみにめっき膜１４０ａを残す。これにより、ビア３０５ａ、Ｃｕ配線３０５ｂが形成される。
次に、第二の熱処理を施す。Ｃｕ配線１０５中に微量に残留したカバーメタル膜１０６のＴｉなどの原子は、ビア３０５ａ、Ｃｕ配線３０５ｂの表面にそれぞれに偏析し、キャップ膜１０６ｃを形成する（図１１（ｃ））。また、カバーメタル膜１０６のＴｉはより均一に拡散する。図１１（ｃ）に示すように、領域１０６ｂのカバーメタル膜１０６を構成する元素濃度はさらに低くなり、領域１０６ｄとなる。なお、領域１０６ｄは、カバーメタル膜１０６を構成する元素濃度が周辺の元素よりも高い領域である。
本実施形態において、ビア３０５ａおよびＣｕ配線３０５ｂの底面部から上面部に向かって１ｎｍ以上２０ｎｍ以下の領域で、Ｃｕ以外の金属元素濃度の値が最大となる。
本実施形態における効果を説明する。
本実施形態では、半導体装置はデュアルダマシン構造であるため、シングルダマシン構造と比較して工程が簡略化できる。その他の効果は、上記第１の実施形態と同様である。
（第５の実施形態）
第５の実施形態における半導体装置はデュアルダマシン構造を有する例である。図１２〜１４を参照して、説明する。第４の実施形態では、ビア孔３１１ａ及び配線溝３１１ｂ底部にシード膜１０４を露出させてめっきを行っていたが、本実施形態では、配線溝３１１ｂ底部のビア孔３１１ａ開口部を除く領域のカバーメタル膜１０６は除去されず、ビア孔３１１ａ底部のシード膜１０４を露出させてめっきが行なわれる。
図１２〜１４を参照して、第５の実施形態に係る半導体装置の製造工程の一例について説明する。
まず上述したように図９（ａ）〜図１０（ａ）と同様にして、絶縁膜３００に凹部３１１を形成し、バリアメタル膜１０２、シード膜１０４、カバーメタル膜１０６を順に形成し、ビア孔３１１ａの底部にシード膜１０４を露出させる。なお、配線溝３１１ｂ底部のビア孔３１１ａ開口部を除く領域には、バリアメタル膜１０２、シード膜１０４及びカバーメタル膜１０６が順に堆積している。
本実施形態において、バリアメタル膜１０２には、例えばＴａＮ上にＴａが積層した材料を用いる。また、バリアメタル膜１０２は、１〜２０ｎｍの厚さに成膜される。
本実施形態において、シード膜１０４には、例えばＣｕを材料として用いる。また、シード膜１０４は、１０〜１００ｎｍの厚さに成膜される。
本実施形態において、カバーメタル膜１０６には、例えばＲｕを材料として用いる。また、カバーメタル膜１０６は、絶縁膜３００上のフィールド部１３１（ビア孔３１１ａ、配線溝３１１ｂそれぞれの側面部と、絶縁膜３００上の凹部３１１以外の領域）に０．５〜１０ｎｍの厚さ、凹部３１１の側面部に０．５〜５ｎｍの厚さに成膜される（図１２（ａ））。
図１２（ｂ）に示すように、ビア孔３１１ａの底部に露出したシード膜１０４をシードとして、電解めっき液１０８を用いて、めっきを行い、めっき膜１４０を成長させる。これにより、図１２（ｂ）、（ｃ）に示すように、ビア孔３１１ａの底部から、シード膜１０４上にめっき膜１４０を選択成長させ、凹部３１１内にめっき膜１４０を埋め込む。
このとき、図１２（ｂ）のようにビア孔３１１ａが埋まるまでは０．１Ａ／ｄｍ２〜１Ａ／ｄｍ２程度のめっき電流値とし、ビア孔３１１ａが埋まった以降は１Ａ／ｄｍ２〜１０Ａ／ｄｍ２程度のめっき電流値とする。通常、Ｔｉ（カバーメタル膜１０６）のめっき成膜はＣｕ（シード膜１０４）に比べて高電圧が必要である。そのため、０．１Ａ／ｄｍ２〜１Ａ／ｄｍ２程度のめっき電流値として低電圧とすると、ビア孔３１１ａの底部のみ成膜することができる。その後、電圧を高くし１Ａ／ｄｍ２〜１０Ａ／ｄｍ２程度の高電圧とすると、Ｔｉ上にもめっき成長が生じる。
次に、上記第１の実施形態で説明した第一の熱処理、ＣＭＰ処理、第二の熱処理と同様の処理を行う。以下簡単に説明する。
まず、第一の熱処理を施す。そこで、シード膜１０４とめっき膜１４０は再結晶化により一体化し、めっき膜１４０ａとなる。また、カバーメタル膜１０６に含まれるＴｉが、めっき膜１４０ａ中に拡散し、めっき膜１４０ａ表面に、キャップ膜１０６ａが形成される（図１３（ｂ）参照）。さらに、カバーメタル膜１０６を構成する元素濃度が周辺の元素よりも高い領域１０６ｂが形成される。本実施形態において、領域１０６ｂはＴｉ濃度が周辺のＴｉ濃度よりも高い。
図１３（ｃ）に示すように、キャップ膜１０６ａ、めっき膜１４０ａ、及びバリアメタル膜１０２を、ＣＭＰ法により選択的に除去して表面を平坦化し、凹部１１１内のみにめっき膜１４０ａを残す。これにより、ビア３０５ａ、Ｃｕ配線３０５ｂが形成される。
次に、第二の熱処理を施す。これにより、Ｃｕ配線１０５中に微量に残留したカバーメタル膜１０６のＴｉなどの原子は、ビア３０５ａ、Ｃｕ配線３０５ｂの表面にそれぞれに偏析し、キャップ膜１０６ｃを形成する（図１４）。また、カバーメタル膜１０６のＴｉはより均一に拡散する。図１４に示すように、領域１０６ｂのカバーメタル膜１０６を構成する元素濃度はさらに低くなり、領域１０６ｄとなる。なお、領域１０６ｄは、カバーメタル膜１０６を構成する元素濃度が周辺の元素よりも高い領域である。
本実施形態における効果を説明する。
本実施形態では、ビア孔３１１ａ内でのめっき成長が、配線溝３１１ｂよりも優先的におこなわれるため、ビア孔３１１ａの開口部でのボイドの発生がより抑制できる。また、ビア孔３１１ａが埋設されてアスペクト比が低くなるため、微細パターンでボトムアップ性が低くてもボイドの発生を抑制できる。その他の効果は、上記第１の実施形態と同様である。
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。
上記実施形態では、半導体基板１０上の絶縁膜に凹部を形成する場合について説明したが、絶縁膜を形成せず、基板の一面に凹部を形成し、その一面の表面及び凹部の側面に、絶縁材料を塗布するなどして絶縁膜を形成してもよい。この場合も、上記実施形態で説明したのと同様にして、凹部内をめっき膜で埋め込むことができる。
（第６の実施形態）
第１の実施形態は、ダマシン配線構造を有する半導体装置について説明したのに対し、第６の実施形態は、ＴＳＶ構造を有する半導体装置を用いた例である。
本実施形態において半導体装置は、基板５００と、基板５００に埋設された貫通シリコンビア５０５と、を備え貫通シリコンビア５０５は、貫通シリコンビア５０５の側面部から中心部に向かって１ｎｍ以上２０ｎｍ以下の領域で、Ｃｕ以外の金属元素濃度の値が最大となり、また、基板５００と、貫通シリコンビア５０５の側面部との間に絶縁膜５０２を有する。
本実施形態において、記載は省略しているが、基板５００は、半導体基板やトランジスタ等の半導体素子や層間膜を含む多層配線層を含むものとする。
図１５〜図１７を参照しつつ、第６の実施形態に係る半導体装置の製造工程の一例について説明する。
本実施形態の半導体装置の製造方法において、凹部５１１を有し、凹部５１１の底部にシード膜１０４が露出した基板５００を準備する工程は、基板５００に、凹部５１１を形成する工程と、凹部５１１内に絶縁膜５０２を形成する工程と、凹部５１１内の絶縁膜５０２上にシード膜１０４を形成する工程と、を含む。以下、詳細に説明する。
図１５（ａ）に示すように、基板５００の片側の面に凹部５１１を形成する。つづけて、凹部５１１内に絶縁膜５０２を形成する。絶縁膜５０２は、絶縁材料からなる。
図１５（ｂ）に示すように、基板５００及び凹部５１１上の絶縁膜５０２上に、シード膜１０４を順に形成する。絶縁膜５０２及びシード膜１０４の形成には、例えば、スパッタ成膜法のような物理気相成長法、ＣＶＤ法やＡＬＤ法のような化学気相成長法、液相成長法、超臨界流体成長法を用いてもよい。但し、凹部５１１の開口部でなるべく厚膜化しない条件での成膜が好ましい。また、絶縁膜５０２の堆積後、シード膜１０４の堆積前にバリアメタル膜を堆積してもよい。
図１５（ｃ）に示すように、シード膜１０４上に、カバーメタル膜１０６を形成する。カバーメタル膜１０６は、例えば、イオン化スパッタ成膜法を用いて、凹部５１１の底部及び側面部、及び絶縁膜５０２上に形成される。本実施形態において、カバーメタル膜１０６は、シード膜２０４よりもめっき成長しにくい導電性膜である。
図１６（ａ）に示すように、選択的エッチングをおこなうことにより、凹部５１１の底部のカバーメタル膜１０６を除去して、シード膜１０４を露出する。このとき、例えばＲＦバイアスを印加する等の手法を用いて、プラズマから凹部５１１の底部へ向かうイオンを加速させる等して、凹部５１１の底部のカバーメタル膜１０６を除去し、凹部５１１の側面部と、基板５００上の凹部５１１以外の領域（フィールド部１３１）に形成されたシード膜１０４の上面には、カバーメタル膜１０６を残留させる。
次に、図１６（ｂ）に示すように、凹部５１１の底部に露出したシード膜１０４をシードとして、電解めっき液１０８を用いて、めっきを行い、めっき膜１４０を成長させる。これにより、図１６（ｃ）に示すように、凹部５１１の底部からシード膜１０４上にめっき膜１４０を選択成長させ、凹部５１１内にめっき膜１４０を埋め込む。
めっき条件は、上記実施形態で説明したのと同様にして行うことができる。
次に、第一の熱処理を施す。そこで、シード膜１０４とめっき膜１４０は再結晶化により一体化してめっき膜１４０ａとなる。また、カバーメタル膜１０６に含まれるＴｉが、めっき膜１４０ａ中に拡散し、めっき膜１４０ａ表面に、キャップ膜１０６ａが形成される（図１７（ａ）参照）。さらに、カバーメタル膜１０６を構成する元素濃度が周辺の元素よりも高い領域１０６ｂが形成される。本実施形態において、領域１０６ｂはＴｉ濃度が周辺のＴｉ濃度よりも高い。
つづけて、図１７（ｂ）に示すように、キャップ膜１０６ａ、めっき膜１４０ａ、及び絶縁膜５０２を、ＣＭＰ法により選択的に除去して表面を平坦化し、凹部１１１内のみにめっき膜１４０ａを残す。
さらに、図１７（ｃ）に示すように、基板５００の凹部５１１が形成された面とは反対側の面から、ＣＭＰ法により基板５００を選択的に除去し、貫通シリコンビア５０５を形成する。これにより、ＴＳＶ構造を有する半導体装置が得られる。
本実施形態における効果も、上記第１の実施形態と同様にして得られる。
上記実施形態においては、カバーメタル膜１０６の材料としてＴｉを用いた場合について説明したが、Ｃｕを主成分としない材料であればよく、また、１００〜４００℃の熱処理により成分がめっき膜中に拡散できる材料がより好ましい。
（第７の実施形態）
凹部１１１に形成されるカバーメタル膜１０６において、上記実施形態では単一層である場合について説明したが、第７の実施形態は多層構造となっている。
本実施形態における半導体装置の製造方法は、上記第１実施形態で図１（ｃ）〜図２（ａ）を用いて説明したカバーメタル膜１０６の形成工程以外は同様であるため、以下凹部１１１内に、カバーメタル膜１０６を形成する工程について説明し、他の工程は省略する。
図１８、図１９は、本実施形態に係る半導体装置の製造工程の一例を示す断面図である。本実施形態において、凹部１１１内に形成されたカバーメタル膜１０６は、凹部１１１の底部を含む第１領域と、凹部１１１の開口部を含む第２領域とを有し、第１領域におけるカバーメタル膜１０６（カバーメタル膜１１６ａ）と、第２領域におけるカバーメタル膜１０６（カバーメタル膜１１６ｂ）とは異なる材料から形成される。
まず、図１８に示すように、絶縁膜１００及び凹部１１１上に、例えば、スパッタ成膜法を用いて、カバーメタル膜１１６ａを形成する。つづけて、カバーメタル膜１１６ａとは異なる材料を用いて、カバーメタル膜１１６ａ上にカバーメタル膜１１６ｂを積層する。カバーメタル膜１０６は、凹部１１１の底部を含む第１領域１１１ａと、凹部１１１の開口部を含む第２領域１１１ｂとを有する。
次に、図１９（ａ）に示すように、凹部１１１の側面のカバーメタル膜１１６ｂのうち底面側を選択的に除去して、凹部１１１の底部側にカバーメタル膜１１６ａを露出する。これにより、第１領域１１１ａにカバーメタル膜１１６ａ、第２領域１１１ｂにカバーメタル膜１１６ｂが露出したカバーメタル膜１０６が得られる。このようなカバーメタル膜１０６の構造は、カバーメタル膜１０６の成膜条件や、用いられる金属材料を最適化することで、適宜調整される。
つづけて、凹部１１１の底部のカバーメタル膜１１６ａ及びカバーメタル膜１１６ｂを除去して、凹部１１１の底部にシード膜１０４を露出する（図１９（ｂ））。その後、上記実施形態と同様にして、シード膜１０４を用いてめっきを行い、所望の半導体装置を得る。
本実施形態において、カバーメタル膜１１６ｂは選択性に優れた金属膜、カバーメタル膜１１６ａは密着性に優れた金属膜となっている。これにより、カバーメタル膜１０６と、めっき成長しためっき膜との密着性が改善し、またＣｕめっきの選択性が向上できる。
ここで、密着性に優れる金属膜で凹部の内部、すなわち凹部の底部、側面、及び開口部付近を被覆した場合、凹部の底部から選択的にめっき成長することができるが、凹部の開口部付近で選択破れが生じてボイドが発生することがあった。これに対し、本実施形態のカバーメタル膜１０６は、凹部１１１の底部近傍と開口部近傍とで異なる材料から形成されている。本実施形態において、開口部近傍には選択性に優れた金属膜１１６ｂが形成されているため、上記のような選択破れによるボイドの発生を抑制できる。他の効果は、上記第１の実施形態と同様にして得られる。
なお、カバーメタル膜１０６は、図１８、１９に示された形態に限定されるものではなく、様々な変形が可能である。例えば、第１領域１１１ａが少なくとも凹部１１１の底部を含み、第２領域１１１ｂが少なくとも凹部１１１の開口部を含むものであってもよい。
また、カバーメタル膜１０６は、二層構造に限定されず、さらに異なる材料から形成される多層構造であってもよい。この場合、カバーメタル膜１０６の除去領域が各層で異なっていてもよい。また、少なくとも一つの層で凹部１１１の側壁が底面近傍まで被覆されていればよい。この場合も、上記と同様の効果が得られる。
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。
上記実施形態においては、カバーメタル膜１０６は凹部１１１内壁のほぼ全面を被覆する場合について説明したが、連続的な被覆に限られず、断続的な被覆であってもよく、また凹部内壁の一部のみの被覆でもよい。ただし、この場合、凹部のアスペクト比は１以下であることが好ましい。これにより、ボイド抑制効果を得つつ、めっき成長の時間短縮が可能となる。一方、カバーメタル膜１０６が凹部内壁のほぼ全面を被覆する場合は、めっき成長の時間が相対的に長くなるが、より高いボイド抑制効果が得られる。
上記実施形態では、図２（ａ）に示すように、凹部１１１の底部のカバーメタル膜１０６を除去して、シード膜１０４を露出し、凹部１１１側面のカバーメタル膜１０６が除去されていない場合について説明したが、これに限られない。例えば、図２０に示すように、凹部１１１の底部だけでなく、底部側の側面に形成されたカバーメタル膜１０６が除去され、シード膜１０４が露出してもよい。すなわち、カバーメタル膜１０６が凹部１１１内において凹部１１１の底部側が薄く、開口部側が厚くなっていてもよい。
上記実施形態においては、カバーメタル膜１０６の材料としてＴｉを用いた場合について説明したが、Ｃｕを主成分としない材料であればよい。また、１００〜４００℃に熱処理することで成分がめっき膜中に拡散できる材料がより好ましい。
カバーメタル膜１０６の材料としては、例えば、Ｃｕ、Ｔａ、Ａｌ、Ｓｎ、Ｍｎ、Ｒｕ、またはＩｒのうち少なくとも一つを含むものが挙げられる。
上記実施形態においては、第一、及び第二の熱処理雰囲気は、酸素や水分を含む雰囲気で行う場合について説明したが、カバーメタル膜１０６が、Ｔａ、Ｃｕ、Ｔｉ、Ａｌ、Ｓｎ、またはＭｎのうち少なくとも一つを含む場合は、第一の熱処理を施す工程は、窒素、酸素、水またはアンモニアのうち少なくとも一つを含む雰囲気下でおこなってもよい。これにより、カバーメタル膜１０６に含まれる金属成分がめっき膜中により拡散できる。
以下、参考形態の例を付記する。
１． 凹部を有し、前記凹部の底部にシード膜が露出した基板を準備する工程と、
前記凹部内に、前記シード膜よりもめっき成長しにくい導電性膜を形成する工程と、
前記導電性膜を選択的に除去して、前記凹部の底部に前記シード膜を露出させる工程と、
前記凹部の底部に露出された前記シード膜をシードとして、前記凹部内を埋め込むめっき膜を成長させる工程と、
を含むことを特徴とする半導体装置の製造方法。
２． １に記載の半導体装置の製造方法において、
前記凹部を有し、前記凹部の底部にシード膜が露出した基板を準備する工程は、
前記基板に、前記凹部を形成する工程と、
前記凹部内に前記シード膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
３． １に記載の半導体装置の製造方法において、
前記凹部を有し、前記凹部の底部にシード膜が露出した基板を準備する工程は、
前記基板上に第一の絶縁層を形成する工程と、
前記第一の絶縁層中にシード膜を埋め込む工程と、
前記第一の絶縁層上に第二の絶縁層を形成する工程と、
前記第二の絶縁層を選択的に除去して前記凹部を形成し、前記凹部の底部に前記シード膜を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法。
４． １または２に記載の半導体装置の製造方法において、
前記凹部を有し、前記凹部の底部にシード膜が露出した基板を準備する工程は、
前記基板に、前記凹部を形成する工程と、
前記凹部内に絶縁膜を形成する工程と、
前記凹部内の前記絶縁膜上に前記シード膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
５． １乃至４いずれかに記載の半導体装置の製造方法において、
前記シード膜は、Ｃｕを含むことを特徴とする半導体装置の製造方法。
６． １乃至５いずれかに記載の半導体装置の製造方法において、
前記導電性膜は、Ｔａ、Ｔｉ、Ａｌ、Ｓｎ、Ｍｎ、Ｒｕ、またはＩｒのうち少なくとも一つを含むことを特徴とする半導体装置の製造方法。
７． １乃至６いずれかに記載の半導体装置の製造方法において、
前記凹部の底部に露出された前記シード膜をシードとして、前記凹部内を埋め込むめっき膜を成長させる工程の後に、
前記導電性膜に含まれる金属元素が、前記めっき膜内に拡散するように、第一の熱処理を施す工程、
をさらに含むことを特徴とする半導体装置の製造方法。
８． １乃至７いずれかに記載の半導体装置の製造方法において、
前記凹部の底部に露出された前記シード膜をシードとして、前記凹部内を埋め込むめっき膜を成長させる工程の後に、
前記めっき膜を化学機械研磨して、前記凹部内にのみ前記めっき膜を残す工程と、
前記導電性膜に含まれる金属元素が、前記めっき膜の表面近傍に偏析するように、第二の熱処理を施す工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
９． １乃至８いずれかに記載の半導体装置の製造方法において、
前記導電性膜を選択的に除去して、前記凹部の底部に前記シード膜を露出させる工程は、ＲＦバイアス印加を利用して前記導電性膜を除去することを特徴とする半導体装置の製造方法。
１０． １乃至９いずれかに記載の半導体装置の製造方法において、
前記凹部の底部に露出された前記シード膜をシードとして、前記凹部内を埋め込むめっき膜を成長させる工程は、
前記めっき膜が前記凹部の開口部上に凸部を形成し、前記凸部の高さが１ｎｍ以上１００ｎｍ以下であることを特徴とする半導体装置の製造方法。
１１． １乃至１０いずれかに記載の半導体装置の製造方法において、
前記凹部内に、前記シード膜よりもめっき成長しにくい導電性膜を形成する工程において、
前記凹部内に形成された前記導電性膜は、前記凹部の底部を含む第１領域と、前記凹部の開口部を含む第２領域とを有し、
前記第１領域における前記導電性膜と、前記第２領域における前記導電性膜とは異なる材料から形成されることを特徴とする半導体装置の製造方法。
１２． １又は２、あるいは４乃至１１いずれかに記載の半導体装置の製造方法において、
前記凹部は、デュアルダマシン法により形成されるデュアルダマシン構造のビアホールおよび配線溝であって、
前記導電性膜を選択的に除去して、前記凹部の底部に前記シード膜を露出させる工程は、前記ビアホールおよび／または前記配線溝の底部の前記シード膜を露出させる工程であることを特徴とする半導体装置の製造方法。
１３． 基板と、
前記基板に埋設された導電体と、
を備え、
前記導電体は、前記導電体の側面部から中心部に向かって１ｎｍ以上２０ｎｍ以下の領域で、前記導電体の構成元素以外の金属元素濃度の値が最大となることを特徴とする半導体装置。
１４． １３に記載の半導体装置は、
前記基板と、前記導電体の側面部との間に導電性膜または絶縁膜を有することを特徴とする半導体装置。
１５． １３または１４に記載された半導体装置において、
前記導電体はＣｕ配線であって、前記Ｃｕ配線の上面は、前記Ｃｕ配線よりもＣｕ濃度が低い膜で覆われていることを特徴とする半導体装置。
１６． １５に記載された半導体装置において、
前記Ｃｕ配線よりもＣｕ濃度が低い膜は、Ｔｉ、Ａｌ、Ｓｎ、またはＭｎのうち少なくとも一つを含むことを特徴とする半導体装置。
１７． １３乃至１６いずれかに記載の半導体装置において、
前記半導体装置がデュアルダマシン構造であることを特徴とする半導体装置。
１０ 半導体基板
３０ 半導体基板
５１ 半導体基板
５２ 絶縁膜
５３ 凹部
６１ 基板
６２ 絶縁膜
６３ バリアメタル
６４ Ｃｕ膜
６５ Ｃｕめっき膜
６６ 凹部
１００ 絶縁膜
１０２ バリアメタル膜
１０４ シード膜
１０５ Ｃｕ配線
１０６ カバーメタル膜
１０６ａ キャップ膜
１０６ｂ 領域
１０６ｃ キャップ膜
１０６ｄ 領域
１０７ バリアメタル膜兼カバーメタル膜
１０８ 電解めっき液
１１１ 凹部
１１１ａ 領域
１１１ｂ 領域
１１６ａ カバーメタル膜
１１６ｂ カバーメタル膜
１３１ フィールド部
１４０ めっき膜
１４０ａ めっき膜
１４０ｂ めっき膜
２００ 絶縁膜
２０１ 絶縁膜
２０２ 絶縁膜
２０３ バリアメタル膜
２０４ シード膜
２０５ Ｃｕ配線
２０６ カバーメタル膜
２０６ａ キャップ膜
２０６ｂ 領域
２０６ｃ キャップ膜
２０６ｄ 領域
２２１ 絶縁膜
２４０ めっき膜
２４０ａ めっき膜
３００ 絶縁膜
３０１ 絶縁膜
３０２ 絶縁膜
３０４ Ｃｕ配線
３０５ａ ビア
３０５ｂ Ｃｕ配線
３１１ 凹部
３１１ａ ビア孔
３１１ｂ 配線溝
３１２ バリアメタル膜
３１４ Ｃｕシード膜
３４０ 電解めっき膜
５００ 基板
５０２ 絶縁膜
５０５ 貫通シリコンビア
５１１ 凹部

Claims (12)

  1. 凹部を有し、前記凹部の底部にシード膜が露出した基板を準備する工程と、
    前記凹部内に、前記シード膜よりもめっき成長しにくい導電性膜を形成する工程と、
    前記導電性膜を選択的に除去して、前記凹部の底部に前記シード膜を露出させる工程と、
    前記凹部の底部に露出された前記シード膜をシードとして、前記凹部内を埋め込むめっき膜を成長させる工程と、
    前記めっき膜を化学機械研磨して、前記凹部内にのみ前記めっき膜を残す工程と、
    前記導電性膜に含まれる金属元素が、前記めっき膜の表面近傍に偏析するように、第二の熱処理を施す工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 凹部を有し、前記凹部の底部にシード膜が露出した基板を準備する工程と、
    前記凹部内に、前記シード膜よりもめっき成長しにくい導電性膜を形成する工程と、
    前記導電性膜を選択的に除去して、前記凹部の底部に前記シード膜を露出させる工程と、
    前記凹部の底部に露出された前記シード膜をシードとして、前記凹部内を埋め込むめっき膜を成長させる工程と、
    を含み、
    前記凹部内に、前記シード膜よりもめっき成長しにくい導電性膜を形成する工程において、
    前記凹部内に形成された前記導電性膜は、前記凹部の底部を含む第１領域と、前記凹部の開口部を含む第２領域とを有し、
    前記第１領域における前記導電性膜と、前記第２領域における前記導電性膜とは異なる材料から形成されることを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記凹部の底部に露出された前記シード膜をシードとして、前記凹部内を埋め込むめっき膜を成長させる工程の後に、
    前記めっき膜を化学機械研磨して、前記凹部内にのみ前記めっき膜を残す工程と、
    前記導電性膜に含まれる金属元素が、前記めっき膜の表面近傍に偏析するように、第二の熱処理を施す工程と、
    をさらに含むことを特徴とする半導体装置の製造方法。
  4. 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
    前記凹部を有し、前記凹部の底部にシード膜が露出した基板を準備する工程は、
    前記基板に、前記凹部を形成する工程と、
    前記凹部内に前記シード膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
    前記凹部は、デュアルダマシン法により形成されるデュアルダマシン構造のビアホールおよび配線溝であって、
    前記導電性膜を選択的に除去して、前記凹部の底部に前記シード膜を露出させる工程は、前記ビアホールおよび／または前記配線溝の底部の前記シード膜を露出させる工程であることを特徴とする半導体装置の製造方法。
  6. 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
    前記凹部を有し、前記凹部の底部にシード膜が露出した基板を準備する工程は、
    前記基板上に第一の絶縁層を形成する工程と、
    前記第一の絶縁層中にシード膜を埋め込む工程と、
    前記第一の絶縁層上に第二の絶縁層を形成する工程と、
    前記第二の絶縁層を選択的に除去して前記凹部を形成し、前記凹部の底部に前記シード膜を露出させる工程と、
    を含むことを特徴とする半導体装置の製造方法。
  7. 請求項１乃至５いずれかに記載の半導体装置の製造方法において、
    前記凹部を有し、前記凹部の底部にシード膜が露出した基板を準備する工程は、
    前記基板に、前記凹部を形成する工程と、
    前記凹部内に絶縁膜を形成する工程と、
    前記凹部内の前記絶縁膜上に前記シード膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 請求項１乃至７いずれかに記載の半導体装置の製造方法において、
    前記シード膜は、Ｃｕを含むことを特徴とする半導体装置の製造方法。
  9. 請求項１乃至８いずれかに記載の半導体装置の製造方法において、
    前記導電性膜は、Ｔａ、Ｔｉ、Ａｌ、Ｓｎ、Ｍｎ、Ｒｕ、またはＩｒのうち少なくとも一つを含むことを特徴とする半導体装置の製造方法。
  10. 請求項１乃至９いずれかに記載の半導体装置の製造方法において、
    前記凹部の底部に露出された前記シード膜をシードとして、前記凹部内を埋め込むめっき膜を成長させる工程の後に、
    前記導電性膜に含まれる金属元素が、前記めっき膜内に拡散するように、第一の熱処理を施す工程、
    をさらに含むことを特徴とする半導体装置の製造方法。
  11. 請求項１乃至１０いずれかに記載の半導体装置の製造方法において、
    前記導電性膜を選択的に除去して、前記凹部の底部に前記シード膜を露出させる工程は、ＲＦバイアス印加を利用して前記導電性膜を除去することを特徴とする半導体装置の製造方法。
  12. 請求項１乃至１１いずれかに記載の半導体装置の製造方法において、
    前記凹部の底部に露出された前記シード膜をシードとして、前記凹部内を埋め込むめっき膜を成長させる工程は、
    前記めっき膜が前記凹部の開口部上に凸部を形成し、前記凸部の高さが１ｎｍ以上１００ｎｍ以下であることを特徴とする半導体装置の製造方法。
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