JP4309873B2 - 電子デバイスの製造方法 - Google Patents
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Description
前記基材のめっきすべき表面に導電性のシード層を形成する工程と、
前記基材の凸部に選択的に電解めっき阻害物質を形成し、前記シード層を共通電極として電解めっき処理を施してめっき膜を形成する工程と
を含み、
前記電解めっき阻害物質は、前記基材を成膜方向に傾斜させた状態を保持して方向性を持つ成膜により前記基材の凸部に選択的に形成することを特徴とする電子デバイスの製造方法が提供される。
この第1実施形態では、電解銅めっき処理による銅めっき配線層の形成工程を含む電子デバイス、例えば半導体装置(大規模集積回路)の製造方法を詳細に説明する。
基材の表面に凹凸部を形成した後、この基材の少なくともめっきすべき表面に導電性のシード層を形成する。
前記基材の凹部に銅の電解めっき加速物質を前記基材の凸部よりも多い量で存在させ、前記シード層を共通電極として電解銅めっき処理を施して銅めっき膜を形成する。
ブラシを前記絶縁膜1の凸部4に位置するシード層5上に摺接させてブラシの払拭効果により前記電解銅めっき加速物質6を除去する。
硬度の高いスポンジ材に硫酸と過酸化水素水の水溶液を含浸させ、このスポンジ材を前記絶縁膜1の凸部4に位置するシード層5上に摺接させて電解銅めっき加速物質6を物理的に除去するとともに、化学的に除去する。
短波長の紫外線を前記絶縁膜1の凸部4に位置するシード層5の面に対して斜めの方向から照射することにより、凹部3上部および凸部4に位置するシード層5上の電解銅めっき加速物質6を優先的に分解させて前記凹部3に位置するシード層5上に電解銅めっき加速物質6を残存させる。光の照射角度は、凹凸のアスペクト比などに応じて適宜選択することが可能である。
前述した電解銅めっき処理により前記基材の凹部内を銅めっき膜で埋め込んだ後、化学機械研磨(Chemical Mechanical Polishing;CMP)を行なって、前記基材の凸部の余剰な銅めっき膜を研磨、除去することによって、前記基材の凹部に埋め込み配線、ビアフィルのような銅の配線層を形成する。
この第2実施形態では、電解銅めっき処理による銅めっき配線層の形成工程を含む電子デバイス、例えば半導体装置(大規模集積回路)の製造方法を詳細に説明する。
基材の表面に凹凸部を形成した後、この基材の少なくともめっきすべき表面に導電性のシード層を形成する。
前記基材の凸部に電解銅めっき阻害物質を形成し、前記シード層を共通電極として電解銅めっき処理を施して前記基材の凹部に銅めっき膜を優先的に形成する。
凹部に銅めっき膜を優先的に形成することを許容する。このような前記基材の凸部に電解銅めっき阻害物質を形成する方法を具体的に説明する。
前述した電解銅めっき処理により前記基材の凹部内を銅めっき膜で埋め込んだ後、化学機械研磨(Chemical Mechanical Polishing;CMP)を行なって、前記基材の凸部の余剰な銅めっき膜を研磨、除去することによって、前記基材の凹部に埋め込み配線、ビアフィルのような銅の配線層を形成する。
まず、図5の(a)に示すように予め図示しない能動領域(トランジスタやキャパシタ等)が形成された半導体基板21上に例えばプラズマCVD法によりSiO2からなる厚さ0.4μmの第1絶縁膜22を形成した後、この第1絶縁膜22に溝23を形成した。つづいて、窒素およびアルゴン雰囲気中でチタンをスパッタすることにより前記溝23の底部に導電性バリア層であるTiN膜24を形成した。ひきつづき、WF6とSiH4の成膜ガスを用いるCVD法により前記溝23内にタングステンからなる埋め込み配線(下層配線)25を形成した。
シード層30を形成後、スルフォプロピルジサルファイド[SPS]の塗布、ブラシクリーナを行なわずに、実施例1と同様な電解銅めっき処理を施した。
実施例1と同様な方法により電解銅めっき加速物質であるスルフォプロピルジサルファイド[HO3S(CH2)3SS(CH2)3SO3H:SPS]の1重量%水溶液をビアホール27および溝28を含む第2絶縁膜26表面のシード層30にスピン法で塗布し、表面を乾燥した。つづいて、短波長の紫外線を前記ビアホール27および溝28を除く領域(凸部)に位置するシード層30の面に対して斜めの方向(その面に対して2°の角度)で照射することにより、前記凸部に位置するシード層30上のSPSを優先的に分解させて前記ビアホール27および溝28に位置するシード層30上にSPSを残存させた。この後、実施例1と同様な電解銅めっき処理を施した。
実施例1と同様な方法によりビアホール27および溝28を含む第2絶縁膜26表面にシード層30を形成した後、フォトレジスト(図示せず)を塗布して表面が平坦なフォトレジスト膜を形成した。つづいて、このフォトレジスト膜を反応性イオンエッチングでエッチバックすることにより前記ビアホール27および溝28を除く領域(凸部)に位置するシード層を露出した。ひきつづき、露出したシード層30表面をオゾン水で酸化処理することにより図9に示すように凸部に位置するシード層に電解銅めっき阻害物質としての酸化層(酸化銅層)36を形成した後、残存したフォトレジスト膜を除去した。この後、実施例1と同様な電解銅めっき処理を施した。
実施例1と同様な方法によりビアホール27および溝28を含む第2絶縁膜26表面にシード層30を形成した。つづいて、半導体基板21を石英製ターゲットから500mm離れた位置に置き、これらの間にコリメータを配置した。前記半導体基板21をターゲットの垂線に対して1°の角度を保ったまま自転させながら、高周波スパッタを行なうことにより図10に示すように前記ビアホール27および溝28を除く領域(凸部)に位置するシード層30に電解銅めっき阻害物質としての酸化シリコン膜38を選択的に形成した。この後、実施例1と同様な電解銅めっき処理を施した。
Claims (3)
- 基材の表面に凹凸部を形成する工程と、
前記基材のめっきすべき表面に導電性のシード層を形成する工程と、
前記基材の凸部に選択的に電解めっき阻害物質を形成し、前記シード層を共通電極として電解めっき処理を施してめっき膜を形成する工程と
を含み、
前記電解めっき阻害物質は、前記基材を成膜方向に傾斜させた状態を保持して方向性を持つ成膜により前記基材の凸部に選択的に形成することを特徴とする電子デバイスの製造方法。 - 前記電解めっき阻害物質は、絶縁物であることを特徴とする請求項1記載の電子デバイスの製造方法。
- 前記めっき膜を化学機械研磨して前記基材の凹部に埋め込み配線を形成する工程をさらに含むことを特徴とする請求項1記載の電子デバイスの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005191895A JP4309873B2 (ja) | 2005-06-30 | 2005-06-30 | 電子デバイスの製造方法 |
Applications Claiming Priority (1)
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003136011A Division JP2004342750A (ja) | 2003-05-14 | 2003-05-14 | 電子デバイスの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005333153A JP2005333153A (ja) | 2005-12-02 |
JP4309873B2 true JP4309873B2 (ja) | 2009-08-05 |
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ID=35487540
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005191895A Expired - Fee Related JP4309873B2 (ja) | 2005-06-30 | 2005-06-30 | 電子デバイスの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4309873B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5022529B2 (ja) * | 2006-10-11 | 2012-09-12 | 石原薬品株式会社 | 銅フィリング方法 |
JP5498751B2 (ja) | 2009-10-05 | 2014-05-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP5649307B2 (ja) * | 2010-01-28 | 2015-01-07 | キヤノン株式会社 | マイクロ構造体の製造方法および放射線用吸収格子 |
JP5505153B2 (ja) * | 2010-07-16 | 2014-05-28 | 上村工業株式会社 | 電気銅めっき浴及び電気銅めっき方法 |
JP2013177653A (ja) * | 2012-02-28 | 2013-09-09 | Canon Inc | 構造体の製造方法 |
US11781215B2 (en) * | 2019-06-18 | 2023-10-10 | Tokyo Electron Limited | Substrate processing method of forming a plating film in a recess |
CN114496924B (zh) * | 2022-04-01 | 2022-07-01 | 合肥晶合集成电路股份有限公司 | 半导体器件的形成方法 |
-
2005
- 2005-06-30 JP JP2005191895A patent/JP4309873B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2005333153A (ja) | 2005-12-02 |
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