JP4309873B2

JP4309873B2 - 電子デバイスの製造方法

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Publication number: JP4309873B2
Application number: JP2005191895A
Authority: JP
Inventors: 哲朗松田; 尚史金子
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2009-08-05
Anticipated expiration: 2023-05-14
Also published as: JP2005333153A

Description

本発明は、電子デバイスの製造方法に関し、詳しくはめっき膜形成工程を改良した半導体装置、液晶表示装置、プリント回路基板のような電子デバイスの製造方法に係わる。

電子デバイス、例えば半導体装置において、近年、低抵抗の銅配線が用いられている。この銅配線は、例えば次のような方法により形成される。まず、半導体基板上の絶縁膜に例えば溝を形成し、この溝を含む前記絶縁膜表面に銅膜を形成する。つづいて、前記銅膜の化学機械研磨（Chemical Mechanical Polishing；ＣＭＰ）を行なって前記絶縁膜の溝内に銅を残存させることにより埋め込み配線を形成する。

前記銅膜は、従来、電解銅めっきにより形成されている。これは、電解銅めっき膜が溝のような凹部に高い埋め込み性を示し、かつプロセス的に低コスト化が図れるためである。

しかしながら、電解銅めっきによる銅めっき膜の形成は溝以外の領域に余剰の銅めっき膜が析出、堆積される。この状況を図１１に示す。半導体基板５１上の下地膜５２に溝（または孔）５３を形成した後、溝５３を含む下地膜５２に銅のようなシード層５４を形成する。つづいて、電解銅めっき処理を施すことによりシード層５４表面に一様な銅めっき膜５５が析出、堆積される。同時に、微細な溝５３の直上において均一膜厚を越える膜成長が起こり、溝５３以外の下地膜５２表面に段差を伴った余剰の銅めっき膜５６が析出、堆積される。

その結果、ＣＭＰにおいて溝５３以外の領域に形成された余剰の銅めっき膜を除去する必要があり、ＣＭＰ工程に長い時間を要し生産性を低下させる。また、絶縁膜がｌｏｗ−ｋ膜のように脆弱である場合、長い時間のＣＭＰ処理はその絶縁膜にダメージを与えるなどのプロセスの自由度およびマージンが犠牲になる。

このようなことから、特許文献１にはめっきすべき半導体基板にＣＭＰに用いるポリッシングパッドのような部材を接触させ、電解めっき処理と同時、またはその電解めっき処理中に断続的に膜研磨を行なうことによって、膜成長を抑制する方法が開示されている。
ＰＣＴ／ＵＳ９９／２５６５６ＷＯ００／２６４４３

しかしながら、前記特許文献１は電解めっきと同時あるいは断続的に電解めっき膜の研磨を行うという方法を提供しているにすぎず、従来技術の電解めっき処理時に溝以外の下地膜表面に段差を伴った余剰の銅めっき膜が析出、形成される、問題点を本質的に解決するものではない。

本発明は、電解めっき処理により基材の凹部にめっき膜を優先的にかつ表面が略平坦化された状態で埋め込むことが可能なめっき膜形成工程を含む電子デバイスの製造方法を提供しようとするものである。

本発明の態様によると、基材の表面に凹凸部を形成する工程と、
前記基材のめっきすべき表面に導電性のシード層を形成する工程と、
前記基材の凸部に選択的に電解めっき阻害物質を形成し、前記シード層を共通電極として電解めっき処理を施してめっき膜を形成する工程と
を含み、
前記電解めっき阻害物質は、前記基材を成膜方向に傾斜させた状態を保持して方向性を持つ成膜により前記基材の凸部に選択的に形成することを特徴とする電子デバイスの製造方法が提供される。

本発明によれば、電解めっき処理により基材の凹部にめっき膜を優先的に、かつ表面が略平坦化された状態で埋め込むことが可能なめっき膜形成工程を含み、電解めっき時間の短縮、ＣＭＰ処理時間の短縮により量産的に電子デバイスを製造し得る方法を提供できる。

以下、本発明の実施形態を詳細に説明する。

（第１実施形態）
この第１実施形態では、電解銅めっき処理による銅めっき配線層の形成工程を含む電子デバイス、例えば半導体装置（大規模集積回路）の製造方法を詳細に説明する。

（第１工程）
基材の表面に凹凸部を形成した後、この基材の少なくともめっきすべき表面に導電性のシード層を形成する。

前記基材としては、例えばシリコン基板のような半導体基板上に絶縁膜が被覆された形態のものを挙げることができる。具体的には、１）前記半導体基板表面に第１絶縁膜を直接形成した構造の基材、２）前記半導体基板表面に第１絶縁膜、第１配線層、第２絶縁膜をこの順序で形成した基材、３）前記半導体基板表面に第１絶縁膜、第１配線層、第２絶縁膜、第２配線層、第３絶縁膜をこの順序で形成した基材、等を挙げることができる。

前記２）の基材において、第１配線層は第１絶縁膜に埋め込まれたビアフィルを含むことを許容する。前記３）の基材において、第１、第２の配線層のうち、少なくとも一方は絶縁膜に埋め込まれたビアフィルを含むことを許容する。

前記絶縁膜としては、例えばシリコン酸化膜、ボロンリン添加ガラス膜（ＢＰＳＧ膜）、リン添加ガラス膜（ＰＳＧ膜）、ＳｉＯＦ、有機スピンオングラス、ポリイミド、ｌｏｗ−ｋ膜等を用いることができる。

前記凹凸部としては、例えば溝、孔、窪み、またはそれらの組み合わせが挙げられる。ここで、溝、孔、窪みは前記基材の凹部に相当し、前記基材の凹部以外の表面は凸部に相当する。前記孔、窪みは、円柱状、円錐台状、逆円錐台状、矩形柱状など任意である。前記溝は、底部が平坦である他に、すり鉢状、ドーム状など任意である。

前記導電性のシード層は、後述する電解銅めっき時の共通電極として機能する。このシード層としては、例えば銅、ニッケルなどから作られ、１０〜２００ｎｍの厚さを有することが好ましい。前記シード層は、例えばスパッタ法により形成される。

なお、銅の配線層を前記凹部に形成する際、その配線層の銅が拡散するのを防止するために前記シード層の形成に先立って、導電性バリア層を形成することを許容する。このような導電性バリアとしては、例えばタンタル、タングステン、チタン、またはそれらの窒化物等を単層または積層して形成することができる。

（第２工程）
前記基材の凹部に銅の電解めっき加速物質を前記基材の凸部よりも多い量で存在させ、前記シード層を共通電極として電解銅めっき処理を施して銅めっき膜を形成する。

ここで、前記基材の凹部に銅の電解めっき加速物質を前記基材の凸部よりも多い量で存在させるとは、前記基材の凹部に存在する電解銅めっき加速物質の単位表面積あたりの濃度（または密度）が前記基材の凸部に存在する電解銅めっき加速物質のそれより高いことを意味する。

前記電解銅めっき処理に用いられる銅めっき液は、硫酸銅を基本成分として含む。この他の銅めっき液成分としては、孔、溝への埋め込み性の改善や表面光沢の改善、機械的電気的強度の改善などのために塩酸、ポリエチレングリコールなど高分子化合物（一般にポリマーあるいはサプレッサーと呼ぶ）、チオ化合物、アゾ化合物などの微量添加される添加剤が挙げられる。

前記チオ化合物は、銅めっき膜の形成速度の加速に寄与し、電解銅めっき加速物質（アクセルレーター）として呼称されている。この電解銅めっき加速物質としては、例えばスルフォプロピルジサルファイド［ＨＯ₃Ｓ（ＣＨ₂）₃ＳＳ（ＣＨ₂）₃ＳＯ₃Ｈ：ＳＰＳ］が挙げられる。

前記アゾ化合物は、レベラー等の呼称があり、イオン性を有するめっき抑制物で、膜表面に形成された微小凹凸や傷の緩和に寄与する。

なお、めっき成分の使用実態はめっき液の供給業者により多様で正確には分類されていない。ただし、めっき金属の電析電圧が上がる作用を有する添加剤をポリマー、サプレッサー、レベラーなどと分類し、電析電圧を下げる（めっきし易くする）添加剤を電解めっき加速物質と分類するのが一般的である。

前記基材の凹部に存在する電解銅めっき加速物質の単位表面積あたりの濃度は、基材の凸部に存在する電解銅めっき加速物質のそれの５倍以上、より好ましくは２００倍以上であることが望ましい。

前記電解銅めっき加速物質を基材の凹部にその基材の凸部よりも多い量で存在させるには、例えば（１）電解銅めっき処理に先立って前記電解銅めっき加速物質を基材の凹部に供給する、（２）電解銅めっき加速物質を含む電解銅めっき液で電解銅めっきする際、前記電解銅めっき液から前記基材の凸部に供給された電解銅めっき加速物質のみを連続的または間欠的に除去する、方法が挙げられる。前記（１）、（２）の方法を以下に具体的に説明する。

（１）図１の（ａ）に示すように例えば絶縁膜１が被覆された半導体基板２のような基材の前記絶縁膜１に凹部３および凸部４を形成する。この凹部３および凸部４にシード層５を形成した後、このシード層５の全面に電解銅めっき加速物質の水溶液を例えばスピン法により塗布し、乾燥して電解銅めっき加速物質６を前記絶縁膜１の凹部３および凸部４に対応するシード層５にそれぞれ形成する。この水溶液は、電解銅めっき加速物質の濃度が０．００１〜１０重量％であることが好ましい。つづいて、前記絶縁膜１の凸部４に位置するシード層５上の電解銅めっき加速物質６を以下に説明する物理的、化学的および光化学的な手法の少なくとも１つを利用して除去し、図１の（ｂ）に示すように前記絶縁膜２の凹部３に位置するシード層５上に電解銅めっき加速物質６を残存させる。

１−１）物理的な除去方法
ブラシを前記絶縁膜１の凸部４に位置するシード層５上に摺接させてブラシの払拭効果により前記電解銅めっき加速物質６を除去する。

この方法において、前記ブラシの代わりにフィン、ウェスを用いることができる。前記ブラシを純水で湿潤させ、前記絶縁膜１の凸部４に位置するシード層５上に摺接してブラシの払拭効果と純水による希釈効果により前記電解銅めっき加速物質６を除去してもよい。

１−２）物理的／化学的な除去方法
硬度の高いスポンジ材に硫酸と過酸化水素水の水溶液を含浸させ、このスポンジ材を前記絶縁膜１の凸部４に位置するシード層５上に摺接させて電解銅めっき加速物質６を物理的に除去するとともに、化学的に除去する。

１−３）光化学的な除去方法
短波長の紫外線を前記絶縁膜１の凸部４に位置するシード層５の面に対して斜めの方向から照射することにより、凹部３上部および凸部４に位置するシード層５上の電解銅めっき加速物質６を優先的に分解させて前記凹部３に位置するシード層５上に電解銅めっき加速物質６を残存させる。光の照射角度は、凹凸のアスペクト比などに応じて適宜選択することが可能である。

前記各除去工程は、電解銅めっき処理と交互に行ってもよい。

このように基材の凹部に位置するシード層に電解銅めっき加速物質を残存させる前処理後に、電解銅めっき処理（好ましくは電解銅めっき加速物質の濃度が低い電解銅めっき液による電解銅めっき処理）を施す。この時、前記基材の凹部全体に埋め込まれ、かつ前記凸部の面を基準にして薄い膜厚で、凹部の直上を含む表面が平坦化された電解銅めっき膜を形成できる。

すなわち、銅めっき膜の埋め込み初期においては基材の凹部に位置するシード層での電解銅めっき膜の析出、成長速度がその凹部に残存させた電解銅めっき加速物質により加速され、凹部（特に微細な凹部）の直上での電解銅めっき膜の過剰な析出、堆積を抑えることができる。その結果、前記基材の凹部に電解銅めっき膜を優先的かつ表面が平坦化された状態で析出、埋め込むことが可能になる。同時に、前記基材の凸部に位置するシード層で余剰な電解銅めっき膜の析出を抑制できる。したがって、前記基材の凹部全体に埋め込まれ、かつ前記凸部の面を基準にして薄い膜厚で、凹部の直上を含む表面が平坦化された電解銅めっき膜を形成することができる。

なお、銅めっき液中の電解銅めっき加速物質と予め塗布した電解銅めっき加速物質は必ずしも同一である必要はない。

（２）図２に示すように例えば絶縁膜１が被覆された半導体基板２のような基材の前記絶縁膜１に凹部３および凸部４を形成する。この凹部３および凸部４にシード層５を形成した後、電解銅めっき加速物質を含む電解銅めっき液で電解銅めっき処理を行なう際、例えばブラシ７を前記絶縁膜１の凸部４に位置するシード層５の面に連続的または間欠的に摺接させて電解銅めっき液から前記凸部４に位置するシード層５の面に供給された電解銅めっき加速物質６のみを除去する。これによって、図２に示すように銅めっき膜の埋め込み初期において前記凹部３に位置するシード層５上での電解銅めっき膜８の析出、成長速度が加速され、一方で凸部４に位置するシード層５での余剰な電解銅めっき膜８の析出を抑制できる。また、前記凹部３直上での電解銅めっき膜表面に濃縮された電解銅めっき加速物質が除去され、凹部（特に微細な凹部）３の直上での電解銅めっき膜の過剰な析出、堆積を抑えることができる。その結果、前記基材の凹部３に電解銅めっき膜を優先的かつ表面が平坦化された状態で析出、埋め込むことが可能になる。したがって、前記基材の凹部３全体に埋め込まれ、かつ前記凸部４の面を基準にして薄い膜厚で、凹部３の直上を含む表面が平坦化された電解銅めっき膜８を形成することができる。

前記方法において、ブラシの代わりにフィン、ウェスまたは硬度の高いスポンジ材を用いることができる。

（第３工程）
前述した電解銅めっき処理により前記基材の凹部内を銅めっき膜で埋め込んだ後、化学機械研磨（Chemical Mechanical Polishing；ＣＭＰ）を行なって、前記基材の凸部の余剰な銅めっき膜を研磨、除去することによって、前記基材の凹部に埋め込み配線、ビアフィルのような銅の配線層を形成する。

以上、第１実施形態によればスルフォプロピルジサルファイド（ＳＰＳ）のような電解銅めっき加速物質が基材の凹部の直上における過剰な電解銅めっき膜の成長に関与していることに着目し、基材の凹部に位置するシード層にその加速物質を基材の凸部に位置するシード層に比べて多く存在させることによって、前記基材の凹部全体に埋め込まれ、かつ凸部の面を基準にして薄い膜厚で、凹部の直上を含む表面が平坦化された電解銅めっき膜を形成することができる。その結果、次のような効果を奏する。

（ｉ）前記基材の凸部の面を基準にして膜厚が薄く、かつ凹部の直上を含む表面が平坦化された電解銅めっき膜を形成することができるため、電解銅めっき処理後の銅配線層の形成を目的とするＣＭＰの処理時間を短縮できる。その結果、銅配線層の形成工程を短縮化して半導体装置のような電子デバイスの生産性の向上、製造コストの低減化を図ることができる。また、ＣＭＰの処理に付随する銅の排出物量を低減できるため、廃水処理を軽減することができる。

（ii）溝、孔のような凹凸が形成される絶縁膜として低誘電率のｌｏｗ−ｋ膜を用いた場合、電解銅めっき後のＣＭＰの処理時間が長くなるとｌｏｗ−ｋ膜が脆弱であるため、損傷、破損する虞がある。

本実施形態では、前記（ｉ）で説明したようにＣＭＰの処理時間を短縮できるため、そのｌｏｗ−ｋ膜を損傷、破損することなく埋め込み配線、ビアフィルのような銅配線層を形成することができる。その結果、配線層間の容量の低減により信号伝播速度が向上され、かつ信頼性の高い半導体装置のような電子デバイスを製造できる。

（iii）前記基材の凸部の面を基準にして膜厚が薄く、かつ凹部の直上を含む表面が平坦化された電解銅めっき膜を形成できるため、従来法に比べて電解銅めっき処理時間を短縮できる。その結果、半導体装置のような電子デバイスの生産性を向上することができる。

（第２実施形態）
この第２実施形態では、電解銅めっき処理による銅めっき配線層の形成工程を含む電子デバイス、例えば半導体装置（大規模集積回路）の製造方法を詳細に説明する。

前記基材、前記凹凸部および前記シード層は、前記第１実施形態で説明したのと同様である。

（第２工程）
前記基材の凸部に電解銅めっき阻害物質を形成し、前記シード層を共通電極として電解銅めっき処理を施して前記基材の凹部に銅めっき膜を優先的に形成する。

前記基材の凸部に電解銅めっき阻害物質を形成する方法を具体的に説明する。

（１）図３の（ａ）に示すように例えば絶縁膜１が被覆された半導体基板２のような基材の前記絶縁膜１に凹部３および凸部４を形成する。この凹部３および凸部４にシード層５を形成した後、凹部３および凸部４に対応するシード層５にマスク用被膜９を塗布し、平坦化する。つづいて、図３の（ｂ）に示すようにマスク用被膜９をエッチバックして前記凹部３に位置するシード層５部分にマスク用被膜９を残存させ、前記凸部４に位置するシード層５部分のみを露出させる。次いで、図３の（ｃ）に示すように凸部４に位置する露出したシード層５を酸化処理して電解銅めっき阻害物質としての酸化層（酸化銅層）１０を形成する。この後、前記マスク用被膜９を除去して前記絶縁膜１の凹部３に位置するシード層５を露出させる。

前記マスク用被膜は、前記酸化膜の形成後に除去されるため、前記酸化膜に対してエッチング選択比が高い材料から作られることが好ましい。このようなマスク用被膜としては、例えばフォトレジスト膜、スピンオンガラス膜などを用いることが望ましい。

前記マスク用被膜のエッチバックは、例えば反応性イオンエッチングなどにより行なうことができる。このエッチバック工程で、エッチングガスの一部に酸素ガスを用いれば、凸部のシード層の露出にひきつづいて酸化処理を行なうことが可能になる。

前記酸化処理は、露出した凸部のシード層に例えばオゾン水、オゾンガス、酸素ガス、酸素プラズマ、過酸化水素水水溶液などを作用させることによりなされる。

前記酸化処理にあたっては、露出した凸部のシード層を厚さ方向に全て酸化すると、その凹凸部の形状によってはシード層が酸化層で電気的に分離されて共通電極として機能しない状況が起こる。このような場合には、そのシード層の表層に酸化層を形成し、凸部側のシード層部分を残し、その後の電解銅めっき処理において共通電極として機能させることが必要である。

前記酸化層は、前記シード層の厚さが２０〜２００ｎｍである場合、１０ｎｍ以上にすることが好ましい。ただし、この酸化層の形成にあたっては酸化されずに残存するシード層の厚さを１０ｎｍ以上にすることが好ましい。

前記酸化処理に代えて窒化処理、酸窒化処理を施してもよい。

（２）前記（１）と同様な方法より図３の（ａ）に示すように例えば絶縁膜１が被覆された半導体基板２のような基材の前記絶縁膜１に凹部３および凸部４を形成する。この凹部３および凸部４にシード層５を形成した後、凹部３および凸部４に対応するシード層５にマスク用被膜９を塗布し、平坦化する。つづいて、図３の（ｂ）に示すようにマスク用被膜９をエッチバックして前記凹部３に位置するシード層５部分にマスク用被膜９を残存させ、前記凸部４に位置するシード層５部分のみを露出させる。次いで、露出した凸部４に位置するシード層５に電解銅めっき阻害物質としての有機物層を形成する。前記マスク用被膜を除去して前記絶縁膜の凹部３に位置するシード層５を露出させる。

前記凸部に位置するシード層に有機物層を形成する手段としては、例えば有機物を含浸させた硬質スポンジを前記基材の凸部のシード層に摺接させる方法を採用することができる。

前記有機物としては、例えば油脂、グリセリン、フロロカーボンポリマー等を挙げることができる。

前記有機物の代わりに電解銅めっき液の成分である高分子化合物（サプレッサー）、レベラーを用いることが可能である。

（３）例えば絶縁膜が被覆された半導体基板のような基材の前記絶縁膜に凹部および凸部を形成する。この凹部および凸部にシード層を形成した後、絶縁材料をその基材に対して浅い角度で方向性を以って飛翔させることにより、前記絶縁膜の凸部に位置するシード層上に電解銅めっき阻害物質としての絶縁膜を優先的に形成する。

前記絶縁材料としては、例えば酸化シリコン、窒化シリコン、フロロカーボンポリマー等を挙げることができる。

前記絶縁材料を方向性を以って飛翔させる方法としては、例えば高周波スパッタのようなスパッタ法、電子サイクロトロン共鳴法、誘導コイル励起プラズマ法等を採用できる。

前記絶縁材料の方向性（異方性）が不十分な場合は、コリメータ（スパッタターゲットと基板の間に高いアスペクトのチャネルを設ける）を用いたスパッタやロングスロースパッタなどを利用すると、一層効果的である。例えば、図４に示すように例えば絶縁膜１が被覆された半導体基板２のような基材の前記絶縁膜１に直径３０μｍ、深さ２００μｍの孔（凹部）３を高アスペクトで開口する。つづいて、この凹部３および凸部４にシード層５を形成した後、石英製ターゲットから５００ｍｍ離れた位置に前記基板２を置き、これらの間にコリメータ１１を配置し、高周波スパッタにより膜形成する。この基板２は、ターゲットの垂線に対して１度の角度を保ったまま自転させた。これにより、孔の外（凸部）４および孔（凹部）３内部の０．５μｍ程度（３０μｍ×ｔａｎ１°）までの範囲に酸化シリコン膜１２を形成することが可能になる。

また、電解銅めっき処理を行なう際に前記基材の凸部に電解銅めっき阻害物質を形成し、前記シード層を共通電極として電解銅めっき処理を施して前記基材の
凹部に銅めっき膜を優先的に形成することを許容する。このような前記基材の凸部に電解銅めっき阻害物質を形成する方法を具体的に説明する。

（４）凹凸部を有する基材にシード層を形成し、電解銅めっき液で電解銅めっき処理を行なう際、前記基材の凸部に位置するシード層に油脂、高分子化合物（サプレッサー）、レベラーが含浸された硬度の高いスポンジ材を連続的または間欠的に摺接させて前記凸部に電解銅めっき阻害物質を供給する。

前述した（１）〜（３）のように基材の凸部に位置するシード層に電解銅めっき阻害物質を形成する前処理後に、電解銅めっき処理を施すことによって、前記基材の凹部全体に埋め込まれ、かつ凹部の直上を含む表面が凸部の面とほぼ同レベルで平坦化された電解銅めっき膜を形成することができる。

すなわち、銅めっき膜の埋め込み初期において基材の凸部に位置するシード層での銅めっき膜の析出が電解銅めっき阻害物質により阻害され、余剰な銅めっき膜の析出が阻止される。同時に、凹部に位置するシード層への銅めっき膜の析出、成長が優先され、凹部（特に微細な凹部）の直上での電解銅めっき膜の過剰な析出、堆積を抑えることができる。その結果、前記基材の凹部に電解銅めっき膜を優先的にかつ凸部の面とほぼ同レベルで表面が平坦化された状態で析出、埋め込むことが可能になる。したがって、前記基材の凹部全体に埋め込まれ、かつ凹部の直上を含む表面が凸部の面とほぼ同レベルで平坦化された電解銅めっき膜を形成することができる。

また、前述した（４）のように凹凸部を有する基材にシード層を形成し、電解銅めっき処理を行なう際、前記凸部に電解銅めっき阻害物質を連続的または間欠的に供給することによって、前記基材の凹部全体に埋め込まれ、かつ前記凸部の面を基準にして極めて薄い膜厚で、凹部の直上を含む表面が平坦化された電解銅めっき膜を形成できる。

すなわち、銅めっき膜の埋め込み初期において基材の凸部に位置するシード層での銅めっき膜の析出が供給された電解銅めっき阻害物質により抑制ないし阻害され、余剰な銅めっき膜の析出が抑制ないし阻止される。同時に、凹部に位置するシード層への銅めっき膜の析出、成長が優先され、凹部（特に微細な凹部）の直上での電解銅めっき膜の過剰な析出、堆積を抑えることができる。その結果、前記基材の凹部に電解銅めっき膜を優先的にかつ表面が平坦化された状態で析出、埋め込むことが可能になる。したがって、前記基材の凹部全体に埋め込まれ、かつ前記凸部の面を基準にして極めて薄い膜厚で、凹部の直上を含む表面が平坦化された電解銅めっき膜を形成できる。

なお、前述した（１）〜（４）において、スルフォプロピルジサルファイド（ＳＰＳ）のような電解銅めっき加速物質を含む電解銅めっき液を用いて電解銅めっき処理を施すことによって、凹部に位置するシード層への銅めっき膜の析出、成長速度はそのめっき膜の析出に従って加速され、凹部（特に微細な凹部）の直上での電解銅めっき膜の過剰な析出、堆積をより一層効果的に抑えることができる。

以上、第２実施形態によれば基材の凸部に位置するシード層に電解銅めっき阻害物質を形成することによって、前記基材の凹部全体に埋め込まれ、かつ凹部の直上を含む表面が凸部の面とほぼ同レベルで平坦化された電解銅めっき膜（または前記凸部の面を基準にして極めて薄い膜厚で、凹部の直上を含む表面が平坦化された電解銅めっき膜）を形成することができる。その結果、次のような効果を奏する。

（ｉ）前記基材の凸部の面を基準にして膜厚が極めて薄く、かつ凹部の直上を含む表面が平坦化された電解銅めっき膜を形成することができるため、電解銅めっき処理後の銅配線層の形成を目的とするＣＭＰの処理時間を短縮できる。その結果、銅配線層の形成工程を短縮化して半導体装置のような電子デバイスの生産性の向上、製造コストの低減化を図ることができる。また、ＣＭＰの処理に付随する銅の排出物量を低減できるため、廃水処理を軽減することができる。

本発明は、前記（ｉ）で説明したようにＣＭＰの処理時間を短縮できるため、そのｌｏｗ−ｋ膜を損傷、破損することなく埋め込み配線、ビアフィルのような銅配線層を形成することができる。その結果、配線層間の容量の低減により信号伝播速度が向上され、かつ信頼性の高い半導体装置のような電子デバイスを製造できる。

（iii）前記基材の凸部の面を基準にして膜厚が極めて薄く、かつ凹部の直上を含む表面が平坦化された電解銅めっき膜を形成することができるため、従来法に比べて電解銅めっき処理時間を短縮できる。その結果、半導体装置のような電子デバイスの生産性を向上することができる。

なお、前述した第１実施形態、第２実施形態においては電解銅めっき処理による銅めっき配線層の形成工程を含む半導体装置、例えば大規模集積回路の製造方法を例にして説明したが、チップオンチップのための電解めっき工程を含む半導体装置の製造、電解めっき処理による配線形成工程を含む液晶表示素子の製造、電解めっき処理による配線層形成工程を含むプリント回路基板の製造にも同様に適用可能である。

また、電解めっき処理によるめっき膜は銅めっき膜に限らず、銅とその他の金属の合金、または金、銀、ニッケル、ホウ素、錫、等々の多種の金属めっき膜にも同様に適用できる。

以下、本発明の実施例を図面を参照して詳細に説明する。

（実施例１）
まず、図５の（ａ）に示すように予め図示しない能動領域（トランジスタやキャパシタ等）が形成された半導体基板２１上に例えばプラズマＣＶＤ法によりＳｉＯ₂からなる厚さ０．４μｍの第１絶縁膜２２を形成した後、この第１絶縁膜２２に溝２３を形成した。つづいて、窒素およびアルゴン雰囲気中でチタンをスパッタすることにより前記溝２３の底部に導電性バリア層であるＴｉＮ膜２４を形成した。ひきつづき、ＷＦ₆とＳｉＨ₄の成膜ガスを用いるＣＶＤ法により前記溝２３内にタングステンからなる埋め込み配線（下層配線）２５を形成した。

次いで、前記埋め込み配線２５を含む前記第１絶縁膜２２表面に例えばプラズマＣＶＤ法によりＳｉＯ₂からなる厚さ０．６μｍの第２絶縁膜２６を形成した。つづいて、この第２絶縁膜２６上にフォトリソグラフィーにより上下配線間接続用のビアホール予定部が開口されたレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとしてリアクティブイオンエッチング（ＲＩＥ）により前記第２絶縁膜２６を異方的にエッチングしてビアホール２７を形成した。ひきつづき、再度、フォトリソグラフィーにより溝形成予定部が開口されたレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとしてリアクティブイオンエッチング（ＲＩＥ）により前記第２絶縁膜２６の前記ビアホール２７が位置する部分およびこのビアホール２７以外の部分を異方的にエッチングして複数の溝２８を形成した。なお、前記ビアホール２７が位置する溝２８はこれと連通して形成された。これらの溝２８は、幅が０．２μｍで前記ビアホール２７の深さの半分程度（例えば０．３μｍ）の深さで形成した。また、図示しないが最も大きな幅（例えば２０μｍ）を有する溝（深さが０．３μｍ）を同時に形成した。この後、前記ビアホール２７および溝２８を含む第２絶縁膜２６表面にマグネトロンスパッタ法により例えば２０ｎｍの窒化タンタルからなる導電性バリア層２９を形成し、さらにこの導電性バリア層２９上に例えば厚さ１００ｎｍの銅からなるシード層３０を形成した（図５（ｂ）図示）。

次いで、電解銅めっき加速物質であるスルフォプロピルジサルファイド［ＨＯ₃Ｓ（ＣＨ₂）₃ＳＳ（ＣＨ₂）₃ＳＯ₃Ｈ：ＳＰＳ］の１重量％水溶液を前記ビアホール２７および溝２８を含む第２絶縁膜２６表面のシード層３０にスピン法で塗布した。表面を乾燥し、さらにわずかに純水で湿らせたブラシクリーナで前記ビアホール２７および溝２８を除くシード層３０表面を擦ることによって、前記ビアホール２７および溝２８に位置するシード層３０表面に優先的にＳＰＳを残置させた。つづいて、ＳＰＳが残置された半導体基板２１を銅めっき液中に浸漬した。前記シード層３０にマイナス電位を印加しながら、前記銅めっき液中に前記シード層３０に対向して配置した陽極（アノード）との間に電流を流した。前記銅めっき液としては、水１Ｌ中に約５０ｇの硫酸、約２００ｇの硫酸銅五水和塩、約５０ｐｐｍの塩酸、さらにポリエチレングリコールなどの各種添加剤が微量含まれた組成のものを用いた。電解銅めっきは、電流密度１ｍＡ／ｃｍ²から６０ｍＡ／ｃｍ²の条件の直流またはパルスを用いた。堆積速度は、電流値に応じて変化するが、２０ｍＡ／ｃｍ²で概ね０．４μｍ／ｍｉｎであった。

このような電解銅めっきにより、ビアホール２７および溝２８に位置し、ＳＰＳが残置されたシード層３０表面に銅が優先的に析出、堆積され、図６の（ｃ）に示す形態の銅めっき膜３１が前記ビアホール２７および溝２８を含む第２絶縁膜２６表面のシード層３０上に形成された。

前記銅めっき膜３１は、前記溝２８の開口部から銅めっき膜３１表面までの厚さ（Ａ）［溝２８直上の厚さ］が０．４μｍ、前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０表面から銅めっき膜３１表面までの厚さ（Ｂ）が０．４μｍであった。すなわち、前記銅めっき膜３１は前記ビアホール２７および溝２８内全体に埋め込まれ、かつ前記凸部に位置するシード層３０の面を基準にして０．４μｍと薄い膜厚で前記溝２８直上を含む表面全体が平坦であった。

また、このような銅めっき膜３１で幅が２０μｍの溝を全て埋め込み、僅かに第２絶縁膜２６表面のシード層３０から突出させて形成するための所要時間は６５秒間であった。

次いで、前記銅めっき膜３１および前記凸部に位置するシード層３０、導電性バリア層２９を順次ＣＭＰ処理することにより図６の（ｄ）に示すように前記第２絶縁膜２６に銅からなる埋め込み配線（上層配線）３３、前記下層配線２５とビアフィル３２を通して接続された銅からなる埋め込み配線（上層配線）３３を形成して半導体装置を製造した。

（比較例１）
シード層３０を形成後、スルフォプロピルジサルファイド［ＳＰＳ］の塗布、ブラシクリーナを行なわずに、実施例１と同様な電解銅めっき処理を施した。

このような電解銅めっきにより、図７に示す形態の銅めっき膜３４が前記ビアホール２７および溝２８を含む第２絶縁膜２６表面のシード層３０上に形成された。

前記銅めっき膜３４は、前記溝２８の開口部から銅めっき膜３１表面までの厚さ（Ａ）［溝２８直上の厚さ］が１．１μｍ、前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０表面から銅めっき膜３４表面までの厚さ（Ｂ）が０．７μｍであった。

また、このような銅めっき膜３４を形成するための所要時間は１１５秒間であった。

次いで、前記銅めっき膜３４および前記凸部に位置するシード層３０、導電性バリア層２９を実施例１と同様にＣＭＰ処理することにより、図示しないが第２絶縁膜に銅からなる埋め込み配線（上層配線）、前記下層配線とビアフィルを通して接続された銅からなる埋め込み配線（上層配線）を形成して半導体装置を製造した。

前述した比較例１では、図７に示すように銅めっき膜３４は前記ビアホール２７および溝２８内全体に埋め込まれているものの、溝２８直上で過剰な銅めっきの析出、堆積（厚さが１．１μｍ）を起こし、前記凸部に位置するシード層３０の面でも余剰な銅めっきの析出、堆積（厚さが０．７μｍ）が起こっている。

これに対し、実施例１では図６の（ｃ）に示すように銅めっき膜３１は前記ビアホール２７および溝２８内全体に埋め込まれ、かつ溝２８直上で厚さが０．４μｍと過剰な析出、堆積が抑えられ、かつ前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０の面でも厚さが０．４μｍと余剰な析出、堆積が抑えられる。つまり、実施例１では銅めっき膜３１は余剰の銅めっきの析出、堆積が抑えられるとともに、前記溝２８直上を含む表面全体が平坦な状態で形成されている。

このような実施例１および比較例１の結果から、実施例１では比較例１に比べてビアフィル３２および埋め込み配線（上層配線）３３を形成するためのＣＭＰの処理時間を著しく短縮できた。

また、実施例１では図６の（ｃ）に示す形態の銅めっき膜３１を形成するための所要時間が６５秒間で、比較例１の図７に示す形態の銅めっき膜３４を形成するための所要時間（１１５秒間）に比べて著しく短縮できた。

（実施例２）
実施例１と同様な方法により電解銅めっき加速物質であるスルフォプロピルジサルファイド［ＨＯ₃Ｓ（ＣＨ₂）₃ＳＳ（ＣＨ₂）₃ＳＯ₃Ｈ：ＳＰＳ］の１重量％水溶液をビアホール２７および溝２８を含む第２絶縁膜２６表面のシード層３０にスピン法で塗布し、表面を乾燥した。つづいて、短波長の紫外線を前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０の面に対して斜めの方向（その面に対して２°の角度）で照射することにより、前記凸部に位置するシード層３０上のＳＰＳを優先的に分解させて前記ビアホール２７および溝２８に位置するシード層３０上にＳＰＳを残存させた。この後、実施例１と同様な電解銅めっき処理を施した。

このような電解銅めっきにより、ビアホール２７および溝２８に位置し、ＳＰＳが残置されたシード層３０表面に銅が優先的に析出、堆積され、図８に示す形態の銅めっき膜３５が前記ビアホール２７および溝２８を含む第２絶縁膜２６表面のシード層３０上に形成された。

前記銅めっき膜３５は、前記ビアホール２７の上端開口部から銅めっき膜３５表面までの厚さ（Ａ）［溝２８直上の厚さ］が０．７μｍ、前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０表面から銅めっき膜３５表面までの厚さ（Ｂ）が０．５μｍであった。

また、このような銅めっき膜３５で幅が２０μｍの溝を全て埋め込み、僅かに第２絶縁膜２６表面のシード層３０から突出させて形成するための所要時間は８３秒間であった。

次いで、前記銅めっき膜３５および前記凸部に位置するシード層３０、導電性バリア層２９を実施例１と同様にＣＭＰ処理することにより、図示しないが第２絶縁膜に銅からなる埋め込み配線（上層配線）、前記下層配線とビアフィルを通して接続された銅からなる埋め込み配線（上層配線）を形成して半導体装置を製造した。

このような実施例２によれば、図８に示すように銅めっき膜３５は前記ビアホール２７および溝２８内全体に埋め込まれ、かつ溝２８直上で厚さが０．７μｍと過剰な析出、堆積が抑えられ、かつ前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０の面でも厚さが０．５μｍと余剰な析出、堆積が抑えられる。つまり、実施例２では銅めっき膜３５は余剰の銅めっきの析出、堆積が抑えられるとともに、前記溝２８直上を含む表面全体が概ね平坦な状態で形成されている。その結果、実施例２ではビアフィルおよび埋め込み配線（上層配線）を形成するためのＣＭＰの処理時間を前述した比較例１に比べて著しく短縮できた。

また、実施例２では図８に示す形態の銅めっき膜３５を形成するための所要時間が８３秒間で、比較例１の図７に示す形態の銅めっき膜３４を形成するための所要時間（１１５秒間）に比べて著しく短縮できた。

（実施例３）
実施例１と同様な方法によりビアホール２７および溝２８を含む第２絶縁膜２６表面にシード層３０を形成した後、フォトレジスト（図示せず）を塗布して表面が平坦なフォトレジスト膜を形成した。つづいて、このフォトレジスト膜を反応性イオンエッチングでエッチバックすることにより前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層を露出した。ひきつづき、露出したシード層３０表面をオゾン水で酸化処理することにより図９に示すように凸部に位置するシード層に電解銅めっき阻害物質としての酸化層（酸化銅層）３６を形成した後、残存したフォトレジスト膜を除去した。この後、実施例１と同様な電解銅めっき処理を施した。

このような電解銅めっきにより、前記凸部に位置し、酸化層３６で覆われたシード層３０での銅の析出が阻害され、ビアホール２７および溝２８に位置したシード層３０表面に銅が優先的に析出、堆積され、図９に示す形態の銅めっき膜３７が前記ビアホール２７および溝２８を含む第２絶縁膜２６表面のシード層３０上に形成された。

前記銅めっき膜３７は、前記溝２８の開口部から銅めっき膜３７表面までの厚さ（Ａ）［溝２８直上の厚さ］が０．１μｍ、前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０表面に析出されず、厚さがゼロであった。

また、このような銅めっき膜３７を形成するための所要時間は、前記第２絶縁膜２６に形成した溝の深さ、密度のような下地のパターン形態にもよるが、概ね５〜１５秒間であった。

次いで、前記銅めっき膜３７および前記凸部に位置するシード層３０、導電性バリア層２９を実施例１と同様にＣＭＰ処理することにより、図示しないが第２絶縁膜に銅からなる埋め込み配線（上層配線）、前記下層配線とビアフィルを通して接続された銅からなる埋め込み配線（上層配線）を形成して半導体装置を製造した。

このような実施例３によれば、図９に示すように銅めっき膜３７は前記ビアホール２７および溝２８内全体に埋め込まれ、かつ溝２８直上で厚さが０．１μｍと過剰な析出、堆積が顕著に抑えられ、かつ前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０の面で厚さがゼロと余剰な析出、堆積が阻止される。つまり、実施例３では銅めっき膜３７は余剰の銅めっきの析出、堆積がほぼゼロで、前記溝２８直上を含む表面全体が前記凸部に位置するシード層３０とほぼ同レベルの概ね平坦な状態で形成されている。その結果、実施例３ではビアフィルおよび埋め込み配線（上層配線）を形成するためのＣＭＰの処理時間を前述した比較例１に比べてより一層短縮できた。

また、実施例３では図９に示す形態の銅めっき膜３７を形成するための所要時間が５〜１５秒間で、比較例１の図７に示す形態の銅めっき膜３４を形成するための所要時間（１１５秒間）に比べて著しく短縮できた。

（実施例４）
実施例１と同様な方法によりビアホール２７および溝２８を含む第２絶縁膜２６表面にシード層３０を形成した。つづいて、半導体基板２１を石英製ターゲットから５００ｍｍ離れた位置に置き、これらの間にコリメータを配置した。前記半導体基板２１をターゲットの垂線に対して１°の角度を保ったまま自転させながら、高周波スパッタを行なうことにより図１０に示すように前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０に電解銅めっき阻害物質としての酸化シリコン膜３８を選択的に形成した。この後、実施例１と同様な電解銅めっき処理を施した。

このような電解銅めっきにより、前記凸部に位置し、酸化シリコン膜３８で覆われたシード層３０での銅の析出が阻害され、ビアホール２７および溝２８に位置したシード層３０表面に銅が優先的に析出、堆積され、図１０に示す形態の銅めっき膜３９が前記ビアホール２７および溝２８を含む第２絶縁膜２６表面のシード層３０上に形成された。

前記銅めっき膜３９は、前記ビアホール２７の上端開口部から銅めっき膜３９表面までの厚さ（Ａ）［溝２８直上の厚さ］が０．０５μｍ、前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０表面に析出されず、厚さがゼロであった。

また、このような銅めっき膜３９を形成するための所要時間は、前記第２絶縁膜２６に形成した溝の深さ、密度のような下地のパターン形態にもよるが、概ね３〜１２秒間であった。

次いで、前記銅めっき膜３９および前記凸部に位置するシード層３０、導電性バリア層２９を実施例１と同様にＣＭＰ処理することにより、図示しないが第２絶縁膜に銅からなる埋め込み配線（上層配線）、前記下層配線とビアフィルを通して接続された銅からなる埋め込み配線（上層配線）を形成して半導体装置を製造した。

このような実施例４によれば、図１０に示すように銅めっき膜３９は前記ビアホール２７および溝２８内全体に埋め込まれ、かつ溝２８直上で厚さが０．０５μｍと過剰な析出、堆積が顕著に抑えられ、かつ前記ビアホール２７および溝２８を除く領域（凸部）に位置するシード層３０の面で厚さがゼロと余剰な析出、堆積が阻止される。つまり、実施例４では銅めっき膜３７は余剰の銅めっきの析出、堆積がほぼゼロで、前記溝２８直上を含む表面全体が前記凸部に位置するシード層３０とほぼ同レベルの概ね平坦な状態で形成されている。その結果、実施例４ではビアフィルおよび埋め込み配線（上層配線）を形成するためのＣＭＰの処理時間を前述した比較例１に比べてより一層短縮できた。

また、実施例４では図１０に示す形態の銅めっき膜３９を形成するための所要時間が３〜１２秒間で、比較例１の図７に示す形態の銅めっき膜３４を形成するための所要時間（１１５秒間）に比べて著しく短縮できた。

なお、前記実施例３、４においてビアホール２７の上端開口部から銅めっき膜表面までの厚さ（Ａ）をゼロにすることも可能であるが、実際にはＣＭＰでの削り代を考慮して前記厚さ（Ａ）を多少大きく取ることが好ましい。また、銅めっき膜の厚さ（Ａ）［溝直上の厚さ］をゼロにしてＣＭＰを省略し、そのままビアフィル、埋め込み配線層のようなダマシン配線としてもよい。

本発明の第１実施形態における凹部に位置するシード層上に電解銅めっき加速物質を残存させる工程を示す断面図。本発明の第１実施形態における凹部に位置するシード層上に電解銅めっき加速物質を残存させるための別の方法を示す断面図。本発明の第２実施形態における凸部に位置するシード層上に電解銅めっき阻害物質を形成する工程を示す断面図。本発明の第２実施形態における凸部に位置するシード層上に電解銅めっき阻害物質を形成するための別の方法を示す断面図。本発明の実施例１における半導体装置製造工程を示す断面図。本発明の実施例１における半導体装置製造工程を示す断面図。比較例１における電解銅めっき後のビアホールおよび溝を含む第２絶縁膜表面のシード層上に形成された銅めっき膜の形態を示す断面図。本発明の実施例２における電解銅めっき後のビアホールおよび溝を含む第２絶縁膜表面のシード層上に形成された銅めっき膜の形態を示す断面図。本発明の実施例３における電解銅めっき後のビアホールおよび溝を含む第２絶縁膜表面のシード層上に形成された銅めっき膜の形態を示す断面図。本発明の実施例４における電解銅めっき後のビアホールおよび溝を含む第２絶縁膜表面のシード層上に形成された銅めっき膜の形態を示す断面図。従来法により溝を有する下地膜に電解銅めっきした時の銅めっき膜の形態を示す断面図。

符号の説明

１，２２，２６…絶縁膜、２，２１…半導体基板、３…凹部、４…凸部、５，３０…シード層、６…電解銅めっき加速物質、７…ブラシ、１０，３６…酸化層、１２、３８…酸化シリコン膜、２５…埋め込み配線（下層配線）、２７…ビアホール、２８…溝、２９…導電性バリア層、３１，３４，３５，３７，３９…銅めっき膜、３２…ビアフィル、３３…埋め込み配線（上層配線）。

Claims

基材の表面に凹凸部を形成する工程と、
前記基材のめっきすべき表面に導電性のシード層を形成する工程と、
前記基材の凸部に選択的に電解めっき阻害物質を形成し、前記シード層を共通電極として電解めっき処理を施してめっき膜を形成する工程と
を含み、
前記電解めっき阻害物質は、前記基材を成膜方向に傾斜させた状態を保持して方向性を持つ成膜により前記基材の凸部に選択的に形成することを特徴とする電子デバイスの製造方法。
前記電解めっき阻害物質は、絶縁物であることを特徴とする請求項１記載の電子デバイスの製造方法。
前記めっき膜を化学機械研磨して前記基材の凹部に埋め込み配線を形成する工程をさらに含むことを特徴とする請求項１記載の電子デバイスの製造方法。