KR100641992B1 - 구리 배선 형성 방법 - Google Patents
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Abstract
평탄화 공정에서 구리 배선에 발생하는 스크래치를 방지할 수 있는 구리 배선 형성 방법을 제공한다. 본 발명의 실시예에 따른 구리 배선 형성 방법은, 반도체 기판에 구비된 절연막에 배선 형성을 위한 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 절연막 위에 베리어 메탈을 증착하는 단계; 상기 트렌치를 채우도록 상기 베리어 메탈 위에 구리막을 증착하는 단계; 상기 절연막이 노출될 때까지 구리막 및 베리어 메탈을 제거하는 단계; 및 습식 식각을 이용하여 절연막을 설정 두께만큼 제거하는 단계를 포함하며, 상기 구리막 및 베리어 메탈을 제거하는 단계는 제1 CMP 공정을 이용하여 상기 베리어 메탈이 노출될 때까지 구리막을 제거하는 단계; 및 제2 CMP 공정을 이용하여 상기 절연막이 노출될 때까지 베리어 메탈을 제거하는 단계를 포함한다.
CMP, 구리, 스크래치, 습식 식각
Description
도 1은 금속간 절연막에 다마신 패턴을 형성한 상태를 나타내는 단면도이고,
도 2는 다마신 패턴에 구리막을 증착한 상태를 나타내는 단면도이며,
도 3은 제1 CMP 공정을 실시한 후의 상태를 나타내는 단면도이고,
도 4는 제2 CMP 공정 및 습식 식각 공정을 실시한 후의 상태를 나타내는 단면도이다.
본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 보다 상세하게는 평탄화 공정에서 구리 배선에 발생하는 스크래치를 방지할 수 있는 구리 배선 형성 방법에 관한 것이다.
최근에는, 반도체 소자의 디자인 룰(design rule)이 축소됨에 따라 배선의 선폭 또한 작아지고 있다. 따라서, 저항(Rs)이 작은 구리를 사용하여 배선을 형성하기 위해 듀얼 다마신 공정을 적용하고 있다.
상기한 듀얼 다마신 공정은 반도체 기판에 형성된 절연막을 비아 퍼스트(via first) 또는 트렌치 퍼스트(trench first) 방식에 따라 식각하여 듀얼 다마신 패턴 을 형성하고, 듀얼 다마신 패턴에 구리를 증착한 후, 절연막 위로 과도하게 증착된 구리를 화학기계적 연마(Chemical Mechanical Polishing: 이하, "CMP"라 한다) 공정을 이용하여 제거함으로써 비아 및 금속 배선을 형성하는 공정을 말한다.
여기에서, 상기 CMP 공정은 텅스텐이나 산화물 등이 입혀진 웨이퍼의 표면을 기계적 마찰에 의해 연마시킴과 동시에 화학적 연마제에 의해 연마시키는 공정으로서, 기계적 연마는 연마 헤드에 고정된 웨이퍼를 회전하는 연마 패드에 가압시킨 상태에서 회전시킴으로써 연마 패드와 웨이퍼 표면간의 마찰에 의해 웨이퍼 표면의 연마가 이루어지게 하는 것이고, 화학적 연마는 연마 패드와 웨이퍼 사이에 공급되는 화학적 연마제로서의 슬러리에 의해 웨이퍼 표면의 연마가 이루어지게 하는 것이다.
이 공정에 의하면, 좁은 영역 뿐만 아니라 넓은 영역의 평탄화에 있어서도 우수한 평탄도(planarity)를 얻을 수 있으므로, 상기한 CMP 공정은 웨이퍼가 대구경화되어 가는 추세에 특히 적합하다.
그런데, 상기 CMP 공정을 이용하여 도전 물질을 평탄화할 때에는 배선으로 사용하는 구리와, 베리어 메탈로 사용하는 Ta/TaN과, 절연막으로 사용하는 SiO2 등의 여러 막을 동시에 연마해야 한다.
따라서, 막질에 따른 선택비가 다른 슬러리를 사용하여 2회 이상 연마를 진행한다. 그중 첫 번째 CMP는 배선 재료인 구리 연마율이 높고, 구리와 베리어 메탈 사이의 선택비가 높은 슬러리를 사용하여 과도하게 증착된 구리막을 제거한다.
이후, 터치-업(touch-up) CMP 공정으로 베리어 메탈을 완전히 제거하고, 절 연막 또한 미세하게 연마하여 평탄화 공정을 마무리한다.
그런데, 상기 구리는 재질이 무르고 표면이 거칠어지기 쉬운 금속이다. 따라서, 상기한 CMP 공정을 이용한 평탄화 공정을 진행할 때, CMP 공정이 많을수록, 그리고 연마 시간이 길어질수록 스크래치 발생 확률이 높아진다.
그리고, 평탄화 공정에서 발생된 상기 스크래치는 제품의 수명에 직접적인 영향을 미치지 않는 경우에도 구리 배선의 외관 불량과 신뢰성에 간접적으로 영향을 미칠 수 있다. 가령 구리층이 캐패시터 전극으로 사용되는 경우 상기 스크래치는 전극 표면을 거칠게 하면서 전극 간격이 일정하지 않도록 하고, 캐패시터 용량에 영향을 미칠 수도 있다. 또한, 스크래치는 배선 내에서 전기적 이동(electro migration)을 유발시키는 취약점이 있다.
이에 본 발명은 CMP를 이용한 평탄화 공정을 최소화하여 구리 배선에 스크래치가 발생되는 것을 방지할 수 있는 구리 배선 형성 방법을 제공함을 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명은,
반도체 기판에 구비된 절연막에 배선 형성을 위한 트렌치를 형성하는 단계;
상기 트렌치를 포함하는 절연막 위에 베리어 메탈을 증착하는 단계;
상기 트렌치를 채우도록 상기 베리어 메탈 위에 구리막을 증착하는 단계;
상기 절연막이 노출될 때까지 구리막 및 베리어 메탈을 제거하는 단계; 및
습식 식각을 이용하여 절연막을 설정 두께만큼 제거하는 단계
를 포함하는 구리 배선 형성 방법을 제공한다.
상기 구리막 및 베리어 메탈을 제거하는 단계는,
제1 CMP 공정을 이용하여 상기 베리어 메탈이 노출될 때까지 구리막을 제거하는 단계; 및
제2 CMP 공정을 이용하여 상기 절연막이 노출될 때까지 베리어 메탈을 제거하는 단계
를 포함한다.
그리고, 상기 구리막 제거 단계에서는 구리 연마율이 높고, 구리와 베리어 메탈 사이의 선택비가 높은 슬러리를 사용하는 것이 바람직하다.
상기 베리어 메탈로는 Ta/TaN을 사용할 수 있다.
그리고, 상기 구리막은 스퍼터링이나 전기화학적 증착 방법에 의해 구리 시드층을 형성한 후, 전기 도금법에 의해 구리를 증착하여 형성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1 내지 도 4는 본 발명의 실시예에 따른 구리 배선 형성 방법의 공정 단면도를 도시한 것이다.
먼저, 도 1에 도시한 바와 같이 금속간 절연막(10)에 트렌치(20)를 형성한다.
상기 트렌치(20)는 비아홀(25)을 형성하기 이전 또는 이후에 형성할 수 있는 데, 이하에서는 비아홀(25)을 형성한 후 트렌치(20)를 형성하는 것을 예로 들어 설명한다.
보다 구체적으로, 하부 금속막(30) 위의 금속간 절연막(10) 상에 반사 방지 코팅막(미도시함)을 순차적으로 형성하고, 반사 방지 코팅막 위에 비아 마스크(미도시함)를 형성하며, 이 비아 마스크를 이용한 건식 식각 공정을 실시하여 반사 방지 코팅막 및 금속간 절연막(10)을 선택적으로 식각한 후, 애싱(ashing) 공정을 실시하여 상기 패턴을 제거함으로써 비아홀(25)을 형성한다.
이어서, 상기 비아홀(25) 내부를 희생막인 노블락(Novolac)으로 완전히 채운 다음, 상기 노블락을 일정 깊이만큼 리세스(recess)시키고, 전면에 반사 방지 코팅막(미도시함)을 형성한 후 트랜치 마스크(미도시함)를 형성하며, 이 마스크를 이용한 건식 식각 공정을 실시하여 트랜치(20)를 형성한다.
이후, 애싱 공정을 실시하여 트랜치 마스크 및 비아홀(25) 내부의 잔류 노블락을 제거한다. 그리고, 비아홀(25)에 의해 노출되는 식각 정지막을 제거하여 비아홀(25) 및 트렌치(20)로 이루어지는 다마신 패턴을 완성한다.
이어서, 도 2에 도시한 바와 같이, 상기 다마신 패턴 내부에 베리어 메탈(40)을 증착하며, 전도성 물질, 예컨대 구리를 다마신 패턴에 매립하여 구리막(50)을 형성한다.
이때, 상기 베리어 메탈(40)은 Ta/TaN을 증착하여 형성하며, 상기 구리막(50)은 스퍼터링이나 전기화학적 증착 방법에 의해 구리 시드층(55)을 형성한 후, 전기 도금법에 의해 구리를 증착하여 형성한다.
이어서, 구리 배선 공정에서의 구리 평탄화 작업을 진행한다.
먼저 첫 번째 단계에서는 도 3에 도시한 바와 같이 금속간 절연막(10)에 증착된 구리막(50)에 대하여 베리어 메탈(40)의 선택비(selectivity)가 높은 슬러리를 사용하여 제1 CMP 공정을 진행하며, 과도하게 증착된 구리막(50)을 제거한다. 이때, 연마 종료 시점은 베리어 메탈(40)이 감지되는 시점이다.
그리고, 두 번째 단계에서는 제2 CMP 공정, 예컨대 터치-업 CMP 공정을 실시하여 도 4에 도시한 바와 같이 베리어 메탈(40) 위에 남아 있는 잔류 구리와 베리어 메탈(40)을 제거하는 데, 이 때에는 선택비가 낮은 슬러리를 적용한다. 이때, 연마 종료 시점은 금속간 절연막(10)이 감지되는 시점이다.
이후, 세 번째 단계에서는 금속간 절연막(10)을 설정 두께만큼 제거하기 위한 습식 식각 공정을 진행한다.
이와 같이 하면, 금속간 절연막(10)에는 구리 배선(50')이 형성된다.
이러한 구성의 구리 배선 형성 방법은 금속간 절연막(10)이 습식 식각 공정에 의해 설정 두께만큼 제거되므로, 상기 금속간 절연막(10)을 CMP 공정에 의해 연마하던 종래에 비해 CMP 공정을 줄일 수 있다. 따라서 연마 시간의 증가로 인한 스크래치 발생을 억제할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대해 설명하였지만 본원 발명은 상기한 실시예에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상에서 자세히 설명한 바와 같이 본 발명의 실시예에 따른 구리 배선 형성 방법은 CMP 공정 축소로 인해 연마 시간을 줄일 수 있으므로, 구리 배선에 스크래치가 발생되는 것을 억제할 수 있다.
따라서, 스크래치로 인한 수율 저하와 성능 및 신뢰성 저하를 방지할 수 있는 효과가 있다.
Claims (5)
- 반도체 기판에 구비된 절연막에 배선 형성을 위한 트렌치를 형성하는 단계;상기 트렌치를 포함하는 절연막 위에 베리어 메탈을 증착하는 단계;상기 트렌치를 채우도록 상기 베리어 메탈 위에 스퍼터링이나 전기화학적 증착 방법에 의해 구리 시드층을 형성한 후, 전기 도금법에 의해 구리막을 증착하는 단계;상기 절연막이 노출될 때까지 구리막 및 베리어 메탈을 제거하는 단계; 및습식 식각을 이용하여 절연막을 설정 두께만큼 제거하는 단계를 포함하는 구리 배선 형성 방법.
- 제 1항에 있어서,상기 구리막 및 베리어 메탈을 제거하는 단계는,제1 CMP 공정을 이용하여 상기 베리어 메탈이 노출될 때까지 구리막을 제거하는 단계; 및제2 CMP 공정을 이용하여 상기 절연막이 노출될 때까지 베리어 메탈을 제거하는 단계를 포함하는 것을 특징으로 하는 구리 배선 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 구리막 제거 단계에서는 구리 연마율이 높고, 구리와 베리어 메탈 사이의 선택비가 높은 슬러리를 사용하는 것을 특징으로 하는 구리 배선 형성 방법.
- 제 3항에 있어서,상기 베리어 메탈로는 Ta/TaN을 사용하는 것을 특징으로 하는 구리 배선 형성 방법.
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