KR100359552B1 - 반도체 기판의 표면 평탄화 처리 방법 및 절연층에서의 전도성 플러그 생성 방법 - Google Patents

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Abstract

반도체 기판의 표면을 평탄화하는 처리가 제공된다. 상기 처리는 반도체 기판의 표면상에 패터닝된 돌출 영역과 리세스 영역을 형성함으로써 시작된다. 재료층은 그 다음 패터닝된 돌출 영역과 리세스 영역 위에 형성된다. 이 재료층은 돌출 영역 모두가 그 재료층으로부터 적어도 부분적으로 제거될 때까지 화학 기계적 평탄화(CMP: chemical mechanical planarizing) 처리된다. 최종적으로, 연마된 기판의 표면은 반응성 이온 에칭(RIE: reactive ion etching) 처리로 에칭된다.

Description

반도체 기판의 표면 평탄화 처리 방법 및 절연층에서의 전도성 플러그 생성 방법{COMBINED CHEMICAL MECHANICAL POLISHING AND REACTIVE ION ETCHING PROCESS}
본 발명은 전반적으로 집적 회로 표면의 평탄화에 관한 것으로, 보다 구체적으로는, 평탄화하는 동안 하부 층들에서 표면 결함이 우발적으로 발생하는 것을 감소시키는 화학 기계적 평탄화 단계 및 반응성 이온 에칭 단계를 조합한 처리에 관한 것이다.
집적 회로는 실리콘, 실리콘-게르마늄 또는 갈륨 비소 화합물과 같은 반도체 기판에 여러 가지 재료의 막을 패터닝하는 것에 의해서 기판에 형성된다. 이들 막 패턴은 반도체 또는 절연체로 만들어져, 복잡한 전기 회로가 형성된다. 또한, 막과 그 막내의 패턴은 상이한 재료로 구성될 수 있는데, 이는 트랜지스터 및 다이오드 형성에 있어서 필수적이다. 하나의 기판을 처리하는 동안, 수백 개의 개별 칩을 구성할 수 있는 수백만개의 개별 디바이스가 형성될 수 있다.
각각의 칩이 적절히 기능하도록 하기 위해서는 기본적으로 회로 설계의 원하는 패턴을 기판 막에 적절히 복제해야 한다. 패턴을 임의의 디바이스용 기판에 적절히 적용할 수 없는 공정상의 실패가 있을 경우, 전체 칩이 제대로 기능하지 못해 폐기해야 할 필요가 있을 수도 있다.
디바이스의 크기와 디바이스들간의 간격이 감소함에 따라, 보다 많은 디바이스가 단일 칩에 배치될 수 있다. 그러나, 크기와 간격의 감소로 인해 칩 제조의 복잡성이 증가하고, 처리시의 에러에 대한 허용 오차가 극도로 감소한다. 에러나 결함 없이 막의 층을 제조하기 위해서는 기본적으로 반도체 웨이퍼가 평평하거나 평탄해야 할 것이다. 임의의 재료층에서 웨이퍼가 평평하지 못하면 후속 침착되는 레벨에서 에러가 유발될 수 있다.
웨이퍼가 평탄하게 되도록 하는데 사용되는 유닛 처리 동작으로서는 화학 기계적 평탄화 처리가 있다. 화학 기계적 평탄화 처리는 압력을 제어하면서 회전 연마 패드 표면에 대해 반도체 웨이퍼를 유지시키는 것이다. (알루미나(alumina), 실리카(silica) 또는 지르코니아(zirconia)와 같은) 연마 입자 및 화학적 에칭제를 갖는 연마 슬러리(polishing slurry)가 재료를 제거할 때 도움이 되도록 패드상에 유입된다. 웨이퍼를 연마 패드에 압압하는 처리 및 방식의 회전 특성 때문에, 기판에서부터 가장 멀리 있는 웨이퍼 상의 재료는 최고 속도로 연마되는 반면 리세스 부위의 재료(material that is recessed)는 전혀 연마되지 않는다. 따라서, 기판에서 가장 많이 튀어나온 웨이퍼 표면 영역을 리세스 영역에 이르기까지 다시 연마하여 최종 처리된 평탄화되고 평평한 면을 제공해야 한다.
화학 기계적 평탄화를 사용하는 방식들 중의 하나는 회로를 생성하는 도전성 와이어망의 형성 또는 금속화 중에 사용되는데, 이 단계에서의 목적은 모두 칩의 동일한 레벨에서 유전체에 의해 분리되는 텅스텐, 알루미늄 또는 구리의 와이어 패턴을 생성하는 것이다. 이때 사용되는 방법은 흔히 대머신 금속화(damascene metalization)라고 하는 방법으로서, 그 방법은 유전체의 부합 막(conformal film)을 균일하게 침착함으로써 시작되는데, 그 유전체는 일반적으로 실리콘 이산화물(SiO2), 포스포실리케이트 유리(PSG: phosphosilicate glass) 또는 보로포스포실리케이트 유리(BPSG: borophosphosilicate glass)이다. 그 다음, 유전체 막의 패턴화에 의해 트렌치와 홀이 모두 유전체에 에칭된다. 그 다음, 티타늄(Ti)과 티타늄 질화물(TiN) 또는 탄탈륨(Ta)과 탄탈륨 질화물(TaN)과 같은 라이너 재료(liner material)의 박층(thin layer)(보통 10 나노미터(nm) 내지 100 나노미터 두께)이 스퍼터 침착(sputter deposition)으로서도 알려진 물리적 기상 증착(PVD: physical vapor deposition)이나 화학적 기상 증착(CVD: chemical vapor deposition)에 의해 침착된다. 최종적으로, 일반적으로 텅스텐(W), 구리(Cu) 또는 알루미늄(Al)인 도체를 대략 600 nm 내지 1,000 nm 두께로 침착하여, 트렌치와 홀의 나머지를 충진한다.
도체가 충진된 개별 트렌치와 홀을 서로 전기적으로 절연시키기 위하여, 트렌치 또는 홀내에 있지 않는 과다한 도체를 제거할 필요가 있다. 원리상으로는 화학적 에칭 또는 플라즈마 반응성 이온 에칭 처리로 그들 금속을 제거할 수 있지만, 이들 처리는 트렌치의 상단부에 있는 도체를 트렌치내의 도체와 거의 동일한 속도로 제거하는 경향이 있기 때문에 용인될 수 없다. 그러나, 화학 기계적 평탄화는 재료를 제거할 때 평탄화하기 때문에, 과다한 재료를 제거하는데 매우 효율적이다.
전도성 와이어를 절연시키는 대표적인 방안은 일차적인 연마 슬러리를 사용하여, 과다한 도체와 라이너 재료를 모두 연마하여 제거하는 것이다. 화학 기계적 평탄화 처리의 연마 슬러리, 패드 및 동작 파라메터는 높은 칩 양품률을 위해, 도체와 라이너 모두를 고속의 제거 속도로 제거하는데 특히 적합하다. 금속 연마 슬러리는 0.1 M 농도 내지 0.6 M 농도의 산화제, 예를 들어 과산화 수소, 질산철 또는 요오드산칼륨를 갖는 산성(1<pH<4) 환경에서 직경이 100nm 내지 500nm인 알루미나 입자로 통상 구성된다. 각 성분의 역할은 특정 기능을 갖는다. 산화제는 금속을 화학적으로 공격하여 연마 속도를 향상시키도록 첨가된다. 실리카(silica), 세리아(ceria) 또는 지르코니아(zirconia)와 같은 다른 연마제보다 상당히 더 경질인 알루미나는 높은 속도의 금속 연마와 낮은 속도의 산화물 연마용으로 통상 사용된다. 마지막으로, pH는 실리콘 산화물의 연마를 방지하도록 산성을 띤다.
화학 기계적 평탄화 처리 동안 발생할 수 있고 칩 양품률에 악영향을 미칠 수 있는 많은 문제점들이 있다. 가장 큰 문제점들 중의 하나는 웨이퍼 전체에 걸친 도체 패턴 밀도의 변동으로 인해서 야기되는 유전체의 부식이다. 금속 농도가 높은 넓은 영역에서, 연마 평면을 정의하기에 충분한 유전체가 없는 경우가 있다. 그 결과, 연마 패드는 그 영역에 있는 유전체를 휜 상태로 연마하는 경향이 있어, 웨이퍼의 상당한 영역이 칩 위의 다른 위치의 영역보다 실질적으로 높이가 낮아진다. 이같은 비평탄성은 칩의 다음 레벨로 복제되는 경향이 있어, 그 레벨이 금속으로 채워지는 문제점이나 정렬 문제점이 야기될 수 있다.
다른 문제점은 위에서 설명된 일차적인 연마 슬러리가 다음 레벨들에 복제될 유전체내에 스크래치(scratch)를 초래할 수 있다는 것이다. 스크래치가 연마 처리에서 다소 불가피하다할 지라도, 그 스크래치의 심각성은 유기물 기반(organic-based) 또는 에어로젤 기반(aerogel-based) 유전체와 같은 낮은 유전 상수의 재료를 사용함으로 인해 증가한다. 심각한 스크래치의 영향을 제거하기 위해 일차적인 연마 후에 통상 10 nm 내지 100 nm 의 유전체를 제거하는 제 2의 터치-업(touch-up) 화학 기계적 평탄화 단계를 행한다. 이 단계는 높은 산화물 제거 속도를 위해 정형화된 실리카 기반 알칼리성 슬러리로 수행된다. 이 제 2의 평탄화 단계를 적용하면 반드시 그 자체의 문제점이 발생한다. 이 단계는 높은 패턴 밀도 영역에서 산화물의 부식을 유발하며, 이로 인해 더 많은 토포그래피가 생성된다. 또한, 터치-업 슬러리가 알칼리성인 반면에 일차적인 슬러리는 산성이기 때문에 그들 두 슬러리가 접촉할 때 침전물이 웨이퍼에 형성되어 표면을 세척할 때 문제를 일으킬 수 있다.
화학 기계적 평탄화 동안 흔히 발생하는 다른 문제점은 연마 후의 잔여 금속에 있는데, 이들 잔류 금속은 라이너 재료의 침착 전에 웨이퍼에 존재하는 토포그래피로 인한 것이다. 그들 평탄하지 않은 영역은 선행 레벨에서의 부식 또는 스크래치로 인한 것일 수 있는 것으로서, 산화물의 침착을 통해 복제된 후 금속으로 채워진다. 이들 결함은 연마하려는 평면 아래에 있는 금속을 나타내기 때문에, 그들 결함은 화학 기계적 평탄화를 통해 제거하는 것이 사실상 불가능하다. 즉, 화학 기계적 평탄화는 유전체에 리세스 재료를 제거할 때 매우 나쁘다. 그 결과, 금속으로 충진된 스크래치 및 부식 영역은 제거되지 않은 과다한 금속 영역을 나타내며, 이들 제거되지 않은 과다한 금속은 단락 회로를 초래하는 경향이 있다.
화학 기계적 평탄화 처리에 의해 그들 문제점 중의 일부를 완화시키도록 채택되는 많은 방법들이 있었다. 랜더스(Landers) 등에 의한 미국 특허 제 5,676,587 호는 종래의 2 단계 처리를 개선하려는 한 가지 시도를 나타낸다. 이 특허에 개시된 처리 방식은 산화물층을 손상시키지 않으면서 산화물층의 표면으로부터 W 또는 Cu 층과 그 아래에 있는 Ti/TiN 또는 Ta/TaN 라이너를 제거하는 2 단계 화학 기계적 평탄화, 즉 CMP 처리를 포함한다. 이 처리 방식의 제 1 단계에서는, 알루미늄 기반 슬러리를 통상적인 CMP 처리에 사용하여 라이너 막의 상부 부분 및 W 또는 Cu 를 제거한다. 그 처리 방식의 제 1 단계는 라이너 충진물의 상당한 부분이 산화물층에 남아있는 상태에서 종료된다. 제 2 단계는 Ti/TiN 및 Ta/TaN에 대해 선택적인 중성 pH의 실리카 기반 슬러리를 사용하여 라이너 막의 나머지를 제거한다. CMP 장치의 연마 테이블이 산화물층에 이르기 전에 제 1 단계를 중단함으로써 비교적 연마성을 가진 알루미나 기반 슬러리에 의한 산화물층의 표면 손상을 방지하며, 제 2 단계에서 라이너 막을 선택적으로 제거한다.
랜더스 등에 의한 프로세스와 같이, 유(Yu) 등에 의한 미국 특허 제 5,244,534 호도 2 단계 CMP 처리를 개시한다. 제 1 CMP 단계는 Al2O3와 같은 연마 입자와 H2O2및 KOH나 NH4OH 또는 다른 산 및 염기와 같이 W에 대해 선택적인 에칭제를 포함하는 슬러리를 사용한다. 제 1 CMP 단계는 산화물층을 거의 제거하지 않으면서 W를 제거한다. 웨이퍼의 표면 전체에서 Ti 또는 TiN과 같은 장벽(barriers)을 완전히 제거하는 제 1 단계의 최종 국면 동안, 산화물 표면 레벨 아래에 있는 W의 일부도 또한 제거한다. 따라서, 리세스 W 플러그는 산화물층에 남게 된다. 이와 같이 리세스 플러그는 통상적인 플러그 형성의 전형으로서, 금속 또는 다른 재료의 후속 층과의 결합을 어렵게 한다.
따라서, 제 2 CMP 단계가 적용된다. 제 2 CMP 단계는 Al2O3와 같은 연마 입자와, H2O 및 KOH의 염기성 혼합물과 같이 유전체층의 산화물 재료에 대해 선택적인 에칭제를 포함하는 슬러리를 사용한다. 제 2 단계는 산화물층의 일부를 W 플러그의 레벨과 평행한 레벨로 또는 플러그의 레벨보다 약간 낮은 레벨로 제거한다.
CMP는 극히 작은 반도체 기판을 조립할 때 심화되는 몇 가지 고유한 문제점을 지닌다. 구조적 치수는 계속해서 줄어들고, 허용될 수 있는 결함의 크기도 또한 줄어든다. 통상적으로, 반도체 제조업자들은 대머신 특징부들을 단락시키는 전도성 잔여물 때문에 걱정하고 있다. 단락은 양품률 감소 또는 신뢰성 문제점으로 나타난다. 이제까지의 구조적 치수 감소에서, 잔여물의 영향은 양품률의 중요한 문제점으로 되고 있다. CMP에서 고유한 문제점들 중의 일부에 대해서는 후술하는데, 이들 문제점들은 받아들이기 어려운 양품률 감소와 신뢰도 문제를 초래한다.
먼저, 스크래치는 CMP 처리에서 연마 슬러리를 사용하기 때문에 CMP 처리에 있어서 고유한 것이다. 유전체를 연질로 하면, 해로운 스크래치를 제어하기가 점점 더 어려워진다. 에어로젤과 같은 유망한 낮은 유전성의 재료와 유기물 기반 재료는 연질이므로, 나중에 그 문제점이 드러나게 될 것이다. 스크래치는 라이너 또는 금속 재료로 충진되어 최종 구조에서 단락 회로를 초래할 수 있다. 구조가 점점 더 소형화되기 때문에, 이러한 위험성은 점점 더 문제화되며, 단락을 유발시키는 간격은 점점 더 좁아진다.
CMP 처리에서 고유한 다른 문제점은 비아(via) 또는 금속 라인으로부터의 금속 재료가 다음 비아 또는 금속 라인으로 번지는 경향에 있다. 금속 접점은 단락을 유발시킨다. 이 문제점은 또한 구조가 점점 더 소형화됨에 따라 점점 나빠지게 된다. 비아 또는 금속 라인 에지를 톱니 형상화하고 홈 형상화하는 광학 에칭 상호 작용 결함(photo-etch interaction defect)은 상기한 문제점에 부가된다.
CMP 처리에 사용된 슬러리는 여전히 다른 문제점을 나타낸다. 금속 및 산화물을 동일한 속도로 연마하는 슬러리를 찾는 것은 어렵다. 그 결과, CMP는 토포그래피 변화를 초래한다. 토포그래피 변화는 디바이스 구조의 상위 레벨들로 복제되어 상기한 바와 동일한 문제점을 유발시킨다. 따라서, 연마 후에 실질적인 평면을 제공할 필요성이 중요하게 된다.
대쉬(Dash) 등에 의한 미국 특허 제 5,173,439 호는 두 CMP 처리 단계를 중간 반응성 이온 에칭(RIE; reactive ion etching) 단계와 조합한다. 최종 연마 또는 에칭 단계는 CMP이기 때문에, 대쉬 등의 특허는 모든 화학 기계적 평탄화 처리에 대해 상기에서 개관한 바와 같은 동일한 문제점에 봉착한다. 특히, 대쉬 등의 특허는 반도체 기판내에 유전체 또는 도체로 충진된 넓은 절연 트렌치를 형성하는 처리에 초점을 맞추고 있다. 에칭 중단부(예를 들면, 실리콘 질화물)는 기판 위에 침착된다. (예를 들면, 실리콘 이산화물과 같은) 유전체 또는 도체 재료의 층은 에칭 중단부와 트렌치에 부합적으로 침착된다. 그 다음, 내식성 재료(etch-resistant material)(예를 들면, 폴리실리콘)의 층이 침착된다.
제 1 CMP 처리에서는 넓은 트렌치 위에 있는 내식성 재료를 제외한 나머지 모든 내식성 재료를 제거하여, 그 나머지 내식성 재료 부분들이 트렌치의 폭 내에 있게 한다. 제 1 CMP 처리는 유전체 (또는 도체) 재료의 층을 제거하지도 않고 에칭 중단에 들어가지도 않는다. 유전체 (또는 도체) 재료의 플러그는 내식성 재료로 덮이지 않는 유전체 (또는 도체) 재료층에 대해 트렌치 상단 아래에 이르는 RIE를 수행하는 것에 의해서 트렌치 위에 형성된다. RIE는 유전체 (또는 도체) 재료와 반응하지만 내식성 재료와는 반응하지 않으며, 에칭 중단에 의해 종료된다. 최종적으로, 제 2 CMP 처리에 의해 플러그를 제거하여, 기판의 상면과 실질적으로 평면을 이루는 상면을 가진 유전체 충진 트렌치 또는 도체 충진 트렌치를 얻는다.
대쉬 등은 평탄화된 넓은 트렌치를 형성하는데 사용된 다른 종래 기술을 인지하고 있다. 그들 기술들 중의 대부분은 다소 효과적이긴 하지만 결함이 있는 마스킹을 보이고 있다. 마스킹 기술은 두 처리 단계 외에 추가적인 마스킹 및 포토리소그래픽 단계를 필요로 하며, 정렬의 문제를 일으킨다. 마스크는 포토레지스트의 정확한 침착을 위해 완벽하게 정렬되어야 한다.
종래 평탄화 처리의 결점으로부터 알 수 있듯이, 산화물층의 표면으로부터 텅스텐 또는 구리층과 Ti/TiN 또는 Ta/TaN 라이너 막을 제거하는 개선된 처리 방식이 여전히 필요하다. 따라서, 본 발명은 종래 처리 방식의 단점을 극복하기 위하여, 새로운 평탄화 처리를 제공하고자 하는 것으로서, 본 발명의 목적은 유전체층을 손상시키지 않고서도 유전체층의 표면으로부터 금속화층과 그의 하부 라이너를 제거하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 기판 표면내의 도체로 충진된 트렌치를 평탄화하는 개선된 방법을 제공하는 것이다. 본 발명의 또다른 목적은 자체 정렬된 평탄화 방법을 제공하는 것이다. 본 발명의 또다른 목적은 도체로 충진된 트렌치를 평탄화하는데 고가의 시간 소모적인 포토리소그래픽 기술을 필요로 하지 않는 방법을 제공하는 것이다. 본 발명의 또다른 목적은 끝점 제어에 대한 프로세스 감응도를 감소시키고 프로세스 윈도우를 증가시키는 에칭 단계를 사용하는 방법을 제공하는 것이다. 본 발명의 또다른 목적은 후속 침착되는 금속 또는 다른 전도성 재료층과의 양호한 접촉이 가능하도록 반도체 웨이퍼상의 텅스텐 또는 구리층을 에칭 백하는 개선된 방법을 제공하는 것이다.
상기 및 다른 목적을 이루기 위하여 그리고 상기 목적의 관점에서, 본 발명은 반도체 기판의 표면을 평탄화하는 처리를 제공한다. 이 처리에서는, 반도체 기판의 표면에 패터닝된 돌출 영역과 리세스 영역을 형성하고, 그 다음, 재료층을 패터닝된 돌출 영역과 리세스 영역 위에 형성하되 그 재료층에 대해서는 돌출 영역 모두가 그 층으로부터 적어도 부분적으로 제거될 때까지 CMP 단계를 수행하고, 마지막으로, 연마된 기판의 표면을 RIE 처리로 에칭한다.
종래의 기술이 현행 금속 화학 기계적 평탄화 처리를 개선하는 여러 가지 방법을 설명하고 있다할 지라도, 이들 방법은 최소수의 스크래치 또는 결함으로 양호한 평면성을 이루는데 초점을 맞추는 경향이 있다. 이와는 대조적으로, 본 발명의 처리는 CMP 처리의 최상의 특성과 RIE 처리의 최상의 특성을 갖춘 특정의 정형화된 CMP 및 RIE 처리를 사용하여 그들 처리 중의 어느 하나를 별도로 사용하는 것보다 나은 결과를 얻는다. 특히, CMP를 사용하여 웨이퍼상에 도체 또는 라이너가 잔류하게 되는 일없이 막을 평탄화한다. 다음, 제 2 단계에서 RIE의 시선 에칭(line of sight etching)을 사용하여 웨이퍼 전체에 걸쳐 잔류하는 금속 및 라이너를 균일하게 제거한다.
상기한 조합 처리의 장점은 여러 가지가 있다. 연마 CMP 슬러리는 유전체와 결코 접촉하지 않으므로 유전체의 스크래치나 부식을 유발시키지 않는다. RIE 처리는 토포그래피에 대해 둔감하므로 종래 레벨의 스크래치 및 부식 영역으로부터 금속을 제거할 수 있다. RIE의 화학적 성질 및 동작 파라메터를 조정하여 산화물과 금속의 제거 비율을 최적화해서 도체를 위에 고착시킬 것인지 아래에 고착시킬 것인지를 제어할 수 있다. 이 기술을 연질의 k가 낮은 유전체에 보다 용이하게 확장시킬 수 있다.
본 발명에 대한 세 가지 구체적인 실시예가 개시된다. 각각의 실시예는 대머신 금속화 방식에서 스택 재료 반도체, 라이너 재료 및 유전체를 연마하는 것에 초점을 맞춘다. 제 1 실시예에서는, CMP를 스택이 평면이 될 때까지 스택에 대해 실행하지만, 그 처리는 임의의 라이너 재료가 노출되기 전에 중단한다. RIE는 과다한 도체와 라이너 재료를 제거하는데 적용된다.
제 2 실시예에서는, CMP를 라이너에 대해 선택적인 처리 및 슬러리로 실행하여, 그 CMP 처리가 과다한 도체를 모두 제거한 후나 과다한 라이너를 모두 제거하기 전에 중단되도록 한다. 과다한 라이너 재료를 제거하는 데에 RIE를 적용한다. 끝으로, 제 3 실시예에서는, 과다한 도체와 라이너를 모두 제거하여 유전체를 노출시키는 기존의 CMP 처리를 실행한다. 필요에 따라 터치-업 CMP 처리를 실행하여 스크래치를 제거한다. 다음, RIE를 실행하여 이전 레벨 스크래치의 부식된 영역에 있는 금속을 제거한다.
상기한 전반적인 설명과 다음의 상세한 설명은 본 발명의 예시적인 것으로서 본 발명을 한정하는 것은 아니다.
도 1a는 반도체 기판과 산화물층내에 에칭된 트렌치를 구비하는 유전성 산화물층에 대한 개략 단면도.
도 1b는 도 1a의 단면도와 유사한 도면으로, 금속화층이 유전성 산화물 층위와 트렌치내에 침착된 후의 개략 단면도.
도 1c는 도 1b의 단면도와 유사한 도면으로, CMP 처리 단계가 적용된 후 남겨지는 평면성 델타(planarity delta)를 가진 리세스 금속화 플러그를 도시한 개략 단면도.
도 1d는 도 1c의 단면도와 유사한 도면으로, 평면성 델타가 후속 처리 레벨에 해롭고 특히 후속 유전체층이 평면성 델타에 대응하는 비평면 영역을 가짐을 도시한 개략 단면도.
도 2는 CMP 처리에서 고유한 여러 가지 문제점들 중의 한 가지 문제점 즉, 인접 금속화 플러그들 사이에 브리지를 생성하여 단락을 유발시키는 금속으로 채워진 스크래치를 도시한 도면.
도 3은 CMP 처리에서 고유한 여러 가지 문제점들 중의 다른 문제점 즉, 인접 금속화 플러그들 사이에 브리지를 생성하여 단락을 유발시키는 금속의 얼룩을 도시한 도면.
도 4는 CMP 처리에서 고유한 여러 가지 문제점들 중의 제 3 문제점 즉, 홈으로 인해 유발되는 단락을 도시한 도면.
도 5a는 반도체 기판, 내부에 트렌치가 에칭된 유전체 산화물층, 산화물층 상단부의 연마 중단부 및 산화물층 위와 상기 트렌치내에 침착된 금속화층에 대한 개략적 단면도.
도 5b는 도 5a와 유사한 개략 단면도로서, 본 발명의 제 1 단계 즉, 트렌치 부분을 제외한 나머지 부분으로부터 금속화층을 제거하여 금속화 플러그로 충진된 트렌치를 남기는 것으로서 연마 중단부에서 중단하는 CMP 처리의 제 1 실시예를 완료한 후의 상태를 도시하는 개략 단면도.
도 5c는 도 5b와 유사한 개략 단면도로서, 본 발명의 제 2 단계 즉, 연마 중단부를 제거하여 산화물층을 결함 없는 유전체 표면으로서 남기며 플러그와 산화물층의 공통 표면을 실질적으로 평면으로 만드는 RIE 처리의 제 1 실시예를 완료한 후의 상태를 도시하는 개략 단면도.
도 5d는 도 5c와 유사한 개략 단면도로서, 유전체 재료의 후속 레벨이 적용된 후의 상태를 도시하는 개략 단면도.
도 6은 도 5b와 유사한 개략 단면도로서, 본 발명의 제 2 단계 즉, 금속화 재료의 돌출 플러그를 생성하는 이방성 RIE 단계의 제 2 실시예를 완료한 후의 상태를 도시하는 개략 단면도.
도 7a는 반도체 기판, 산화물층내에 에칭된 이중 대머신 금속 비아 및 라인을 구비하는 유전성 산화물층과, 산화물층 상단부 위의 연마 중단부와, 연마 중단부 위와 비아 및 라인 내의 라이너와, 라이너의 시드층과, 시드층 위에 침착된 금속화층에 대한 개략 단면도.
도 7b는 도 7a와 유사한 개략 단면도로서, 본 발명의 제 1 단계 즉, 비아 및 라인 부분을 제외한 부분으로부터 금속화층을 제거하여 금속으로 채워진 비아 및 라인을 남기는 것으로서 연마 중단부에서 중단하는 CMP 처리의 제 1 실시예를 완료한 후의 상태를 도시하는 개략 단면도.
도 7c는 도 7b와 유사한 개략 단면도로서, 본 발명의 제 2 단계 즉, 연마 중단부를 제거하여 산화물층을 결함 없는 유전체 표면으로서 남기며 금속으로 채워진 비아 및 라인과 산화물층의 공통 표면을 실질적으로 평면으로 만드는 RIE 처리의 제 1 실시예를 완료 한 후의 상태를 도시하는 개략 단면도.
도 8a는 칩의 비평면성을 예시하는 것으로, 종래의 처리를 사용하여 제조되는 칩의 단면도에 대한 프로파일로미터 그래프.
도 8b는 칩의 개선된 평면성을 예시하는 것으로, 본 발명의 처리를 사용하여 제조되는 칩의 단면도에 대한 프로파일로미터 그래프.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 웨이퍼 기판 12 : 절연 산화물층
14 : 트렌치 15 : 금속화 플러그
16 : 금속화층 18 : 델타
20 : 유전체층 22 : 비평면 영역
24 : 스크래치 26 : 금속화 얼룩
본 발명은 첨부 도면과 관련하여 볼 때 다음의 상세한 설명에 의해 가장 잘 이해된다. 관행에 따라, 도면의 여러 가지 특징부를 정확한 축척 비율로 도시하지 않고 각종 특징부의 치수를 명확성을 기하기 위해 임의로 확대 또는 축소했다.
침착된 도체는 모든 집적 회로의 필수 부품으로서, 전류를 전도하는 표면 배선 역할을 제공한다. 특히, 침착된 도체는 웨이퍼의 표면에 형성되는 여러 구성 요소와 함께 배선에 사용된다. 웨이퍼 내에 형성되는 전자 디바이스들은 금속과 같은 전도성 런너(runner)와 접촉되어야 하는 능동 영역을 구비한다. 통상, 절연 재료층은 웨이퍼의 상단부에 도포되고, 접촉 개방 패턴을 제공하도록 선택적으로 마스킹된다. 이 층은 예를 들면 RIE에 의해 후속 에칭되어 절연층 상단 표면으로부터 웨이퍼로의 접촉 개구를 제공함으로써 선택된 능동 영역과의 전기 접점을 제공한다.
그 다음, 금속 또는 금속 합금을 PVD, CVD, 플라즈마 강화 화학적 증착(PECVD: plasma-enhanced chemical vapor deposition) 또는 진공 증발에 의해 전체 표면 위에 침착한다.
도면을 참조하면, 유사한 도면 부호는 도면 전체에 걸쳐 유사한 구성 요소를 지칭하는 것이며, 도 1a, 1b, 1c 및 1d는 CMP 처리와 그러한 처리에서 고유한 가장 중요한 문제점(토포그래피 변화)을 예시한다. 도 1a에는 제조 처리의 수개의 통상적인 단계를 이미 적용한 통상적으로 실리콘, 실리콘-게르마늄 또는 갈륨 비소 화합물인 반도체 웨이퍼 기판(10)이 도시된다. 특히, 반도체 기판 또는 웨이퍼(10)는 절연 산화물층(12)으로 덮인다. 접점 홀 또는 트렌치(14)는 산화물층(12)에 형성되었다. W 또는 Cu와 같은 도체로 구성되는 금속화층(16)은 트렌치(14)를 완전히 충진하기에 충분한 두께로 침착된다(도 1b를 참조).
CMP 처리는 트렌치(14)를 제외한 웨이퍼 기판(10)의 표면에 있는 금속층(16)을 제거하는데 적용되어 트렌치(14)를 금속화 플러그(15)로 충진된 채로 남긴다. 그러나, CMP 동안, 금속화층(16)은 그 주위의 산화물층(12)과는 상이한 속도로 연마되는 경향이 있다. 슬러리의 화학적 특성과 연마 패드의 압축가능한 특성은 소정량의 금속화층(16)이 트렌치(14)로부터 제거되게 해서 도 1c에 도시된 바와 같이 리세스된 금속화 플러그(15)가 남게 한다. 다수의 델타(18)가 형성된다. 또는, 산화물층(12)이 리세스될 수 있다. 어떤 경우이던 간에, CMP 처리는 토포그래피 변화를 남긴다.
다수의 델타(18)는 후속 처리 레벨에 대해 해롭다. 구조적 결함은 후속 레벨에 영향을 미친다. 예를 들면, 도 1d에 도시된 바와 같이, 유전체층(20)은 CMP 처리 후에 침착될 수 있다. 유전체층(20)은 다수의 델타(18)에 대응하는 비평면 영역(22)을 갖는다. 리세스된 금속화 플러그(15)는 스퍼터링에 의해 후속적으로 침착될 Al 또는 Al 합금층(도시되지 않음)과 불량하게 접촉할 위험도 있다. CMP 처리로 인하여 Al과 리세스 플러그(15) 사이의 신뢰성 있는 접점을 제공하는 것이 어렵다.
도 2, 3 및 4는 CMP 처리에서 고유한 여러 가지 다른 문제점들을 예시한다. 스크래치(24)가 도 2에 도시된다. 금속은 스크래치(24)를 충진하여, 상호 인접하는 금속화 플러그(15)들 사이에 브리지(bridge)를 생성한다. 그 결과 구조상의 단락이 발생된다. 금속화 얼룩(smear)(26)이 도 3에 도시된다. CMP 처리는 하나의 금속화 플러그(15)로부터 금속 일부를 취하여 그 금속을 별도 산화물층(12)의 상단부 위로 이전시켜, 인접 금속화 플러그(15)로의 브리지를 형성한다. 그 결과 또다시 구조상의 단락이 발생된다. 끝으로, 도 4는 홈(fluting)으로 인한 단락을 도시한다. CMP 처리는 트렌치(14)의 측벽에 홈이 생기게 하거나 측벽을 울퉁불퉁하게 한다. 이러한 홈은 인접 금속화 플러그(15)의 측벽들이 접촉하게 한다.
CMP 처리가 앞서 개관한 고유한 문제점을 가지기 때문에, 주어진 구조에 적용되는 CMP 처리 단계의 수와 관계없이, CMP 처리를 사용하여 얻어지는 해로운 구조적 결과가 존재한다. 따라서, 본 발명의 처리는 해로운 구조적 결과를 제거하려는 종래 시도의 다중 CMP 처리 단계를 피한다. 본 발명은 제 1 CMP 단계를 제 2 RIE 단계와 조합한다. 본 발명의 처리의 제 2 단계가 습식 화학적 에칭 또는 화학적 다운스트림 에칭(CDE; chemical downstream etch)과 같은 CMP 처리에서 고유한 문제점들을 피하는 비기계적인 임의의 에칭 처리일 수도 있으나, 제 2 단계로서 RIE를 사용하여 얻어지는 장점 때문에 RIE가 선호된다.
도 5a에 도시된 바와 같이, 본 발명은 제조 처리에서 수개의 통상적인 단계를 이미 적용한 반도체 웨이퍼 기판(10)에 대해 사전에 대처하는 것이다. 특히, 반도체 기판 또는 웨이퍼(10)는 산화물층(12)으로 덮인다. 산화물층(12)은 PSG나 BPSG, 에어로젤(aerogel)(미세한 기포를 갖는 재료로 정의되며, 백 엔드 오브 라인(BEOL; back-end-of-line)에서 미래의 저유전성 응용에 기대됨) 또는 SiO2와 같은 다른 재료의 연질 유전체층일 수 있다. 전형적으로, 산화물층은 약 2-3 ㎛ 두께이다.
연마 중단부(30)는 산화물층(12)의 상단 표면에 도포된다. 연마 중단부(30)는 Ti/TiN, TaN/Ta, 실리콘 질화물 또는 실리콘 탄화물과 같은 경질 층 또는 라이너(liner)일 수 있다. 경질의 연마 중단부(30)는 복합 구조체에 대한 스크래치 손상을 제한한다. 접점 홀 또는 트렌치(14)는 연마 중단부(30)를 통해 산화물층(12)에 형성된다. 그 다음 W 또는 Cu와 같은 금속화층(16)은 트렌치(14)를 플러그(15)로 완전히 충진하기에 충분할 정도의 두께로 연마 중단부(30) 위에 침착된다. 금속화층(16)은 트렌치(14)를 가장 효율적으로 충진하기 위해 CVD에 의해 침착되는 것이 바람직하지만, 당해 기술에서 공지되고 실행할 수 있는 다른 방법도 가능하다. 금속화층(16)은 산화물층(12)의 표면 위에 일반적으로 막을 형성한다. 그러나, 그 막은 후속 처리 단계에서 제거되는 것이기 때문에 다른 두께도 가능하다. Cu를 침착하는 경우, 금속화층(16)의 도포 전에 PVD 구리 시드(seed)층을 연마 중단부(30) 위에 침착할 수도 있다.
연마 중단부(30)를 도포하는 단계와 트렌치(14)를 형성하는 단계는 거꾸로 할 수 있다. 따라서, 트렌치 형성 후에 연마 중단부(30)를 침착할 수 있다. 그 결과, 연마 중단부(30)가 트렌치(14)의 측벽과 밑면을 따라서 연장하는 점을 제외하면, 도 5a에 예시된 것과 동일한 구조가 제공될 것이다.
그 다음, CMP를 적용하여 트렌치(14)를 제외하고는 웨이퍼 기판(10)의 표면에 있는 금속화층(16)(W 또는 Cu)을 제거해서 트렌치(14)를 금속화 플러그(15)로 충진된 채로 남긴다. 본 발명의 양호한 실시예에서는, CMP 처리를 연마 중단부(30)에서 중단한다. 또는 대안적으로, CMP 처리에 의해서 연마 중단부 또는 라이너가 완전히 제거되게 할 수도 있다. 본 발명의 제 3 실시예에서는, CMP 처리를 연마 중단부(30)에 이르기 전에 중단한다.
CMP 처리는 회전 헤드 또는 웨이퍼 캐리어내에 도 5a의 구조를 유지시키는 단계를 포함한다. 금속화층(16)은 압력 제어하에 회전 연마 테이블에 대해 유지된다. 연마 테이블은 전형적으로 부풀려진 폴리우레탄 또는 다른 폴리머와 같은 비교적 연질의 습윤 패드 재료로 덮여진다. 테이블의 패드 재료는 연마 슬러리로 습윤화된다. 슬러리는 화학적 성분과 연마 성분의 혼합물이다. 화학적 성분은 H2O2, KIO3, Fe3(NO3)3및 KOH나 NH4OH, H2NO3나 다른 산 또는 염기와 같은 시약을 포함할 수 있다. 연마 성분은 소형 알루미나(Al2O3), 세리아(ceria) 입자 또는 다른 연마제를 포함할 수 있다.연마제로서의 세리아(또는 세륨 산화물 즉, CeO2)와 철 질산염 산화제(ferric nitrate oxidizer)를 갖는 비교적 연질 연마 슬러리가 선호된다. 슬러리는 W 금속화층을 예측할 수 있는 속도로 제거한다. CMP 처리 단계를 구현하는데 사용되는 다른 적절한 구조적 아이템은 Rodal, Inc.에서 입수할 수 있는 폴리텍스 또는 GS 패드와 같은 연질 연마 패드이다. CMP 처리 단계의 구현을 위한 적절한 파라메터에는 패드에 가해지는 약 3-5 psi의 하향력, 약 2 psi의 후방 압력, 약 50 rpm의 캐리어 속도, 약 50 rpm의 테이블 속도 및 30-90초의 연마 시간을 포함된다.
CMP 처리는 연마 중단부(30)의 상단 부분뿐만 아니라 금속화층(16)도 제거한다. 그 결과는 도 5b에 도시된다. 본 발명의 2 단계 처리에서 상기 제 1 단계는 연마 중단부(30)의 상당한 부분이 산화물층(12)상에 남아있는 상태로 연마 중단부(30)에서 중단된다. 그러한 중단은 금속화층(16)의 추정된 두께에 기초하여 연마 시간을 설정하거나 상업적으로 이용가능한 끝점(endpoint) 감시 시스템을 사용하여 달성할 수 있다. 상기한 단계의 중단점은 처리 제어를 단순화하고 본 발명의 복잡성과 구현 비용을 최소화하도록 연마 중단부(30) 두께 범위내 임의의 점에서 발생할 수 있으며, 제 1 단계를 중단시키는데 비교적 큰 프로세스 윈도우(process window)가 사용될 수 있다.
미국 캘리포니아 산타 클라라(Santa Clara, California)에 소재하는 럭스트론사(Luxtron Corporation)에 의해 제조된 Model #2350 Planarization Endpoint Controller와 같은 통상적인 끝점 감시 시스템은 본 발명과 조합하여 사용될 수 있다. CMP 연마기의 구동 모터에 의해 도출되는 전류의 양을 측정함으로써, 상기한 바와 같은 시스템은 테이블이 실질적으로 모든 금속화층(16)을 제거하였고 연마 중단부(30)와 표면 대 표면(surface-to-surface) 접촉을 이루는 상태로 이동되었음을 나타낼 수 있다. 따라서, 그러한 끝점 감시 시스템을 사용하면, 본 발명 처리의 제어가 더욱 향상되어 본 발명에 의해 얻어지는 칩 양품률이 훨씬 더 개선될 수 있다.
CMP 장치의 연마 테이블이 산화물층(12)에 이르기 훨씬 전에 제 1 단계를 중단함으로써, 비교적 연마성이 있는 슬러리가 산화물층(12)의 표면을 손상시키는 것을 방지한다. CMP 입자는 본 발명의 처리를 사용함으로써 산화물층(12)의 표면과 결코 접촉하지 않는다. 이들 모두는 산화물 표면의 스크래치를 최소화시켜 금속 특징부가 산화물에서 연마될 때 밀도 효과(density effect)로 인해 통상 발생하는 토포그래피 변화를 감소시킨다. 연마 중단부(30)는 CMP 제 1 단계의 슬러리 처리와 관련된 결함을 모두 포함한다.
본 발명 처리의 제 2 단계 즉, 선택적 RIE 단계는 연마 중단부(30)의 나머지 부분과 연마 중단부(30)에 포함된 결함을 제거한다. 따라서, CMP 처리 단계 다음에 연마 중단부(30)를 제거하는 RIE 처리 단계가 수행됨으로써 산화물층(12)이 결함 없는 유전체 표면으로서 남게 된다. RIE 단계의 한가지 결과는 도 5c에 도시된 구조일 수 있다. 플러그(15)와 산화물층(12)의 공통 표면(32)은 실질적으로 평면이다.
따라서, 본 발명은 (1)CMP 단계에 의해 남겨진 잔여물, 금속 및 다른 부스러기를 제거하고 (2)높은 후속 처리 레벨에서 결함 수가 줄어들게 하는 평면을 생성하기 위하여 이전의 CMP 단계와 관련하여 RIE 단계를 포함한다. 도 5d는 유전체 재료(34)의 후속 레벨을 적용한 후의 도 5c의 구조를 도시한 것이다. 플러그(15)와 비교적 연질 산화물층(12)의 실질적으로 평평한 표면(32)은 유전체 재료(34)의 표면(36)이 실질적으로 평면이 되게 한다. 토포그래피 변화는 사실상 무시된다.
RIE 단계의 한가지 결과는 도 5c에 도시된 구조이다. 대안적으로, RIE 처리의 선택도는 프로세스에 의해서 한 재료가 다른 재료에 비해 우선적으로 제거될 수 있게 한다. RIE 처리는 예를 들면 금속화층(16)에 비해 연마 중단부(30)를 우선적으로 제거하거나 금속화층(16)에 비해 산화물층(12)을 우선적으로 제거하도록 설정될 수 있다. 따라서, RIE 단계의 다른 결과는 도 6에 도시된 구조이다.
도 6에 예시된 본 발명의 실시예는 도 5b의 CMP 단계를 따른다. RIE 단계는 금속화층(16)에 비해 연마 중단부(30)를 우선적으로 제거한다. RIE 단계는 추가의 산화물층(12)을 계속하여 제거할 수도 있다. 따라서, 어느 경우에서든지 RIE 단계는 도 6에 도시된 바와 같은 금속화 재료의 돌출 플러그(15)를 생성한다. RIE 단계는 원하는 플러그(15)의 돌출량을 사전결정하도록 맞추어질 수 있다.
본 발명에 따른 처리의 필요 조건은 아니지만, RIE 단계는 볼록한 둥근 돌출 플러그(15)를 보다 명확하게 생성할 수 있다. 플러그(15)의 둥근 표면은 후속 웨이퍼 처리 단계 동안 스퍼터링이나 다른 메커니즘에 의해 형성된 Al층(도시되지 않음)에 쉽게 결합되는 표면을 제공한다. 직경이 1 미크론 미만인 플러그(15)가 생성될 수 있다. 본 발명에 따른 2 단계 처리의 RIE 제 2 단계에서는, 산화물층(12) 내에 리세스되지 않은 균일한 플러그(15)를 생성하는 것 외에도, 보다 평탄화된 산화물층 표면(38)을 생성한다.
설명을 위하여, 표 1은 선택적 RIE 처리에 의한 금속화층(16)의 제거에 비해 산화물층(12)의 제거가 더 빠름을 보여준다.
RIE는 화학적으로 활성인 이온을 기판 표면에 대해 수직하게 기판과 만나도록 전계 라인을 따라 가속시키는 것으로서 집적 회로 제조에 사용되는 지향성 건식 화학적 에칭 처리이다. RIE 시스템의 중심부는 (보통 13.56 MHz에서) rf 전력이 자동 매칭 네트워크(automatic matching network)에 의해 용량적으로 공급되는 전극을 수용하는 진공실이다. 에칭될 기판은 rf 구동 전극에 배치된다. 반응 기체는 흐름 제어기에 의해서 기체 분기관으로부터 입력된다. 상이한 기체는 상이한 기판을 에칭하는데 사용된다. 대표적인 RIE 처리는 10-200 mtorr의 압력 범위에서 처리된다. 처리실의 배기는 반응 기체의 높은 유속을 조정할 수 있는 펌프에 의해 수행된다.반응 종(reactive species)은 다음 방식으로 생성된다. 높은 rf 전압(최고 약 1 kV)이 기판 전극과 상대 전극 사이에 인가된다. 상대 전극은 흔히 처리실의 벽에 배치된다. 기체는 화학 변화를 일으키며, 방전이 이루어진다. 기체 방전은 원자, 라디칼, 양이온과 음이온, 전자, 중성 종을 포함한다. 방전으로 생성된 원자 및 라디칼과 에칭될 재료 사이의 화학적 반응은 표면에서 발생하여 휘발성 종을 생성하는데, 이 휘발성 종은 기체 상태로 되어 펌프에 의해 처리실 밖으로 배출된다.
이온 충격이 없는 플라즈마 에칭 그 자체는 등방성 에칭 특성(즉, 실제로 방향에 관계없이 대체로 일정한 에칭 특성)을 나타낸다. RIE에서, 에칭 방향성(이방성)은 왕성한 이온 충격에 의해 이루어지며, 기판은 양이온에 의한 충격을 받는다. 이온 충격은 기판의 표면에서 발생하는 기초 반응 단계들 중의 한 단계 또는 모든 단계가 개시되게 하며, 에칭 속도가 방향에 따라 달라지게 한다. 이온 충격의 발생 원인은 방전에 의해 기판 전극이 음의 전하를 얻음으로써 전자가 강제로 방출되고 양 이온이 가속되기 때문이다.
아래 표 2에는 본 발명의 2 단계 처리 중의 제 2 단계에 적합한 예시적인 금속 RIE 처리 방법이 제공된다. 시스템 온도는 약 70℃이다. 전극의 상단부와 하단부는 각각 약 70℃와 50℃이다.
표 2의 3개 섹션은 RIE 용으로 사용되는 도구의 3개 실, 즉, 주 실(M/C; main chamber)과, 부식 감소에 도움을 주는 수증기 플라즈마용의 분리된 소스 수정(DSQ) 실과, 세척용 물이 적용되는 기압(APM) 실에 대한 데이터를 제공한다. "완료"로 표시된 행에서, RIE 처리의 각 단계는 다수의 조건들 중의 한 조건에 이를 때 종료되었다. 이 단계는 안정화되었거나(안정), 그 단계에 할당된 총 시간(예를 들면, 10, 15, 30, 60 또는 70초)을 완전히 채웠거나(시간), 끝점에 이르렀거나(종료), 사전결정된 조건에 정합하는 경사를 얻었기(경사<) 때문에 종료될 것이다.
도 7a, 7b 및 7c는 이중 대머신 비아(40) 및 라인(42)을 형성하는 본 발명의 2단계 처리의 적용을 예시한다. 대머신 처리는 다이내믹 랜덤 액세스 메모리(DRAM; Dynamic Random Access Memory) 캐패시터에 대한 비트 라인을 포함하는 금속 배선 라인의 반도체 제조시에 사용되었다. 도 7a, 7b 및 7c의 단면도에서 TT 형상으로 도시된 바와 같은 사전 정의된 대머신 패턴은 유전성 산화물층(12)내에 형성된다.
하나 이상의 층이 산화물층(12)의 상단 표면에 침착되고, 적어도 일부 층에 대해서는 비아(40)와 라인(42) 내에 침착된다. 도 7a에 예시된 바와 같이, 연마 중단부(30)(실질적으로 질화물)가 먼저 침착될 수 있다. 연마 중단부(30)는 도 7a의 예에서 산화물층(12)의 상단 표면을 덮고 있지만, 비아(40)와 라인(42) 내에 있지는 않다.
CVD 처리나 이와 유사한 처리는 연마 중단부(30) 위에 또는 연마 중단부(30)가 없을 경우에는 산화물층(12)의 상단 표면에 Ti/TiN 또는 Ta/TaN과 같은 라이너(44)의 부합적 코팅이나 막을 도포하는데 사용된다. 라이너(44)는 단일 처리 단계로 적용될 수 있다. 대안적으로, 제 1 단계에서 라이너(44)의 한 성분(예를 들면, TiN이나 Ta)을 적용하고 이어서 제 2 단계에서 라이너(44)의 다른 성분(예를 들면, Ti나 Ta)을 적용할 수 있다. 도 7a에 예시된 바와 같이, 라이너(44)는 산화물층(12)의 상단 표면상의 연마 중단부(30)를 덮고, 비아(40) 및 라인(42) 내에서 산화물층(12)을 직접적으로 덮는다.
그 다음, PVD 처리나 이와 유사한 처리는 금속화 재료가 구리일 경우 구리 시드층과 같은 시드층(46)의 부합적 코팅이나 막을 라이너(44) 위에 도포하는데 사용된다. 도 7a에 예시된 바와 같이, 시드층(46)은 산화물층(12)의 상단면 위와 비아(40)와 라인(42) 내의 라이너(44)를 덮는다. 끝으로, 금속화층(16)이 도포된다. 이 단계의 결과로, 도 7a에 도시된 구조를 형성한다.
본 발명의 2 단계 처리는 도 7a의 구조에 적용된다. 제 1 CMP 처리 단계는 시드층(46), 라이너(44) 연마 중단부(30)의 상단 부분 뿐만 아니라 금속화층(16)도 제거한다. 그 결과는 (도 5b에 도시된 구조와 유사한) 도 7b에 도시된다. 본 발명에 따른 처리의 제 1 단계 즉 선택적 RIE 단계는 연마 중단부(30)의 나머지와 연마 중단부(30)에 포함된 결함을 제거한다. 그 결과, 결함이 없는 유전체 표면을 제공하는 산화물층(12)이 남는다. RIE 단계의 한 가지 결과는 (도 5c에 도시된 구조와 유사한) 도 7에 도시된 구조일 수 있다. 비아(40)에 있는 금속화층(16)과 산화물층(12)의 공통 표면은 실질적으로 평면이다.
따라서, RIE 단계는 금속 비아와 라인 사이의 잔류 라인과 같은 전도성 결함을 제거하는데 사용된다. RIE는 유전체(예를 들면, 산화물층(12)), 라이너(44) 및 금속화층(16)의 가변 양을 제거하도록 설정될 수 있다. 따라서, RIE는 특정의 결함 유형에 맞추어 설정될 수 있고, 최적의 정렬을 위하여 유전체에 관한 대머신 토포그래피의 높이를 수정할 수 있다.
따라서, 본 발명은, 연마 슬러리로 인한 대부분의 결함이 산화물층(12)에서 보다는 오히려 연마 중단부(30)에서 발생하게 하면서, CMP 슬러리에 의해 제공되는 비교적 높은 연마 속도와 우수한 평면성의 장점을 이용하여 반도체 웨이퍼 또는 기판(10)의 처리를 최적화한다. 본 발명의 제 2 단계 즉 RIE 단계는 RIE가 CMP의 고유한 문제점(예를 들면, 스크래치, 얼룩, 홈 및 부식)을 생성하지 않는다는 점에서 CMP보다 우수하다. 더욱이, 본 발명의 2 단계 처리는 종래의 처리에 의해 산화물층(12)에 도입되는 불완전성과 비평면성을 제거함으로써 우수한 최종 제품을 생성한다. 본 발명은 또한 위에서 논의된 종래의 처리를 사용하여 생성된 디바이스보다 결함이 훨씬 적은 반도체를 생성하는 것으로 알려져 있다.
본 발명의 조합된 CMP-RIE 처리는 디바이스 제조를 위한 준비 중에 웨이퍼의 표면을 평탄화하는데 사용되었다. 도 8a 및 8b는 종래 기술의 처리에 의해 얻은 비평면과 본 발명의 처리에 의해 얻은 개선된 평면성을 예시하는 것으로서 비교를 위한 것이다. 도 8a 및 8b의 각각은 처리 후 반도체 웨이퍼의 단면을 통해 취한 프로파일로미터 측정치를 나타내는 그래프이다. 이들 그래프로부터 볼 수 있듯이, 칩의 좌측 부분(여기서, 단면은 칩의 에지에서 바로 벗어난 절단 영역을 통과함)은 패턴 계수가 낮으며 (웨이퍼나 어레이 영역에서) 우측 부분은 패턴 계수가 높다.
도 8a의 웨이퍼는 종래의 처리를 사용하여 제조되었다. 토포그래피의 변화량은 비교적 크다. 또한, 토포그래피가 약 500Å의 단차를 갖는다. 이러한 토포그래피 단차는 본 발명을 사용하여 얻은 토포그래피와 비교해 볼 때 크기는 하나, 이는 우수한 처리의 결과이며, 종래의 처리는 통상 토포그래픽적 비평면성이 훨씬 더 크다.
도 8b의 웨이퍼는 본 발명의 2 단계 처리를 사용하여 제조되었다. 거의 모든 토포그래피 변화는 노이즈로서, 최대(최악의) 단차는 100Å 미만이다. 웨이퍼의 표면은 대체로 평면이다. 또한, 웨이퍼의 토포그래피 변화량은 라이너(또는 연마 중단부)의 두께 범위로 한정된다. 따라서, 이러한 한정에 의해 본 발명에 따른 처리의 제어를 증대시킬 수 있다.
아래의 표 3은 디바이스 제조를 위해 준비된 웨이퍼를 처리하는 동안 행해지는 품질 제어 검사의 결과를 요약한 것이다. 표 3의 제 1 섹션(AA)은 처리하는 동안 4개 웨이퍼 샘플의 인-라인 검사(ILT; In-Line Testing)에 의한 데이터를 수록한 것이다. 이들 데이터는 본 발명을 사용하여 처리된 웨이퍼가 평균 99.3%의 합격율을 보임을 나타낸다. 비교 결과, 종래 방법을 사용하여 처리된 웨이퍼는 평균 93.6%의 합격율을 보였는데, 불합격의 대부분은 표면 단락으로 인한 것이었다.
표 3의 제 2 섹션(BB)은 처리 후 4개 웨이퍼 샘플의 최종 웨이퍼 양품률(FWY; Final Wafer Yield) 검사에 의한 데이터를 수록한 것이다. 이들 최종 검사는 출하 품질 하드웨어(ship quality hardware)에서 수행되었다. 이들 데이터로부터 볼 수 있듯이, 본 발명의 처리는 만족스러운 양품률(즉, 완벽한 웨이퍼의 수)을 상당히 향상시킨다.본 발명의 처리에 의해 얻은 개선의 예시로서 더욱 극적인 것은 표 3의 제 3 섹션(CC)에 있는 데이터이다. 이들 데이터는 종래 처리와 본 발명 처리의 완료 후 완벽성 대 수정 가능성의 비(ratio of perfects to fixabless)를 나타낸다. 이들 데이터는 평균적으로 종래의 처리보다 우수한 본 발명의 2 단계 처리에 의해 거의 3배의 개선을 나타낸다.
본 발명을 어떤 특정한 실시예를 참조하여 예시하고 설명하였으나, 본 발명을 설명한 세부사항에 한정하고자 하는 것은 아니고, 특허청구범위의 사상 및 범주내에서 또한 본 발명의 사상을 벗어나지 않는 범위내에서 각종 변형이 가능할 것이다. 예를 들면, 산화물을 포함하는 것들이 아닌 절연체들을 사용할 수도 있는데, 어떤 응용에서는 Si3N4 절연체가 적합할 수도 있을 것이다. 또한, 여러 가지 산, 염기 및 연마 재료를 본 발명의 범주 및 사상내에서 CMP 슬러리에 사용할 수 있다.
이상에서 알 수 있는 바와 같이, 본 발명에 따르면, 웨이퍼상에 도체 또는 라이너가 잔류하는 일이 없이 막을 평탄화하는데 사용되는 CMP 처리 단계와 웨이퍼 전체의 잔류 금속 및 라이너를 균일하게 제거하는데 사용되는 RIE 처리 단계를 조합하여, 평탄화하는 동안 하부 층들에서 의도하지 않은 표면 결함의 발생을 감소시킨다.

Claims (27)

  1. 반도체 기판의 표면 평탄화 처리 방법에 있어서,
    ① 상기 반도체 기판의 표면상의 돌출 영역(raised region)과 상기 반도체 기판의 표면내의 적어도 하나의 리세스(recess)를 패터닝(patterning)하는 단계와,
    ② 상기 반도체 기판의 표면 상의 상기 적어도 하나의 돌출 영역 상에 라이너를 제공하는 단계와,
    ③ 상기 라이너 및 돌출 영역상에 또한 상기 리세스내에 재료층을 형성하는 단계와,
    ④ 상기 리세스내의 층은 남겨둔 채로, 상기 재료층이 상기 돌출 영역 모두로부터 실질적으로 제거될 때까지 상기 재료층을 화학 기계적 평탄화(chemical mechanical planarizing)하고, 상기 화학 기계적인 평탄화를 상기 라이너 내에서 중지하는 단계 -상기 라이너는 화학 기계적인 평탄화와 연관된 결함을 포함함- 와,
    ⑤ 상기 연마된 기판의 표면에 대해 반응성 이온 에칭(reactive ion etching)을 행하고 라이너를 제거하여 처리를 완료하는 단계
    를 포함하는 반도체 기판의 표면 평탄화 처리 방법.
  2. 제 1 항에 있어서,
    상기 반응성 이온 에칭은 선택적이며, 상기 리세스내에 있는 상기 재료층의 높이를 상기 돌출 영역에 대해 제어하는 반도체 기판의 표면 평탄화 처리 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 라이너는 비교적 경질의 재료이며, 상기 비교적 경질인 재료는 상기 화학 기계적 연마 단계에 의해 최소로 손상되는 것으로서 비교적 연질 반도체 기판을 보호하는 것인 반도체 기판의 표면 평탄화 처리 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 재료는 도체인 반도체 기판의 표면 평탄화 처리 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 산화물층으로 덮인 웨이퍼를 포함하는 반도체 기판의 표면 평탄화 처리 방법에 있어서,
    ① 상기 산화물의 표면상의 돌출 영역과 상기 산화물의 표면내의 적어도 하나의 리세스를 패터닝하는 단계와,
    ② 상기 산화물층 표면상의 적어도 상기 돌출 영역 위에 라이너를 제공하는 단계와,
    ③ 상기 돌출 영역상의 상기 라이너 위와 상기 리세스내에 전도성층을 형성하는 단계와,
    ④ 상기 전도성층을 화학 기계적으로 평탄화하는 단계와,
    ⑤ 상기 라이너에서 상기 화학 기계적 평탄화 단계를 중단시켜, 상기 라이너가 상기 화학 기계적 평탄화 단계와 관련된 모든 결함을 실질적으로 포함하게 하고 상기 전도성층이 상기 리세스내에 유지되게 하는 단계와,
    ⑥ 상기 연마된 기판의 표면을 반응성 이온 에칭하여, 상기 라이너를 우선적으로 제거해서 상기 반도체 기판의 표면이 실질적으로 결함이 없는 상태로 남겨 지게 함으로써 처리를 완료하는 단계
    를 포함하는 반도체 기판의 표면 평탄화 처리 방법.
  12. 제 10 항에 있어서,
    상기 반응성 이온 에칭 단계는 상기 리세스내에 있는 상기 전도성층의 높이를 상기 돌출 영역에 대해 제어하는 반도체 기판의 표면 평탄화 처리 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 표면을 갖는 절연층에서의 전도성 플러그 생성 방법에 있어서,
    ① 상기 절연층의 일부를 제거하여 상기 절연층 내에 접점 홀(contact hole)을 형성하는 단계와,
    ② 상기 절연층의 표면상에 연마 중단부(polish stop)를 제공하는 단계와,
    ③ 상기 절연층에 전도성 재료층을 도포하여, 상기 연마 중단부를 덮고 상기 접점 홀을 상기 전도성 재료로 채우는 단계와,
    ④ 연마 재료(abrasive material) 및 에칭제(etchant)를 포함하는 슬러리(slurry)로 화학 기계적 평탄화 처리를 행하여 상기 절연층의 표면으로부터 상기 전도성 재료 모두를 실질적으로 제거하는 단계와,
    ⑤ 상기 연마 중단부 내에서 상기 화학 기계적 평탄화 단계를 중단하여, 상기 접점 홀이 상기 전도성 재료로 충진된 채로 남게 해서 상기 전도성 플러그를 형성하는 단계와,
    ⑥ 반응성 이온 에칭을 행하여, 상기 연마 중단부를 제거하고 상기 절연층의 표면이 결함이 없는 상태로 남게 하며 상기 절연층의 표면을 실질적으로 평면화하여 처리를 종결하는 단계
    를 포함하는 절연층에서의 전도성 플러그 생성 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제 16 항에 있어서,
    상기 반응성 이온 에칭 단계 ⑥은 선택적인 것으로서, 상기 절연층의 표면이 상기 전도성 플러그의 상단 표면보다 낮을 때까지 계속되어 상기 전도성 플러그가 상기 절연층의 표면으로부터 돌출되게 하는 절연층에서의 전도성 플러그 생성 방법.
  23. 삭제
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  25. 삭제
  26. 삭제
  27. 제 16 항에 있어서,
    상기 전도성 재료층을 도포하는 단계 ③ 전에, 상기 연마 중단부 위 및 상기 접점 홀 내에 라이너 및 시드층(seed layer) 중의 적어도 하나를 제공하는 단계를 더 포함하는 절연층에서의 전도성 플러그 생성 방법.
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