CN100419963C - 使用平面化方法和电解抛光相结合的方法形成半导体结构 - Google Patents

使用平面化方法和电解抛光相结合的方法形成半导体结构 Download PDF

Info

Publication number
CN100419963C
CN100419963C CNB02816119XA CN02816119A CN100419963C CN 100419963 C CN100419963 C CN 100419963C CN B02816119X A CNB02816119X A CN B02816119XA CN 02816119 A CN02816119 A CN 02816119A CN 100419963 C CN100419963 C CN 100419963C
Authority
CN
China
Prior art keywords
conductive layer
layer
groove area
dielectric layer
complanation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB02816119XA
Other languages
English (en)
Other versions
CN1543668A (zh
Inventor
姚向宇
张如皋
易培豪
王晖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ACM Research Inc
Original Assignee
ACM Research Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ACM Research Inc filed Critical ACM Research Inc
Publication of CN1543668A publication Critical patent/CN1543668A/zh
Application granted granted Critical
Publication of CN100419963C publication Critical patent/CN100419963C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F3/00—Electrolytic etching or polishing
    • C25F3/16—Polishing
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23H—WORKING OF METAL BY THE ACTION OF A HIGH CONCENTRATION OF ELECTRIC CURRENT ON A WORKPIECE USING AN ELECTRODE WHICH TAKES THE PLACE OF A TOOL; SUCH WORKING COMBINED WITH OTHER FORMS OF WORKING OF METAL
    • B23H5/00—Combined machining
    • B23H5/06—Electrochemical machining combined with mechanical working, e.g. grinding or honing
    • B23H5/08—Electrolytic grinding
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

一种平面化和电抛光半导体结构上的导电层的方法，包括在半导体晶片上形成具有凹槽区和非凹槽区的介质层。在介质层上形成导电层，以覆盖凹槽区和非凹槽区。然后平面化导电层的表面，以减小表面形貌的变化。然后电解抛光经平面化的导电层，以暴露出非凹槽区。

Description

使用平面化方法和电解抛光相结合的方法形成半导体结构
相关申请的交叉参考
本申请要求之前提交的申请日为2001年8月17日的标题为AMETHOD TO PLANARIZE COPPER DAMASCENE STRUCTRUEUSING A COMBINATION OF CMP AND ELECTRO-POLISHNG的临时申请美国序列号60/313,086的优先权，其整个内容在这里引入作为参考。
技术领域
本发明一般涉及半导体器件，更具体地，涉及使用平面化方法和电解抛光的组合平面化金属镶嵌结构的方法。
背景技术
半导体器件是通过使用大量不同的工艺步骤产生晶体管并互联元件来加工或制造的。为了电连接与半导体晶片相关的晶体管端子，在作为半导体器件的一部分的介质材料中形成导电沟槽、过孔等。沟槽和过孔耦合晶体管、半导体器件的内部电路以及半导体器件外的电路的信号和功率。
在形成互联元件中，半导体晶片可能经过，例如，掩模、蚀刻和淀积工艺，以形成想要的半导体器件的电路。具体地，可以进行多个掩模和蚀刻步骤，从而在半导体晶片上的介质层中形成作为用于互连线的沟槽和过孔的凹槽区的图形。然后可以进行淀积工艺，在半导体晶片上淀积金属层，从而在沟槽和过孔中以及介质层的非凹槽区上淀积金属。为了隔离凹槽区的图形并形成互连元件，要去掉淀积在半导体晶片的非凹槽区上的金属。
去掉淀积在半导体晶片上的介质层的非凹槽区上的金属的常规方法包括，例如，化学机械抛光(CMP)。在半导体工业中广泛的使用CMP方法，用来抛光和平面化在沟槽和过孔中以及介质层的非凹槽区上的金属层，形成互连线。
在CMP工艺中，晶片组件放在位于压板或薄片上的CMP衬垫上。晶片组件包括具有一个或多个层和/或特征的衬底，例如在介质层中形成的互连元件。然后是加压力将晶片组件压向CMP衬垫。CMP衬垫和晶片组件彼此相向运动，同时施加压力抛光和平面化晶片表面。抛光溶液，常常称作抛光浆，分配到CMP衬垫上，以利于抛光。抛光浆通常含有研磨剂，并且发生化学反应，以选择性地从晶片上比其它材料，例如，介质材料，更快地去掉不想要的材料，例如，金属层。
因此，CMP可用来实现晶片表面的全部或局部平面化。此外，CMP可用于去掉材料层，以暴露出下面的结构或层。但是，由于存在较强的机械力，所以CMP方法对下面的半导体结构具有几个有害的影响。例如，由于互连的几何尺寸发展到0.13μm甚至更小，在导体材料，例如铜，和在典型的金属镶嵌工艺中所用的低k膜的机械特性之间存在大的差别。例如，低k介质膜的杨氏模量可能比铜大10个数量级。因此，在CMP工艺中，较强的机械力加到介质膜和铜上，以及其它事情，可以在半导体结构上引起与应力相关的缺陷，包括分层、凹陷、侵蚀、膜隆起、擦伤等。
发明内容
在一个例子中，提供形成半导体结构的方法。该方法包括在半导体晶片上形成带有凹槽区和非凹槽区的介质层，在介质层上形成导电层，覆盖凹槽区和非凹槽区，平面化导电层的表面以减少导电层的表面的形貌的变化，然后电解抛光导电层，暴露出非凹槽区。
根据本发明的另一个例子，提供一种制造半导体器件的方法，包括：在半导体结构上形成介质层，其中所述介质层包括凹槽区和非凹槽区；形成导电层，以覆盖介质层并填充凹槽区；平面化所述导电层到所述半导体结构上的第一高度，其中所述第一高度大于非凹槽区的高度；以及电解抛光所述导电层到所述半导体结构上的第二高度，其中所述第二高度小于所述第一高度。
根据本发明的另一个例子，提供一种制造互连结构的方法，包括：形成半导体结构，其中对所述半导体结构制作具有用于形成互连线的开口的图形；在半导体结构上和开口中形成导电层；平面化所述导电层的表面以减小不平坦的变化；以及电解抛光经平面化的所述导电层，以隔离在开口中的导电层。
根据本发明的另一个例子，提供一种半导体结构，包括：导电层；以及具有凹槽区和非凹槽区的介质层，其中所述导电层填充凹槽区以形成互连线，以及通过平面化然后电解抛光所述导电层的表面露出非凹槽区。
根据本发明，还包括采用上述方法形成的半导体结构和器件。
通过下面结合附图和权利要求书的详细介绍可以更好地理解本发明。
附图说明
图1A和1B示出了半导体器件的示例性电解抛光工艺；
图2A到2D示出了半导体器件的示例性平面化和电解抛光工艺；
图3示出了示例性金属镶嵌工艺的流程图；
图4A和4B示出了在要平面化和抛光的半导体结构上形成的金属层的示例性形貌；
图5示出了示例性化学机械抛光设备的剖面图；
图6示出了示例性电解抛光设备的剖面图。
具体实施方式
为了更完全地理解本发明，下面的介绍阐述了大量的具体细节，例如，特定的材料、参数等。但是，应当认识到，这些介绍不是要作为本发明的范围的限制，而是为了更好的介绍示例性的实施例。
化学机械抛光(CMP)是已知的用于平面化和抛光半导体表面的方法，但是，CMP可以对下面的结构产生与应力相关的缺陷，例如，凹陷、侵蚀、膜隆起、擦伤等。相反，电解抛光是提供相对无应力抛光方法的抛光金属(例如，铜)的工艺。但是，如下面所介绍的，电解抛光是各向同性的蚀刻方法，即以大致相同的速度蚀刻金属层，而不管高度差。因此，如果在电解抛光之前金属层布局轮廓或大致形状是非平面化的，则在电解抛光之后金属层形貌的轮廓或大致形状通常会保留下来。
图1A和1B示出了抛光具有不平坦形貌的半导体结构的电解抛光的示例性工艺流程。图1A示出了在衬底100上的构图有凹陷和非凹槽区的介质层102。在介质层102和衬底100上形成有阻挡层/籽晶层105。最后，在阻挡层/籽晶层105上，例如，通过电镀，淀积金属层106，并覆盖介质层102的凹陷和非凹槽区。金属层106具有在介质层中的各种结构上包括隆起108和凹陷112的不平坦的形貌。例如，通过在电镀工艺中的电镀化学可导致金属层106的不平坦的形貌。
现在参考图1B，通常抛光金属层106到非凹槽区的表面，从而隔离在凹槽区即沟槽中的金属层106，以形成金属互连线。通常，希望在凹槽区中的金属层106的上表面与围绕在凹槽区中形成的金属层106的非凹槽区的上表面平齐。
应当认识到，所谓的平齐并不是要求或建议金属层106的上表面与非凹槽区的上表面绝对的在一个表面上，而是要表达使金属层106的上表面的平面与非凹槽区的上表面的平面更连贯。因此，往往有利于减小金属层106的上表面的平面与非凹槽区的上表面的平面之间的变化。
在本例中，假设电解抛光金属层106。另外，如图1A所示，假设在电解抛光之前金属层106的形貌的轮廓或大致形状是不平坦的。如上所述，电解抛光为各向同性的蚀刻工艺。由此，如图1B所示，在电解抛光之后，可以保留金属层106的形貌的轮廓或大致形状。
更具体地，在本例中，如图1A所示，假设在电解抛光之前金属层106的形貌包括隆起108和凹入部分112。如图1B所示，假设在电解抛光之后隆起108和凹入部分112(图1A)留下残余物110和凹陷114。残余物110是在介质层102之上的高度为H的金属层106的区域。残余物110可导致在残余物110下面的沟槽区中形成的互连线之间的电短路。凹陷114是在在沟槽中的金属层106的表面比介质层102的表面低深度R的金属层106中的凹陷或沟槽。凹陷114导致沟槽中金属或铜的损失，引起所形成的互连线的导电率的减小。因此，如上所述，减小金属层106的表面高于或低于非凹槽区的表面的高度的变化是有利的。
因此，在一个示例性的实施例中，在电解抛光金属层以隔离互连线之前，平面化在已构图的介质层上形成的金属层。由于当凹陷的金属暴露给CMP衬垫时对结构的破坏发生的最多，所以在电解抛光金属层之前先平面化金属层的一个优点是可以在比常规平面化技术更少破坏在金属层下面的结构的情况下在介质层中形成金属互连线，并由此增加互连元件的可靠性。
图2A到2D示出了平面化和电解抛光示包括带有非平坦形貌的金属层106的例性半导体结构的方法的示例性工艺流程。图2A示出了具有在介质层102中形成的凹槽区102r和非凹槽区102n的示例性半导体结构的剖面图。凹槽区102r和非凹槽区102n在介质层102中形成互连线的图形。可以使用任何常规淀积方法，例如，热或等离子体化学气相淀积、旋涂、溅射等，在衬底层100上按常规淀积并形成介质层102。此外，可以通过已知的构图方法，例如，光掩模、光刻、微光刻(microlithography)等构图介质层102。介质材料可以是，例如，二氧化硅(SiO2)。对于许多应用，希望选择低介电常数的介质层材料，通常称作低“k”值材料。低k值材料(即，大约小于3.0)通过减小相邻线之间的电容耦合和“串扰”在互连线之间提供更好的电隔离。这种低k值材料包括氟化(flourinated)硅酸盐玻璃、聚酰亚胺、氟化聚酰亚胺、混合/合成物(hybridlcomposites)、硅氧烷、有机聚合物，[阿尔法]-C:F，Si-O-C、聚对二甲苯/氟化聚对二甲苯、聚四氟乙烯(polyterafluoroethylene)、纳米微孔氧化硅(nanoporous silca)、纳米微孔有机物(nanoporous organic)等。
在衬底层100上形成介质层102。衬底层100可以是，例如，下面的半导体晶片、之前形成的介质层或其它半导体结构。根据特定的应用，衬底层100包括，例如，硅和/或其它各种半导体材料，例如砷化镓等。
通过各种方法，例如，化学气相淀积(CVD)、物理气相淀积(PVD)、原子层淀积(ALD)等，在介质层上淀积阻挡层和/或籽晶层105，从而阻挡层覆盖已构图的介质层102，包括介质层102在凹槽区102r的侧壁。在随后的金属层106淀积之后(图2B)，阻挡层用来防止金属(例如，铜)扩散到介质层102中。如果通扩散到介质层102中，会有害的增加介质层102的介电常数。阻挡层和/或籽晶层105可以由能够防止铜扩散的任何合适的导电材料形成，例如，钛、钽、钨、氮化钛、氮化钽、氮化钨或其它合适的金属。在某些应用中，可以省略阻挡层。例如，如果介质材料足以抵挡金属层106的扩散，或者如果金属层106的扩散不会对半导体器件的性能造成不利影响，则可以省略阻挡层。
如果例如随后在介质层102上电镀金属层106，则通常淀积籽晶层。籽晶层一般为金属层106可以电镀上的铜或其它导电材料的薄层。此外，阻挡层/籽晶层105的单层或材料可以作为阻挡层和籽晶层。
现在参考图2B，在阻挡层/籽晶层105的表面上淀积金属层106，或者如果省略了阻挡层/籽晶层105，则在介质层102上淀积金属层106。金属层106填充沟槽或凹槽区102r，并且覆盖非凹槽区102n。可以通过PVD、CVD、ALD、电镀、化学镀或任何其它方便的方法淀积金属层106。金属层106为，例如，铜或其它合适的导电材料，例如，铝、镍、铬、锌、镉、银、金、铑、钯、铂、锡、铅、铁、铟等。
如图2B所示，金属层106的形貌是具有变化的非平坦形状。例如，金属层106的淀积可以在介质层102的各种特征上导致隆起108和/或凹入部分112。具体地，如果在介质层102上电镀金属层106，可以在窄的和高密度沟槽区上形成隆起108，并且可以在介质层102的宽的低密度的沟槽区上形成凹入部分112。由于电镀的化学性质，在介质层102上电镀金属层106的情况中这种效应特别普遍。但是，应当认识到，隆起108和凹入部分112的形状和位置仅是说明性的，并且金属层106的其它非平坦形貌特征也是可能的，如下面对图4A和4B的介绍。
现在参考图2C，平面化金属层106到光滑或降低形貌的特征。例如，化学机械抛光(CMP)工艺加到结构上以抛光和平面化金属层106。CMP金属层106减少了形貌，即，隆起108、凹入102，和金属层106的表面的其它非平坦形貌特征，以在电解抛光金属层106之前使金属层106光滑。例如，进行CMP工艺抛光金属层106到下面的衬底100之上的第一高度“a”，其中“a”大于介质层102的高度“b”。因此，在还没有完全从介质层102的非凹槽区102n上去掉金属层106并且能够开始接触介质层102时停止CMP工艺。优选地，CMP工艺抛光金属层106以平面化并减小金属层106的形貌的变化。
应当认识到，所谓的平坦和平面化，特别是在金属层106中，并不是要要求或建议金属层106的表面绝对平坦；而是要表示使金属层106的表面更光滑或平坦。基本上，在电解抛光之前平面化金属层106的表面减少了金属层106的形貌的变化。
可以为平面化效率优化本示例性方法的CMP工艺，较少将重点放在保留介质层102和下面的结构上，因为CMP设备(图5)的抛光垫不直接接触下面的结构，例如介质层102。例如，可以调节抛光垫的刚度或硬度，以保护下面的介质层102。带有其中嵌入钻石尖端等的刚性垫可以用在本方法的例子的CMP部分中。此外，可以使用不含浆或不含研磨剂的抛光工艺，以减少在金属层106中的擦伤。
抛光垫的压力可以作为控制和防止对构图介质层102和互连结构造成损坏的一个因素，特别是对于具有铜和低k介质膜的集成方案。通常，抛光垫的压力范围从0.1磅力每平方英寸(PSI)到10 PSI，例如，5 PSI。在CMP工艺期间去掉的金属层106的厚度至少部分根据在介质层102上形成的金属层106的形貌和所采用的CMP工艺的平面化效率。通常，取掉的厚度大于或等于金属层形貌的高低点之间的差。
但是，应当认识到，这里介绍CMP工艺仅仅是为了说明的目的。可以采用其它平面化金属层106的方法代替或与上述示例性CMP方法一起。例如，可以在金属层106上增加牺牲材料，以平面化金属层106上的表面。牺牲材料可以是导电或不导电的，例如，旋涂玻璃、光致抗蚀剂、金属合金、金属化合物等。然后可以通过，例如，蚀刻掉牺牲材料和部分金属层106来平面化金属层106。牺牲材料和金属层106应当具有相同或相近的蚀刻速度，从而蚀刻工艺以相近的速度去掉牺牲材料和金属层106。以相近的速度蚀刻平面化的金属层106和牺牲层以去掉牺牲材料和部分金属层106将产生平面化的金属层106。在图4A中描述了该工艺的例子，并在下面介绍。
蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。干蚀刻工艺包括等离子体蚀刻、化学气相蚀刻等。离子体蚀刻源包括高密度等离子体源，例如，helicon等离子体源、感应耦合等离子体源(ICP)等。蚀刻气体包括卤族，例如，氯基气体。在下面的表中详细地列出了等离子体蚀刻工艺的条件的两个例子：
表I
高温等离子体蚀刻工艺的示例性条件
              500到1500W，优选
等离子体功率：
              800W
              10到50mTorr，优选20
气体压力：
              mTorr
晶片温度：300到500℃，优选400℃
蚀刻气体：氯(Cl2)
表II
低温等离子体蚀刻工艺的示例性条件
步骤1：
              500到1500W，优选
等离子体功率：
              800W
              10到50mTorr，优选20
气体压力：
              mTorr
晶片温度：20到100℃，优选50℃
蚀刻气体：氯(Cl2)
在步骤1之后，铜和铜化合物的上部将转化为铜的氯化物(CuClx)。
步骤2：
通过使用稀释的HCl溶液湿蚀刻CuClx化合物。HCl的浓度在1到6重量百分比的范围内，优选3％。
或者，平面化技术类似于用在平板显示器工艺中将玻璃上的非晶Si(a-Si)退火为多晶Si的技术，在电镀铜层之后通过使用激光软化金属层106，以回流铜，形成平面化的表面。另一个可选的方法包括平行于衬底100的表面的方向传播的高频和短脉冲激光，通过蒸发去掉金属层106的形貌的较高部分。短脉冲激光用来保护体铜和周围的介质不受由激光产生的高温的影响，即，减少热分配(thermobudget)。激光器可以是固态激光器，例如，红宝石激光器、Nd玻璃激光器、Nd:YAG(钇铝石榴石，Y3Al5O12)激光器，气体激光器，例如，He-Ne激光器、CO2激光器、HF激光器等。激光束可以扫描衬底100的整个表面，以平面化金属层106。此外，在这种工艺中，可以使用非接触型表面形貌传感器作为终点检测器。下标中详细列出了该平面化工艺的示例性条件：
表III
脉冲激光器平面化工艺的示例性参数
平均激光功率：100到5000W
脉冲长度：皮秒到微秒
镜片温度：-100到20℃
现在参考图2D，在金属层106被平面化之后，电解抛光金属层106。具体的，由介质层102的非凹槽区102n电解抛光金属层106，从而金属层106被隔离在凹槽区102r或沟槽中，形成互连线。可以抛光金属层106到与非凹槽区的高度相同。或者可以抛光金属层106到低于非凹槽区的高度。可以通过电解抛光设备(图6)将电解液流(未示出)引导到金属层106上，电解抛光金属层106。电解液为，例如，任何方便的电解抛光液，例如，磷酸、正磷酸(orthophosphoric acid(H3PO4))等。
此外，从介质层102的非凹槽区102n的暴露区域中去掉阻挡层/籽晶层105。如果层105为或包括籽晶层，则，例如，抛光金属层106的电解抛光工艺可以去掉它。如果层105为或包括阻挡层，则，例如，等离子体干蚀刻、湿蚀刻等可以去掉它。另外，如果电解抛光金属层106到小于非凹槽区的高度，则在此时也蚀刻非凹槽区以平面化表面。下面的表IV提供了在去掉阻挡层的等离子体干蚀刻工艺中所采用的参数的示例性范围：
表IV
等离子体干蚀刻工艺的示例性参数
等离子体功率：500到2000W
真空度：30到100mTorr
晶片温度：大约20℃
            SF6＝50sccm(或CF4＝50sccm，或
气体和流速：
            O2＝10sccm)
气压：      0.1到50mTorr
TaN的去除速度：250nm/min
TiN的去除速度：300nm/min
SiO2的去除速度：20nm/min
这些参数导致两种可能作为阻挡层105的材料的TaN和TiN的去除速度大于可能作为介质层102的材料的SiO2的去除速度。选择性可以以此方式选择，以在去掉阻挡层105期间减少蚀刻或破坏下面的介质层102。但是，应当注意，通过改变参数可以得到其它选择性。
图3是示出包括平面化工艺和电解抛光工艺的示例性金属镶嵌工艺300的流程图。在方框302中提供具有凹槽区和非凹槽区的晶片。在晶片上提供的已构图的介质层可以限定凹槽区和非凹槽区。可以在下面的包括其它之前形成的介质层、晶片等半导体结构上形成已构图的介质层。此外，晶片可以分成包括凹槽区和非凹槽区并且在工艺的后续阶段分为单个半导体器件的小块。然后，在方框304中淀积金属层，从而金属层填充介质层中的凹槽区并覆盖介质层的非凹槽区。接着，在方框306中平面化金属层。例如，金属层经过CMP工艺，以平面化并使金属层的形貌光滑。然后，在方框308中电解抛光经平面化的金属层，以暴露出介质层的非凹槽区并隔离在凹槽区中的金属层，形成金属互连线。
应当认识到，可以对在流程图中示出的示例性工艺300进行大量的修改。例如，在方框304中金属层淀积之前可以任意地增加阻挡层/籽晶层，在这种情况下，在暴露出非凹槽区之后，从介质层上蚀刻掉阻挡层/籽晶层。另外，在图3中的每个方框可以包括许多没有在这里介绍的工艺，例如掩模并蚀刻晶片，形成凹槽区，或者在平面化表面之前和/或之后清洁金属层。此外，示例性的金属镶嵌工艺300可以用于单和双镶嵌应用。
图4A和4B示出了被平面化并且然后电解抛光以形成互连结构的金属层106的另外的示例性形貌。参考图4A，金属层106具有大致与下面的介质层102的形状相对应的形貌。这种形貌可以通过，例如，在介质层102上溅射金属层106来产生。然后，通过例如增加牺牲材料107，然后回蚀牺牲材料107和金属层106的一部分来平面化金属层106，从而金属层106平面化到虚线“P”。如上所述，牺牲材料107可以是金属、具有溶剂的金属复合物，例如具有溶剂的铜、旋涂玻璃、光致抗蚀剂等。牺牲材料107可以是与下面的金属层106具有相近的蚀刻速度的任何材料，并且蚀刻工艺可以是对牺牲材料107和金属层106没有选择性的常规的干或湿蚀刻。
线“P”的位置仅仅是为了说明的目的，并且可以根据应用和平面化的方法上下调节。在金属层106的形貌特征已经平面化之后，类似于图2C，如上面参考图2D所介绍的电解抛光金属层106。
图4B示出了具有不规则表面形貌的另一个示例性的金属层106。金属层106的不规则表面形貌可以是由于下面结构的淀积方法的任何数量的原因引起的。类似于图4A，金属层106通过首先采用CMP抛光、增加牺牲材料并回蚀平面化到线“P”的表面，马上用激光等加热金属层106抛光。然后电解抛光金属层106。由图4A和4B应当认识到，通过该方法可以平面化和电解抛光大量的金属层形貌，而不会对下面的介质层102造成损坏。
现在参考图5，介绍示例性的CMP设备400和工艺。CMP设备400可以用来平面化金属层106。通过相对于湿的抛光表面按压和旋转晶片的表面进行示例性CMP工艺。通过CMP设备400的化学物质、压力和温度条件控制工艺。示例性CMP设备400包括可旋转的抛光压板411和安装在抛光压板411上的抛光垫412。CMP设备400还包括定位并对晶片401施加沿箭头414所示方向的力的可旋转的晶片载体413。化学浆料通过喷嘴417加到CMP设备400并分配到抛光垫412上。例如化学浆料通过温控容器(未示出)经由喷嘴417来提供。化学浆料为，例如，含有例如氧化铝、氧化硅等用作研磨剂的抛光剂以及其它选择的化学物质的化学浆料，抛光晶片401的表面。
影响抛光速度的主要参数为相对于抛光垫412加在晶片401上的向下的压力414、抛光压板411和晶片载体413的旋转速度、化学浆料的成分和温度，以及抛光垫412的成分。这些参数的调节允许对CMP设备400的抛光速度和平面化效率进行控制。
参考图5介绍的CMP设备400和工艺仅仅是为了说明的目的，应当认识到，可以采用其它CMP设备结构和设置。例如，可以用相对与晶片载体413移动抛光垫412的传动带代替可旋转的抛光压板411和抛光垫412。而且，正如所认识到的，晶片401相对于抛光垫412的运动可以采用多种方式实现。因此，在图5中所示的CMP设备400不是要限制CMP设备或其所用的方法。
图6示出了可用于电解抛光形成在半导体晶片501上的金属层506的电解抛光设备500的示例性剖面图。半导体晶片501还包括，例如，衬底层100、介质层102和阻挡层/籽晶层105(图2A到2D)。此外，在电解抛光之前，通过例如CMP设备400(图5)平面化金属层506的形貌。
电解抛光设备500的喷嘴540引导电解液520流到金属层506的表面。在其它例子中，晶片501可以完全或部分浸在电解液502中。电解液520包括任何合适的电解抛光液，例如，磷酸、正磷酸(H3PO4)等。例如，在一个例子中，电解液为浓度在大约60重量百分比和大约85重量百分比之间的正磷酸。此外，电解液106可以包括，例如，10到40百分比的乙二醇(相对酸的重量)。但是，应当认识到，电解液的浓度和成分可以根据实际应用而变化。
当电解抛光设备500引导电解液520流到金属层506时，电源550加相反的电荷到位于喷嘴540中的电极530(阴极)和耦合到金属层506的电极(阳极)上。电源550可以在，例如恒流或恒压模式下工作。电源550设置成相对于金属层506正充电电解液520，从表面去掉金属层506的金属离子。如此，电解液520的液流电解抛光金属层506与电解液520接触的部分。
此外，如图6所示，晶片501旋转并沿X轴平移，从而使电解液520的液流位于金属层506的整个表面，并均匀地电解抛光表面。例如，通过旋转晶片501，同时沿X方向平移晶片501，可以使电解液520沿螺旋形路径经过金属层506的表面。或者，晶片501保持固定，而移动喷嘴540，从而将电解液520的液流加到金属层506的所希望的位置。此外，可以移动晶片501和喷嘴540将电解液520的液流加到金属层506的所希望的位置。可以在2000年2月4日提交的标题为METHODS AND APPARATUS FOR ELECTROPOLISHING METALINTERCONNECTIONS ON SEMICONDUCTOR DEVICES的美国专利申请No.09/497,894以及1999年7月2日提交的标题为METHODSAND APPARATUS FOR ELECTROPOLISHING METALINTERCONNECTIONS ON SEMICONDUCTOR DEVICES的相关美国专利No.6,395,152中找到电解抛光方法和设备的示例性介绍，两者在这里整个作为参考引入。
另外，应当认识到，可以采用其它电解抛光方法和设备电解抛光金属层106。例如，包括金属层506的晶片501可以部分或全部浸入到电解液的电镀槽中。
提供上述详细介绍以说明示例性实施例，而不是要限制。对于本领域的技术人员在本发明的范围内进行各种修改和变形显然是可能的。例如，在单或双镶嵌金属镶嵌实现中形成的大量的互连结构，例如，介质层、导电层、阻挡层、籽晶层以及掩模层的组合，可以用所述方法平面化和电解抛光。此外，可以组合许多平面化和电解抛光的方法来平面化和电解抛光互连结构的表面。对于本领域的技术人员还应当理解，根据所介绍的方法和设备可以方便的平面化和电解抛光由这里所介绍的原因之外的其它原因产生的具有不平坦的形貌的金属层。因此，本发明由权利要求书限定，而不应当由这里的介绍所限制。

Claims (69)

1. 一种形成半导体结构的方法，包括：
在半导体晶片上形成介质层，其中所述介质层包括凹槽区和非凹槽区；
在介质层上形成导电层，以覆盖凹槽区和非凹槽区；
平面化所述导电层的表面，以减少所述导电层的表面形貌的变化；以及
在平面化所述导电层的表面之后，电解抛光所述导电层，以暴露出非凹槽区。
2. 根据权利要求1的方法，其中平面化所述导电层的表面的方法包括化学机械抛光所述导电层。
3. 根据权利要求2的方法，其中化学机械抛光平面化所述导电层的表面而不暴露出导电层的非凹槽区。
4. 根据权利要求2的方法，其中所述化学机械抛光包括抛光垫，并且抛光垫不接触导电层的非凹槽区。
5. 根据权利要求2的方法，其中所述化学机械抛光包括无浆抛光工艺。
6. 根据权利要求1的方法，其中平面化所述导电层的表面的方法包括：
在导电层的表面上形成牺牲材料，其中所述牺牲材料被平面化，以及
蚀刻牺牲材料和导电层的一部分。
7. 根据权利要求6的方法，其中蚀刻方法在牺牲材料和导电层之间没有选择性。
8. 根据权利要求6的方法，其中所述牺牲材料为旋涂玻璃。
9. 根据权利要求1的方法，其中形成导电层包括淀积导电层。
10. 根据权利要求1的方法，其中形成导电层包括电镀导电层。
11. 根据权利要求1的方法，还包括在导电层和介质层之间形成籽晶层。
12. 根据权利要求11的方法，其中电解抛光的方法从非凹槽区去掉部分籽晶层。
13. 根据权利要求1的方法，其中电解抛光的方法包括将电解液流导向导电层的表面。
14. 根据权利要求1的方法，其中电解抛光的方法包括将导电层的至少一部分浸入到电解液中。
15. 根据权利要求1的方法，还包括在导电层和介质层之间形成阻挡层。
16. 根据权利要求15的方法，其中通过等离子体干蚀刻从介质层的非凹槽区去掉所述阻挡层。
17. 根据权利要求15的方法，其中通过湿蚀刻从介质层的非凹槽区去掉所述阻挡层。
18. 根据权利要求1的方法，其中所述导电层为铜。
19. 根据权利要求1的方法，其中所述导电层被平面化到第一高度并被电解抛光到第二高度，其中所述第二高度小于所述第一高度。
20. 根据权利要求19的方法，其中所述第二高度与所述非凹槽区的高度平齐。
21. 根据权利要求19的方法，其中所述第二高度小于所述非凹槽区的高度。
22. 一种制造半导体器件的方法，包括：
在半导体结构上形成介质层，其中所述介质层包括凹槽区和非凹槽区；
形成导电层，以覆盖介质层并填充凹槽区；
平面化所述导电层到所述半导体结构上的第一高度，其中所述第一高度大于非凹槽区的高度；以及
电解抛光所述导电层到所述半导体结构上的第二高度，其中所述第二高度小于所述第一高度。
23. 根据权利要求22的方法，其中所述第二高度与所述非凹槽区的高度平齐。
24. 根据权利要求22的方法，其中所述第二高度小于所述非凹槽区的高度。
25. 根据权利要求22的方法，其中平面化所述导电层的方法包括化学机械抛光导电层。
26. 根据权利要求25的方法，其中所述化学机械抛光不露出导电层下面的结构。
27. 根据权利要求25的方法，其中所述化学机械抛光包括抛光垫，并且所述抛光垫不接触导电层下面的结构。
28. 根据权利要求25的方法，其中所述化学机械抛光包括无浆抛光工艺。
29. 根据权利要求22的方法，其中平面化所述导电层的方法包括：
在导电层的表面上形成牺牲材料，其中所述牺牲材料被平面化，以及
蚀刻牺牲材料和导电层，在牺牲材料和导电层之间没有选择性。
30. 根据权利要求29的方法，其中所述牺牲材料为旋涂玻璃。
31. 根据权利要求22的方法，其中形成导电层包括淀积导电层。
32. 根据权利要求22的方法，其中形成导电层包括电镀导电层。
33. 根据权利要求22的方法，还包括在导电层和介质层之间形成籽晶层。
34. 根据权利要求33的方法，其中电解抛光方法从非凹槽区去掉所述籽晶层的一部分。
35. 根据权利要求22的方法，其中电解抛光方法包括将电解液流导向导电层的表面。
36. 根据权利要求22的方法，其中电解抛光方法包括将导电层的至少一部分浸入到电解液中。
37. 根据权利要求22的方法，还包括在导电层和介质层之间形成阻挡层。
38. 根据权利要求37的方法，其中通过等离子体干蚀刻从介质层的非凹槽区去掉所述阻挡层。
39. 根据权利要求37的方法，其中通过湿蚀刻从介质层的非凹槽区去掉所述阻挡层。
40. 根据权利要求22的方法，其中所述导电层为铜。
41. 一种制造互连结构的方法，包括：
形成半导体结构，其中对所述半导体结构制作具有用于形成互连线的开口的图形；
在半导体结构上和开口中形成导电层；
平面化所述导电层的表面以减小不平坦的变化；以及
电解抛光经平面化的所述导电层，以隔离在开口中的导电层。
42. 根据权利要求41的方法，其中所述半导体结构包括：
介质层，在该介质层中形成有所述开口。
43. 根据权利要求42的方法，其中所述半导体结构包括：
在介质层和导电层之间形成的阻挡层。
44. 根据权利要求43的方法，其中通过等离子体干蚀刻从部分介质层去掉所述阻挡层。
45. 根据权利要求43的方法，其中通过湿蚀刻从部分介质层去掉所述阻挡层。
46. 根据权利要求42的方法，还包括在导电层和介质层之间形成籽晶层。
47. 根据权利要求46的方法，其中电解抛光方法去掉部分所述籽晶层。
48. 根据权利要求41的方法，其中平面化所述导电层的表面的方法包括化学机械抛光导电层。
49. 根据权利要求48的方法，其中所述化学机械抛光不露出导电层下面的结构。
50. 根据权利要求48的方法，其中所述化学机械抛光包括抛光垫，并且抛光垫不接触导电层下面的结构。
51. 根据权利要求48的方法，其中所述化学机械抛光包括无浆抛光工艺。
52. 根据权利要求41的方法，其中平面化所述导电层的表面的方法包括：
在所述导电层的表面上形成牺牲材料，其中所述牺牲材料被平面化，以及
蚀刻牺牲材料和一部分导电层，在牺牲材料和导电层之间没有选择性。
53. 根据权利要求52的方法，其中牺牲材料为旋涂玻璃。
54. 根据权利要求41的方法，其中形成导电层包括淀积导电层。
55. 根据权利要求41的方法，其中形成导电层包括电镀导电层。
56. 根据权利要求41的方法，其中电解抛光方法包括将电解液流导向导电层的表面。
57. 根据权利要求41的方法，其中电解抛光方法包括将导电层的至少一部分浸入到电解液中。
58. 根据权利要求41的方法，其中所述导电层为铜。
59. 一种半导体结构，包括：
导电层；以及
具有凹槽区和非凹槽区的介质层，其中所述导电层填充凹槽区以形成互连线，以及
通过平面化然后电解抛光所述导电层的表面露出非凹槽区。
60. 根据权利要求59的结构，其中通过化学机械抛光平面化所述导电层。
61.根据权利要求60的结构，其中所述化学机械抛光不露出介质层的非凹槽区。
62. 根据权利要求60的结构，其中平面化所述导电层包括：
在所述导电层的表面上形成平坦的牺牲材料，以及
蚀刻牺牲材料和导电层的一部分。
63. 根据权利要求62的方法，其中蚀刻方法在牺牲材料和导电层之间没有选择性。
64. 根据权利要求62的方法，其中所述牺牲材料包括旋涂玻璃。
65. 根据权利要求62的方法，其中所述牺牲材料包括光致抗蚀剂。
66. 根据权利要求62的方法，其中所述牺牲材料包括金属。
67. 一种根据权利要求1的方法形成的半导体结构。
68. 一种根据权利要求22的方法形成的半导体器件。
69. 一种根据权利要求41的方法在半导体晶片上形成的互连结构。
CNB02816119XA 2001-08-17 2002-08-15 使用平面化方法和电解抛光相结合的方法形成半导体结构 Expired - Fee Related CN100419963C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US31308601P 2001-08-17 2001-08-17
US60/313,086 2001-08-17

Publications (2)

Publication Number Publication Date
CN1543668A CN1543668A (zh) 2004-11-03
CN100419963C true CN100419963C (zh) 2008-09-17

Family

ID=23214320

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB02816119XA Expired - Fee Related CN100419963C (zh) 2001-08-17 2002-08-15 使用平面化方法和电解抛光相结合的方法形成半导体结构

Country Status (8)

Country Link
EP (1) EP1423868A2 (zh)
JP (1) JP2005500687A (zh)
KR (1) KR100899060B1 (zh)
CN (1) CN100419963C (zh)
AU (1) AU2002336360A1 (zh)
CA (1) CA2456225A1 (zh)
TW (1) TW569330B (zh)
WO (1) WO2003017330A2 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US6939796B2 (en) * 2003-03-14 2005-09-06 Lam Research Corporation System, method and apparatus for improved global dual-damascene planarization
US6821899B2 (en) * 2003-03-14 2004-11-23 Lam Research Corporation System, method and apparatus for improved local dual-damascene planarization
US20080121529A1 (en) * 2004-12-22 2008-05-29 Yasushi Tohma Flattening Method and Flattening Apparatus
KR101492467B1 (ko) 2008-08-20 2015-02-11 에이씨엠 리서치 (상하이) 인코포레이티드 베리어층 제거 방법 및 장치
CN101882595B (zh) * 2009-05-08 2014-07-09 盛美半导体设备（上海）有限公司 阻挡层的去除方法和装置
CN103692293B (zh) * 2012-09-27 2018-01-16 盛美半导体设备（上海）有限公司 无应力抛光装置及抛光方法
US8828875B1 (en) 2013-03-08 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving CMP planarity
CN104097118A (zh) * 2013-04-02 2014-10-15 盛美半导体设备（上海）有限公司 无应力抛光集成装置
CN105870051B (zh) * 2015-01-20 2019-01-11 中芯国际集成电路制造(上海)有限公司 半导体结构的制作方法
CN107210209B (zh) * 2015-02-15 2020-05-19 盛美半导体设备(上海)股份有限公司 优化金属平坦化工艺的方法
US10074721B2 (en) * 2016-09-22 2018-09-11 Infineon Technologies Ag Method of fabricating a semiconductor wafer that includes producing a planarised surface having both a mesa surface and an insulating layer surface
CN106672892A (zh) * 2016-12-21 2017-05-17 中国电子科技集团公司第五十五研究所 减小三维堆叠中牺牲层在化学机械抛光中凹陷变形的方法
CN108231599B (zh) * 2016-12-22 2021-10-08 联华电子股份有限公司 改善晶片表面平坦均匀性的方法
WO2020138976A1 (ko) * 2018-12-26 2020-07-02 한양대학교에리카산학협력단 반도체 소자의 제조 방법
KR102499041B1 (ko) 2019-01-10 2023-02-14 삼성전자주식회사 반도체 소자 형성 방법
CN111312595A (zh) * 2020-03-03 2020-06-19 合肥晶合集成电路有限公司 金属互连层的制作方法
CN113173552B (zh) * 2021-04-09 2023-06-23 深圳清华大学研究院 具有导电性能的大尺度超滑元件及其加工工艺、大尺度超滑系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1198368A (zh) * 1997-01-14 1998-11-11 精工爱普生株式会社 表面处理方法、装饰品和电子装置
US6121152A (en) * 1998-06-11 2000-09-19 Integrated Process Equipment Corporation Method and apparatus for planarization of metallized semiconductor wafers using a bipolar electrode assembly
US6149830A (en) * 1998-09-17 2000-11-21 Siemens Aktiengesellschaft Composition and method for reducing dishing in patterned metal during CMP process
JP2001044195A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6232231B1 (en) * 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6056864A (en) 1998-10-13 2000-05-02 Advanced Micro Devices, Inc. Electropolishing copper film to enhance CMP throughput
US6315883B1 (en) * 1998-10-26 2001-11-13 Novellus Systems, Inc. Electroplanarization of large and small damascene features using diffusion barriers and electropolishing
KR100283108B1 (ko) * 1998-12-28 2001-04-02 김영환 반도체소자의 구리배선 형성방법
KR100297736B1 (ko) * 1999-08-13 2001-11-01 윤종용 트렌치 소자분리방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1198368A (zh) * 1997-01-14 1998-11-11 精工爱普生株式会社 表面处理方法、装饰品和电子装置
US6121152A (en) * 1998-06-11 2000-09-19 Integrated Process Equipment Corporation Method and apparatus for planarization of metallized semiconductor wafers using a bipolar electrode assembly
US6232231B1 (en) * 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6149830A (en) * 1998-09-17 2000-11-21 Siemens Aktiengesellschaft Composition and method for reducing dishing in patterned metal during CMP process
JP2001044195A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
WO2003017330A3 (en) 2003-07-24
AU2002336360A1 (en) 2003-03-03
EP1423868A2 (en) 2004-06-02
WO2003017330A2 (en) 2003-02-27
KR20040030147A (ko) 2004-04-08
TW569330B (en) 2004-01-01
CN1543668A (zh) 2004-11-03
KR100899060B1 (ko) 2009-05-25
CA2456225A1 (en) 2003-02-27
JP2005500687A (ja) 2005-01-06

Similar Documents

Publication Publication Date Title
CN100419963C (zh) 使用平面化方法和电解抛光相结合的方法形成半导体结构
US6350694B1 (en) Reducing CMP scratch, dishing and erosion by post CMP etch back method for low-k materials
CN101352844B (zh) 用于化学机械抛光的抛光垫及应用其的化学机械抛光方法
US7208404B2 (en) Method to reduce Rs pattern dependence effect
US7732329B2 (en) Method and apparatus for workpiece surface modification for selective material deposition
EP1125327A1 (en) High-performance dual-damascene interconnect structures
US20040253809A1 (en) Forming a semiconductor structure using a combination of planarizing methods and electropolishing
US20020115283A1 (en) Planarization by selective electro-dissolution
JP2000208443A (ja) 電子装置の製造方法および製造装置
US7247558B2 (en) Method and system for electroprocessing conductive layers
US7361582B2 (en) Method of forming a damascene structure with integrated planar dielectric layers
KR100350111B1 (ko) 반도체 장치의 배선 및 이의 제조 방법
US20040132381A1 (en) Integrated circuit interconnect fabrication systems and methods
US7172963B2 (en) Manufacturing method of semiconductor integrated circuit device that includes chemically and mechanically polishing two conductive layers using two polishing pads that have different properties
US6670272B2 (en) Method for reducing dishing in chemical mechanical polishing
US6211060B1 (en) Method for planarizing a damascene structure
US7025661B2 (en) Chemical mechanical polishing process
KR20020010937A (ko) 함몰부 없는 구리 다마신 구조 제조 방법
KR100528449B1 (ko) 화학·기계적 평탄화 및 스핀 에치 공정을 이용한 반도체 소자의 상감형 금속배선 형성방법
KR20010058992A (ko) 화학적기계적 연마 방법을 이용한 반도체 소자 제조 방법
US20050150777A1 (en) Method and system for material removal and planarization
US20030205484A1 (en) Electrochemical/ mechanical polishing
WO2007130452A1 (en) Removing barnier layer using an electron polishing process
KR20050033694A (ko) 반도체 소자의 금속배선 형성방법
KR20080060446A (ko) 반도체 소자의 금속 배선 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080917

Termination date: 20180815

CF01 Termination of patent right due to non-payment of annual fee