CN111312595A - 金属互连层的制作方法 - Google Patents
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Abstract
本发明提供了一种金属互连层的制作方法，包括：提供半导体基底，半导体基底中开设有至少一个凹槽；形成一金属层于半导体基底上，金属层填充凹槽并向上凸出凹槽至第一高度，金属层还覆盖半导体基底的顶表面，并且金属层中覆盖半导体基底的顶表面的顶部位置对应于第二高度的位置，第一高度高于第二高度；刻蚀金属层中至少对应于凹槽上方的部分，以使金属层中对应于凹槽上方的部分的顶部位置降低至第三高度的位置，第三高度与第二高度之间的高度差小于第一高度和第二高度之间的高度差。本发明提供的金属互连层的制作方法可以确保最终制得的金属互连层的电阻特性和稳定性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种金属互连层的制作方法。
背景技术
在制造半导体器件的过程中，通常需要形成金属互连层以实现不同层的连接。
相关技术中，形成金属互连层的方法具体包括：提供半导体基底，所述半导体基底具备凹槽区域和平坦区域，在所述半导体基底对应于凹槽区域的部分形成凹槽，再在所述半导体基底中沉积铜层，使得所述铜层填满所述凹槽，之后，利用研磨工艺研磨所述铜层，以暴露出所述半导体基底表面，从而形成金属互连层。
但是，相关技术中，在执行研磨工艺的过程中，所述半导体基底中对应于平坦区域部分的表面极易被过度研磨，使得最终制得的金属互连层中对应于平坦区域部分的表面出现凹陷，从而会影响所述金属互连层的电阻特性和稳定性，进而会影响到最终制得的半导体器件的稳定性。
发明内容
本发明的目的在于提供一种金属互连层的制作方法，以解决相关技术的金属互连层的制作方法易导致金属互连层中的表面出现凹陷，而致使金属互连层的电阻特性和稳定性均较低的问题。
为解决上述技术问题，本发明提供一种金属互连层的制作方法，所述方法包括：
提供半导体基底，所述半导体基底中开设有至少一个凹槽；
形成一金属层于所述半导体基底上，所述金属层填充所述凹槽并向上凸出所述凹槽至第一高度，所述金属层还覆盖所述半导体基底的顶表面，并且所述金属层中覆盖所述半导体基底顶表面部分的顶部位置对应于第二高度的位置，所述第一高度高于所述第二高度；
刻蚀所述金属层中至少对应于所述凹槽的部分，以使所述金属层中对应于所述凹槽部分的顶部位置降低至第三高度的位置，所述第三高度与所述第二高度之间的高度差小于所述第一高度和所述第二高度之间的高度差。
可选的，所述第三高度与所述第二高度之间的高度差小于或等于50nm。
可选的，所述半导体基底中定义有凹槽区域，所述至少一个凹槽形成在所述凹槽区域中；其中，所述金属层中对应于所述凹槽区域部分的顶部位置对应于第一高度的位置，所述金属层中对应于除凹槽区域之外的区域部分的顶部位置对应于第二高度的位置；
以及，刻蚀所述金属层中至少对应于所述凹槽部分的方法包括：刻蚀所述金属层中对应于所述凹槽区域部分的顶部位置以使所述金属层中对应于所述凹槽区域部分的顶部位置降低至第三高度的位置。
可选的，形成一金属层于所述半导体基底上的方法包括：利用电镀工艺在所述半导体基底上形成所述金属层。
可选的，在电镀形成所述金属层之前，所述方法还包括：
在所述凹槽区域中的所述凹槽中和所述凹槽外围的半导体基底顶表面上分布促进剂。
可选的，在所述半导体基底上形成金属层之前，所述方法还包括：形成一连接层于所述半导体基底上，所述连接层覆盖所述半导体基底顶表面、所述至少一个凹槽侧壁的表面以及所述至少一个凹槽底壁的表面。
可选的，所述连接层的材质包括金属。
可选的，在刻蚀所述金属层之后，所述方法还包括：利用研磨工艺研磨所述半导体基底上方的金属层，以暴露出所述半导体基底的表面。
可选的，其特征在于，所述金属层的材质包括铜。
可选的，所述半导体基底包括一绝缘层，所述至少一个凹槽开设于所述绝缘层中。
综上所述，本发明提供的金属互连层的制作方法中，会在所述半导体基底中开设至少一个凹槽，并会在所述半导体基底上形成一金属层以填充所述至少一个凹槽，其中，所述金属层中对应于凹槽部分的顶部位置为第一高度的位置，所述金属层中覆盖半导体基底的顶表面部分的顶部位置对应第二高度的位置，所述第一高度高于所述第二高度。之后，会刻蚀金属层中对应于所述凹槽的部分，使得所述金属层中对应于凹槽部分的顶部位置降低至第三高度的位置，且所述第三高度与所述第二高度之间的高度差较小，小于所述第一高度和所述第二高度之间的高度差。此时，当后续利用研磨工艺研磨所述金属层以制得金属互连层时，可以避免研磨到的半导体基底的表面，使得最终制得的金属互连层的表面不会出现凹陷，确保了最终制得的金属互连层的电阻特性和稳定性，进而确保了最终制得的半导体器件的稳定性。
附图说明
图1是相关技术中的一种半导体基底的结构示意图；
图2是相关技术中的一种金属互连层的结构示意图；
图3为本发明实施例提供的一种金属互连层的制作方法的流程示意图；
图4为本发明实施例提供的一种半导体基底的结构示意图；
图5为本发明实施例提供的一种在形成连接层之后半导体基底的结构示意图；
图6为本发明实施例提供的一种在形成金属层之后半导体基底的结构示意图；
图7为本发明实施例提供的一种在刻蚀凹槽区域对应的金属层之后半导体基底的结构示意图；
图8为本发明实施例提供的一种在执行研磨工艺之后半导体基底的结构示意图。
具体实施方式
承如背景技术所述，相关技术中在形成金属互连层时，通常会提供如图1所示的半导体基底1以及形成在半导体基底1上的绝缘层2，其中，所述半导体基底1定义有凹槽区域a和平坦区域b。以及，还会在所述绝缘层2中对应于凹槽区域a的部分形成凹槽A。之后，在所述绝缘层2上电镀一层铜层3，使得所述铜层3填满所述凹槽A。再利用研磨工艺研磨所述半导体基底1，将位于所述绝缘层2上方的铜层研磨掉以暴露出绝缘层2的表面，从而制备出金属互连层。
但是，相关技术中，在电镀铜层3时，由于需要所述铜层3填满所述凹槽A，则需使得对应于所述凹槽A处的铜层生长速率较快。具体的，通常会在所述凹槽区域a中的凹槽A中和凹槽A外周的基底表面分布促进剂，以促进铜层3生长。此时，在执行完电镀工艺之后，则会使得对应于凹槽区域a的铜层3的顶部位置远远高于对应于平坦区域b的铜层3的顶部位置，也即两者之间的高度差H较大。
基于此，当后续在利用研磨工艺研磨铜层3时，由于对应于凹槽区域a的铜层3的厚度较厚，而对应于平坦区域b的铜层3的厚度相对较薄，则在平坦区域b上的铜层3被研磨完后，凹槽区域a上仍具备一定厚度的铜层3，还需继续研磨，而若继续执行研磨工艺，则会使得平坦区域b对应的绝缘层2的表面被研磨，会导致最终形成的金属互连层中对应于平坦区域b的部分的表面出现凹陷B(参考图2所示)，从而影响到所述金属互连层的电阻特性和稳定性，并影响到最终制得的半导体器件的稳定性。
为此本发明提供了一种金属互连层的制作方法，以防止最终制成的金属互连层的表面出现凹陷，确保所述金属互连层的电阻特性和稳定性。
以下结合附图和具体实施例对本发明提出的金属互连层的制作方法及系统作进一步详细说明。根据下面说明书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本实施例提供的金属互连层的制作方法包括：
提供半导体基底，所述半导体基底中开设有至少一个凹槽；
形成一金属层于所述半导体基底上，所述金属层填充所述凹槽并向上凸出所述凹槽至第一高度，所述金属层还覆盖所述半导体基底的顶表面，并且所述金属层中覆盖所述半导体基底顶表面部分的顶部位置对应于第二高度的位置，所述第一高度高于所述第二高度；
刻蚀所述金属层中至少对应于所述凹槽的部分，以使所述金属层中对应于所述凹槽的部分的顶部位置降低至第三高度的位置，所述第三高度与所述第二高度之间的高度差小于所述第一高度和所述第二高度之间的高度差。
综上所述，本发明提供的金属互连层的制作方法中，会在所述半导体基底中开设至少一个凹槽，并会在所述半导体基底上形成一金属层以填充所述至少一个凹槽，其中，所述金属层中对应于凹槽部分的顶部位置为第一高度的位置，所述金属层中覆盖半导体基底的顶表面部分的顶部位置对应第二高度的位置，所述第一高度高于所述第二高度。之后，会刻蚀金属层中对应于所述凹槽的部分，使得所述金属层中对应于凹槽部分的顶部位置降低至第三高度的位置，且所述第三高度与所述第二高度之间的高度差较小，小于所述第一高度和所述第二高度之间的高度差。此时，当后续利用研磨工艺研磨所述金属层以制得金属互连层时，可以避免研磨到的半导体基底的表面，使得最终制得的金属互连层的表面不会出现凹陷，确保了最终制得的金属互连层的电阻特性和稳定性，进而确保了最终制得的半导体器件的稳定性。
以下对本发明提供的金属互连层的制作方法做详细介绍。
图3为本发明实施例提供的一种金属互连层的制作方法的流程示意图，如图3所示，所述方法可以包括：
步骤100、提供半导体基底，所述半导体基底中开设有至少一个凹槽。
其中，图4为本发明实施例提供的一种半导体基底10的结构示意图，如图4所示，所述半导体基底10包括衬底11和绝缘层12，其中，所述衬底11定义有凹槽区域111和平坦区域112，所述平坦区域112即为所述半导体基底10中除凹槽区域111外的其他区域。以及，所述绝缘层12中的凹槽区域111用于形成至少一个凹槽C(本实施例以一个为例进行说明)，且所述凹槽C的开口处位于所述绝缘层12远离所述衬底11的表面上。
步骤200、形成一连接层于所述半导体基底上。
其中，图5为本发明实施例提供的一种在形成连接层之后半导体基底的结构示意图。如图5所示，所述半导体基底10上形成有连接层20，所述连接层20覆盖所述半导体基底10表面、所述至少一个凹槽C侧壁的表面以及所述至少一个凹槽C底壁的表面，且未填满所述凹槽C，并且，所述连接层20在所述凹槽C中限定出一子凹槽S。以及，所述连接层20应具备良好的导电性，其材质可以为金属，例如可以为TaN、Ta、TiN、或Ti。
步骤300、形成一金属层于所述连接层上，所述金属层的材质包括铜，所述金属层填充所述凹槽并向上凸出所述凹槽至第一高度，以及所述金属层还覆盖所述半导体基底的顶表面，并且所述金属层中覆盖所述半导体基底的顶表面部分的顶部位置对应于第二高度的位置，所述第一高度高于所述第二高度。
具体的，本实施例中，可以利用电镀工艺在所述半导体基底10上形成金属层。以及，图6为本发明实施例提供的一种在形成金属层之后半导体基底的结构示意图，如图6所示，所述连接层20上形成有金属层30，所述金属层30填充所述凹槽C。
以及，需要说明的是，由于所述金属层30需要填充凹槽C，则对应于所述凹槽C部分的金属生长速度应较快，因此，在电镀金属层之前，通常会在所述凹槽区域111中的凹槽C的子凹槽S中和子凹槽S外周的连接层表面分布促进剂，以及在所述平坦区域112对应的连接层的表面分布抑制剂，其中，所述促进剂会促进金属生长，所述抑制剂会抑制金属生长。如此，当在所述半导体基底表面电镀金属层的过程中，所述凹槽区域111上的金属的生长速率会较大，大于平坦区域112上的金属的生长速率，从而使得最终形成的金属层中对应于凹槽区域111上的第一部分31的顶部位置高于金属层中对应于平坦区域112上的第二部分32的顶部位置。如图6所示，所述金属层的第一部分31的高度对应于第一高度D1，所述金属层的第二部分32的高度对应于第二高度D2，所述第一高度D1高于所述第二高度D2，且两者之间高度差H相差较大。
其中，需要说明的是，所述子凹槽S的开口边缘S1(参考图5)处存在有拐角，不为平整表面。此时，当在所述开口边缘S1处形成金属层时，易使得形成在开口边缘S1上的金属层的表面也不平坦。因此，本实施例中，在电镀金属层30之前还会在所述开口边缘S1处分布矫平剂，以确保最终形成在开口边缘S1处的金属层30具备平坦表面，进而确保最终制成的金属互连层的性能。
步骤400、刻蚀所述金属层中对应于凹槽的部分，以使所述金属层中对应于所述凹槽部分的顶部位置降低至第三高度的位置，所述第三高度与所述第二高度之间的高度差小于所述第一高度和所述第二高度之间的高度差。
在本实施例中，具体是刻蚀金属层中对应于凹槽区域111的第一部分31，使得所述金属层的第一部分31的顶部位置下移，从而降低所述金属层的第一部分31的顶部位置与金属层的第二部分32的顶部位置之间的高度差，使所述高度差较小。
其中，刻蚀金属层中对应于凹槽区域111的第一部分31的具体方法可以包括：先在图6所示的半导体基底上的金属层30形成光刻胶层(图中未示出)，再执行曝光显影步骤去除所述光刻胶层中对应于凹槽区域111的部分以在所述光刻胶层中形成一对应于凹槽区域111的开口。接着以所述光刻胶为掩膜采用湿法刻蚀或者干法刻蚀工艺刻蚀所述金属层30的第一部分31，以降低所述第一部分31的高度。最后再去除所述光刻胶层，则可以得到如图7所示的半导体基底。
其中，对比图6和图7所示，在执行了步骤400之后，所述金属层中对应于凹槽区域111的第一部分31的高度从第一高度D1下移至第三高度D3，并且所述第三高度D3与第二高度D2之间的高度差h较小，小于所述第一高度D1与第二高度D2的高度差H。
此外，需要说明的是，本实施例中，使得所述第三高度D3与所述第二高度D2之间的高度差h较小主要体现在以下几个方面：使得所述高度差h小于或等于一预设值(例如50nm)，或者，参考图7，使得所述第三高度D3与所述第二高度D2两者的比值大于或等于2/3小于或等于3/2，接近于1。换言之，在执行所述步骤400时，当金属层的第一部分31与金属层的第二部分32的高度差小于预定值，或者，当金属层的第一部分31的高度与金属层的第二部分32的高度两者的比值接近于1时，停止执行步骤400而开始执行步骤500。
步骤500、利用研磨工艺研磨所述半导体基底上的金属层，以暴露出所述半导体基底的表面。
其中，图8为本发明实施例提供的一种在执行研磨工艺之后半导体基底的结构示意图，如图8所示，在利用研磨工艺研磨所述半导体基底上的金属层之后，位于所述半导体基底表面的金属层被去除，而所述凹槽C中的金属层被保留，形成金属互连层。
以及，本实施例中，在执行研磨工艺之前，由于所述金属层中对应于凹槽区域111的第一部分31的顶端位置与金属层中对应于平坦区域112的第二部分32的顶端位置之间的高度差h较小，因此可以认为所述金属层的第一部分31的顶端与所述金属层的第二部分32的顶端处于同一平面。此时，当对所述半导体基底执行研磨工艺时，所述金属层的第二部分32被完全研磨所需的时间，与所述金属层的第一部分31被完全研磨所需的时间大致相同，从而避免出现“金属层的第二部分32被研磨完时，金属层的第一部分31还未被完全研磨”的情况，则防止了绝缘层12中对应于平坦区域112部分的表面被研磨，确保了最终制得的金属互连层的表面不会出现凹陷(对比附图8和附图2)，确保了最终制得的金属互连层的电阻特性和稳定性，进而确保了最终制得的半导体器件的稳定性。
综上所述，本发明提供的金属互连层的制作方法中，会在所述半导体基底中开设至少一个凹槽，并会在所述半导体基底上形成一金属层以填充所述至少一个凹槽，其中，所述金属层中对应于凹槽的部分的顶部位置为第一高度的位置，所述金属层中覆盖半导体基底的顶表面部分的顶部位置对应第二高度的位置，所述第一高度高于所述第二高度。之后，会刻蚀金属层中对应于所述凹槽的部分，使得所述金属层中对应于凹槽部分的顶部位置降低至第三高度的位置，且所述第三高度与所述第二高度之间的高度差较小，小于所述第一高度和所述第二高度之间的高度差。此时，当后续利用研磨工艺研磨所述金属层以制得金属互连层时，可以避免研磨到的半导体基底的表面，使得最终制得的金属互连层的表面不会出现凹陷，确保了最终制得的金属互连层的电阻特性和稳定性，进而确保了最终制得的半导体器件的稳定性。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种金属互连层的制作方法，其特征在于，所述方法包括：
提供半导体基底，所述半导体基底中开设有至少一个凹槽；
形成一金属层于所述半导体基底上，所述金属层填充所述凹槽并向上凸出所述凹槽至第一高度，所述金属层还覆盖所述半导体基底的顶表面，并且所述金属层中覆盖所述半导体基底顶表面部分的顶部位置对应于第二高度的位置，所述第一高度高于所述第二高度；
刻蚀所述金属层中至少对应于所述凹槽的部分，以使所述金属层中对应于所述凹槽部分的顶部位置降低至第三高度的位置，所述第三高度与所述第二高度之间的高度差小于所述第一高度和所述第二高度之间的高度差。
2.如权利要求1所述的金属互连层的制作方法，其特征在于，所述第三高度与所述第二高度之间的高度差小于或等于50nm。
3.如权利要求1所述的金属互连层的制作方法，其特征在于，所述半导体基底中定义有凹槽区域，所述至少一个凹槽形成在所述凹槽区域中；其中，所述金属层中对应于所述凹槽区域部分的顶部位置对应于第一高度的位置，所述金属层中对应于除凹槽区域之外的区域部分的顶部位置对应于第二高度的位置；
以及，刻蚀所述金属层中至少对应于所述凹槽部分的方法包括：刻蚀所述金属层中对应于所述凹槽区域部分的顶部位置以使所述金属层中对应于所述凹槽区域部分的顶部位置降低至第三高度的位置。
4.如权利要求3所述的金属互连层的制作方法，其特征在于，形成一金属层于所述半导体基底上的方法包括：利用电镀工艺在所述半导体基底上形成所述金属层。
5.如权利要求4所述的金属互连层的制作方法，其特征在于，在电镀形成所述金属层之前，所述方法还包括：
在所述凹槽区域中的所述凹槽中和所述凹槽外围的半导体基底顶表面上分布促进剂。
6.如权利要求1所述的金属互连层的制作方法，其特征在于，在所述半导体基底上形成金属层之前，所述方法还包括：形成一连接层于所述半导体基底上，所述连接层覆盖所述半导体基底顶表面、所述至少一个凹槽侧壁的表面以及所述至少一个凹槽底壁的表面。
7.如权利要求6所述的金属互连层的制作方法，其特征在于，所述连接层的材质包括金属。
8.如权利要求1所述的金属互连层的制作方法，其特征在于，在刻蚀所述金属层之后，所述方法还包括：利用研磨工艺研磨所述半导体基底上方的金属层，以暴露出所述半导体基底的表面。
9.如权利要求1至8任一所述的金属互连层的制作方法，其特征在于，所述金属层的材质包括铜。
10.如权利要求1所述的金属互连层的制作方法，其特征在于，所述半导体基底包括一绝缘层，所述至少一个凹槽开设于所述绝缘层中。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114496924A (zh) * | 2022-04-01 | 2022-05-13 | 合肥晶合集成电路股份有限公司 | 半导体器件的形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653226B1 (en) * | 2001-01-09 | 2003-11-25 | Novellus Systems, Inc. | Method for electrochemical planarization of metal surfaces |
| CN1472794A (zh) * | 2002-07-11 | 2004-02-04 | ����ʿ�뵼������˾ | 在半导体器件中形成铜引线的方法 |
| CN1543668A (zh) * | 2001-08-17 | 2004-11-03 | Acm研究公司 | 使用平面化方法和电解抛光相结合的方法形成半导体结构 |
-
2020
- 2020-03-03 CN CN202010139900.XA patent/CN111312595A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653226B1 (en) * | 2001-01-09 | 2003-11-25 | Novellus Systems, Inc. | Method for electrochemical planarization of metal surfaces |
| CN1543668A (zh) * | 2001-08-17 | 2004-11-03 | Acm研究公司 | 使用平面化方法和电解抛光相结合的方法形成半导体结构 |
| CN1472794A (zh) * | 2002-07-11 | 2004-02-04 | ����ʿ�뵼������˾ | 在半导体器件中形成铜引线的方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114496924A (zh) * | 2022-04-01 | 2022-05-13 | 合肥晶合集成电路股份有限公司 | 半导体器件的形成方法 |
| CN114496924B (zh) * | 2022-04-01 | 2022-07-01 | 合肥晶合集成电路股份有限公司 | 半导体器件的形成方法 |
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