CN100397613C - 多厚度半导体互连及其制造方法 - Google Patents

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Abstract

导电线(95)厚度上变化以帮助克服RC延迟和噪声耦合。通过变化线厚度，如果必要，可避免导体宽度的变化，以保持导体间的特定最小间距，同时保持预定所希望的导体线的RC参数和噪声特性：通过刻蚀介质层(26，66)变化导体深度。在介质层上不同厚度的随后的导电填充(34，82)导致导电线厚度变化。在特定金属层可获得的不同导电线厚度可另外用于非信号或电源导电线的半导体结构，诸如器件的接触、通孔或电极。所需的用于确定互连厚度怎样变化来满足所想要的设计标准的分析可以是自动的并且提供作为CAD工具。

Description

多厚度半导体互连及其制造方法
技术领域
本发明一般涉及半导体，更具体涉及半导体器件内的互连结构的制造。
背景技术
半导体是按照必须满足的具体设计规则而设计的，以便用目标工艺顺利地制造集成电路。这种设计规则涉及各种性能折衷，包括速度与功率、阻抗与电容量、电迁移与面积等。这些折衷是工艺限制的结果。例如，对于给定的导体，仅可以使用一种厚度的规定金属层。
各种补偿方法用来平衡这些折衷。标准技术涉及电路的构造中首先使用薄金属，以便使电容量的影响最小化。导体具有的截面面积越大耦接到相邻金属的导体具有越多的电容量。此外，邻近导体使用介质材料产生固有的电容。高级的互连工艺的特点在于具有薄介质层。薄电介质导致导体具有更小的电容量但是具有更多的阻抗。其它方法使用各种介质材料，如低K(低介电常数)材料，以减小导体之间的电容耦合。低K电介质的缺点包括机械稳定性、检测能力、与金属化技术的兼容性以及费用。
因此使用具有更大的宽度或垂直厚度的金属，以使阻抗的影响最小化。但是，对于导体来说截面面积越大导致阻抗越小，而且产生更大的电路和一般更高的电容量。
这些性能的结果是在多层半导体内使用分层图形，每个层被具体地设计为具有适合特定电容量/阻抗折衷的不同导体尺寸。为了连接该各种层常常要求复杂的布线图形，以便获得电容量和阻抗的最佳平衡。由于要求更多的工序步骤，因此这些复杂布线图形产生更大的集成电路以及更昂贵的工艺。使用现有的已知工艺的当前设计在性能和尺寸方面受平衡容量/阻抗折衷中的固有折衷限制。
已知的补偿法是设计使用多个金属层。例如，实现了九至十二个数量的多层且将来的工序将具有更多性能。多个层为设计者提供各种阻抗/电容量性能，以便设计者基于希望的电气特性可以选择特定的金属层用于预定的功能。使用更多金属层时固有的几个缺点包括与这种层相关的附加处理成本和附加尺寸。为了连接两个或更多导体需要通孔层且这种通孔层是易于产生缺陷的各种原因。因此，希望最小化通孔层的需要和使用。
发明内容
根据本发明的一个方面，提供了一种半导体器件结构(10)，包括：具有顶表面的半导体衬底(12)；在所述半导体衬底的顶表面上的第一介质层(26)；所述第一介质层具有一上表面，该上表面的一部分被倾斜以形成第一介质层的较薄部分和第一介质层的较厚部分；在第一介质层的较薄部分中的具有第一高度的第一开口(27)，在第一介质层的较厚部分中的具有第二高度的第二开口(29)，第二高度大于第一高度，第一开口(27)的底表面与第二开口(29)的底表面共面；以及在第一介质层(26)上的导电层(34)，填充第一开口(27)和第二开口(29)，以分别形成第一高度和第二高度的载流线。
根据本发明的另一个方面，提供了一种用于形成半导体器件结构的方法，包括：提供具有顶表面的半导体结构(12)；在所述半导体衬底的顶表面上提供第一介质层(26)；形成第一介质层(26)的上表面，第一介质层具有被倾斜以形成第一介质层的较薄部分和第一介质层的较厚部分的一部分；在第一介质层的较薄部分中形成具有第一高度的第一开口(27)；在第一介质层的较厚部分中形成具有第二高度的第二开口(29)，第二高度大于第一高度，第一开口(27)的底表面与第二开口(29)的底表面共面；以及在第一介质层(26)上形成导电层(34)，其填充第一开口(27)和第二开口(29)，以分别形成第一高度和第二高度的载流线。
附图说明
本发明通过例子进行了说明且不受附图限制，其中相同的参考标记表示相似的元件。
图1-8图示了具有多厚度互连层的半导体第一形式的截面形式；
图9图示了用图1-8的方法形成以及具有不同厚度区域的另一互连图形垂直于图1-8的示图的截面形式；
图10-15图示了具有多厚度互连的半导体第二形式的截面形式；
图16图示了用图10-15的方法形成以及具有不同厚度区域的另一互连图形的截面形式；
图17图示了用于提供具有多厚度互连的计算机自动设计(CAD)工具方法的流程图形式；
图1 8图示了具有多厚度的互连的透视形式；以及
图19图示了具有多厚度的其它互连的透视形式。
本领域技术人员应当理解，为了简单和清楚地图示图中的元件，没有必要地按比例绘制。例如，图中的一些元件的尺寸相对于其它元件可以被放大，以有助于提高对本发明的实施例的理解.
具体实施方式
图1图示了具有半导体衬底12的半导体器件结构10的截面。在此应当很好理解该被图示是用于解释性目的而没有必要按比例绘制。在半导体衬底12的顶表面上形成了晶体管控制电极(即，用于CMOS工艺的栅极)16和18。制造到控制电极16和18的电接触。控制电极16和18具有侧壁隔片(未标记)及与晶体管器件相关的其它元件(未示出)。尽管在此图示了到晶体管栅极的互连，但是应当很好理解在此教导的互连结构可以用来电接触任意半导体结构。构图的介质14重叠在半导体衬底12上并围绕控制电极16和18。图形内具有重叠栅电极16形成的导体20和重叠栅电极18形成的导体22。导体20电接触栅电极16，导体22电接触栅电极18。
图2图示了半导体器件结构10的截面，具有重叠在构图的介质14和导体20和22上的刻蚀停止层24。刻蚀停止层24也是介质层。重叠在刻蚀停止层24上的是介质层26。可用于介质层26的各种电介质包括但不限于二氧化硅、正硅酸乙酯(TEOS)、氟化二氧化硅和众多市场上可买到的低K材料。介质层26具有顶部，该顶部与直接在顶部下面的下部相比具有不同的刻蚀性能。根据用于介质层26的介质选择，刻蚀停止层24可以是具有低得多的刻蚀速率的任意材料。依据常规图形技术，构图的光刻胶28重叠部分介质层26。在一种形式中，构图的光刻胶28是聚合物材料。
图3图示了刻蚀发生之后半导体器件结构10的截面。介质层26被部分减薄。在开口的想要位置上用第一蚀刻剂刻蚀介质层26的露出的第一部分或顶部。在一种形式中，用不同于第一蚀刻剂的第二蚀刻剂刻蚀介质层24露出的第二部分或下部。刻蚀工序除去不存在构图光刻胶28的部分介质层26。在介质层26的部分上表面上光刻胶28的边缘产生倾斜的表面或倾斜边缘。该倾斜图示为θ角，且不大于约五十度。介质层26的最终上表面在较薄部分和较厚部分上都保持平坦。最终介质层26具有重叠开口的想要位置的第一区域和第二区域，其中与第二区域相比，第一区域更薄。
图4图示了半导体器件结构10的截面，具有重叠的聚合物材料30，聚合物材料30使图3中产生的构形平坦。聚合物材料30的目的是为进一步处理提供平坦的上表面。聚合物材料30用作平整层且是可去除的层。在一种形式中，可以用基于的酚醛清漆材料实现聚合物材料30。聚合物材料30是较厚的自平整材料。应当注意可以使用除聚合物材料之外的其它材料实现自平整层。
图5图示了半导体器件结构10的截面，具有使用标准光技术构图的构图材料32。在一种形式中，在形成构图材料32之前具有初始厚度的聚合物材料30被部分地刻蚀至减小的厚度。在一种形式中，材料32可以实现为含硅的光刻胶。根据图形构图光刻胶且该图形转移到聚合物材料30。重叠导体20和导体22形成构图材料32中的开口。
图6图示了由除去聚合物材料30和部分介质层26的刻蚀所得的半导体器件结构10的截面。因此，聚合物材料30用作构图的可去除层。构图的材料32决定介质层26中的开口位置，如第一高度的开口27和大于第一高度的第二高度的开口29。开口27具有顶表面和底表面。开口29具有顶表面和底表面。开口27的底表面与开口29的底表面共面。因为构图材料32是含硅材料，因此聚合物材料30和构图材料32之间的刻蚀选择性非常高。对图形介质层26执行进一步刻蚀，且最初停止在刻蚀停止层24的上表面。刻蚀的第三部分除去刻蚀停止层24，以露出导体20和22。然后通过常规剥离技术(或湿法刻蚀或干法刻蚀技术)除去聚合物材料30和构图的材料32。应当理解，如果介质层14和构图介质层26由不同的材料形成，那么刻蚀停止层24可以是非必要的。
图7图示了半导体器件结构10的截面，具有在所有露出的表面上淀积并填充开口27和开口29的导电层34。开口27内的部分导电层34形成第一载流线，开口29内的部分导电层34形成第二载流线。第一载流线和第二载流线以不大于约五十度的角度邻接且用于平行于半导体衬底12的顶表面载送电流。尽管可以用任意导电材料实现导电层34，但是在一种形式中，使用铜作为导电层34。应当注意，导电层34的淀积是保形的(conformal)且此时半导体器件结构10的上表面是非平坦的。但是应当理解，可以以导电层34平坦的方式淀积导电层34。
图8图示了半导体器件结构10的截面，从除介质层26的先前构图区域之外的半导体器件结构10的所有区域除去导电层34。具体地，但不是限制，通过电化学抛光、化学机械抛光(CMP)或刻蚀在包含介质层26的上表面的平面上完成导电层34的除去。在重叠导体20和22的部分导电层34之间的介质层26的上表面存在相对的线性倾斜表面。该倾斜功能便于可靠去除导电层34的不希望部分。与笔直的九十度侧壁相反，倾斜的存在避免在重叠导体20和22的部分导电层34之间存在的导电层34的残余部分的存在。如果存在这种残余材料，可能与半导体器件结构10的其它导电区域不希望地电连接。
图9图示了半导体器件结构10中用于重叠导体20的导电层的另一种互连结构的截面。图9图示的剖面图是垂直于图1-8的截面平面的平面中的截面。为了图示的方便，相同的数字用于标示相同的元件。具体地，导电层34横向地延伸，以包括多高度导电层。因此导电层34填充介质层26(未示出)中先前形成的连续开口。导电层34填充的连续开口具有重叠导体20的第一部分且具有第一高度。连续开口也具有横向地邻近第一部分的第二部分且具有大于第一高度的第二高度。导电层34内的倾斜是介质层26中的倾斜结果。结果，互连结构导致其中相同层(即，内层)中的单个互连在“薄”区域和“更”区域之间过渡。应当注意，邻接刻蚀停止层24的导电层34的表面是平坦的。而且，通过导电层34和导体20形成的互连仅仅在一侧上是平坦的而不是在两侧上都平坦。在图示的方式中，导体20在垂直方向或垂直于衬底12载送电流，而导电层34在水平方向或平行于衬底12载送电流。
图10图示了半导体器件50的截面，图示了在此教导的互连结构的另一种形式。衬底52具有在其上形成的控制电极54和控制电极68。控制电极54和68是包括侧壁隔片(未标记)部分晶体管结构(未图示)。第一介质层58围绕并重叠在包括控制电极54和68的部分晶体管结构上。重叠的刻蚀停止层60被构图且重叠刻蚀停止层60形成第二介质层并被类似地构图。重叠控制电极54淀积导体56，以及重叠控制电极68淀积导体66。在一种方式中，使用相同的导电材料形成导体56和导体66，但是应当理解，可以使用不同的导电材料。重叠第二介质层62、导体56和导体66形成可选的刻蚀停止层70。如果如在此描述未完成刻蚀停止层70，那么应当理解，要求使用不依靠刻蚀停止层70的一些替换的刻蚀技术。重叠刻蚀停止层70形成第三介质层72。重叠第三介质层72的是掩模层或掩模刻蚀停止层78。因此，通过导体66和56提供到每个控制电极54和68的电互连的初始部分。
图11中图示了半导体器件50的截面，其中刻蚀停止层78和第三介质层72的选择性蚀刻产生开口73和开口75。开口73具有顶表面和底表面，开口75具有顶表面和底表面。开口73的顶表面与开口75的顶表面共面。通过刻蚀停止层70停止刻蚀。应当注意，根据第三介质层72和第二介质层62的选择材料，刻蚀停止层70是可选的。如果用不同的材料实现第三介质层72和第二介质层62，那么可以不需要刻蚀停止层70。
图12图示了半导体器件50的截面，其中根据预定图形重叠部分刻蚀停止层78形成构图的光刻胶层74。根据第一掩模通过构图的光刻胶层74形成第一金属图形。通过存在的构图光刻胶层74修改开口73和开口75的形状和尺寸。
图13图示了半导体器件50的截面，其中根据预定的图形执行沟槽刻蚀或金属刻蚀。该刻蚀除去刻蚀停止层70的露出部分和刻蚀停止层78的露出部分。刻蚀停止层78具有定义开口73和开口75将被向下推进的位置的边缘。因此刻蚀停止层70提供用于开口(如开口73和开口75)的自对准特点。当刻蚀完成时，除去构图的光刻胶层74。通过存在的构图光刻胶层74再次修改开口73和开口75的形状和尺寸。
图14图示了半导体器件50的截面，半导体器件50具有重叠沟槽有选择地形成的光刻胶80，沟槽重叠开口73内的接触66。光刻胶80从侧边上的沟槽横向地延伸预定量。光刻胶80用作第二掩模以及用来防止金属沟槽被进一步刻蚀。此外，在重叠接触56的沟槽内的部分第三介质层72被除去的位置进一步刻蚀重叠接触56的开口75。该结果是重叠接触56的第三介质层72内的开口深度现在是深度“B”，而重叠接触66的第三介质层72内的开口深度的深度“A”。值“A”和“B”可以被精确地制造，其中B的期望量稍微大于A。应当注意，与刻蚀结合以形成尺寸“B”，未被光刻胶80重叠的刻蚀停止78的那些部分用来精细保护第三介质层72的那些部分。
图15图示了半导体器件50的截面。从半导体器件50除去光刻胶80和除去刻蚀停止层78。在一种方式中，刻蚀是计时刻蚀。在重叠导体66和56的每个沟槽内淀积导体82。为了完成具有变化深度或厚度的最终互连结构，可以通过几种去除方法除去刻蚀停止层78的上表面的平面上淀积的导体82。具体地，但不限于，可以由电化学抛光、化学机械抛光(CMP)或刻蚀实现去除。为了获得具有不同厚度的互连，在图10-1 5的实施方式中修改沟槽深度。相反，通过修改层间介质的深度在图1-8中获得具有不同厚度的互连。
图16图示了器件结构50的另一实施例的截面。具体地，提供用于重叠半导体器件50中的导体66的导电层的替换互连结构的截面。图16所示的截面是垂直于图10-15的截面平面的平面中的截面。为了图示的方便，相同的数字用于相同的元件。具体地，导体82填充介质层72中的连续开口。导体82横向地延伸，以形成多高度导电层。通过改变结合图11-15描述的图形获得多种高度。如图16所示，导体82填充的连续开口具有不同深度的第一、第二和第三部分。连续开口的第三部分直接在导体66上。连续开口的第一部分直接邻近第三部分，以及第二部分横向地邻近第一部分的一个侧边。第一部分比第二部分更浅，第二部分比第三部分更浅。第一部分具有图示的深度A，第二部分具有图示的深度B，以及第三部分具有图示的深度C。导电层82的第三部分直接在形成通孔结构的导体66上。导体82的上表面是平坦的以及互连结构仅仅具有一个平坦的表面。结果，互连结构导致其中相同层(即，内层)中的一个互连在“薄”区域和“厚”区域之间过渡。应当理解，从制造观点，可以通过构图深度C的第三部分之后构图深度A的第一部分和深度B的第二部分形成导体82的结构，或通过构图深度B的第二部分之后构图深度C的第三部分和深度A的第一部分或通过任意其它形成顺序来形成导体82的结构。
图17图示了用于提供半导体互连的方法90。在一种方式中，可以在软件，如用于实现电路物理布线的设计自动化工具中实现方法90。通过使用一定的标准以计算在沿导体或互连的预定点集成电路中导体或互连应该具有什么厚度来运行工具。在步骤91中，用户定义用于互连的标准。可以使用各种标准和标准的组合或排列。例如，常规电路设计在沿互连的膨胀区的预定点使用两个反相器作为驱动器。在标准中可以包括反相器面积或尺寸以及导体的宽度尺寸。与这种标准相关的是导电速度和用于互连的特定应用的信号边缘过渡。对于某些设计，使用选为互连的材料作为标准参数。此外，连接到互连的负载尺寸和性质(电阻、电抗等)是相关的标准。设计规则、噪音级别以及最大导体延迟是可以用于步骤91的相关标准的其它参数。在步骤92中，执行互连具有的长度、宽度和厚度的阻抗、电容量和电路性能影响的分析。例如，对于标准的具体设置，计算沿互连的预定点处的阻抗和电容量。作为另一例子，在用于预定速度目标的分析中决定最大互连长度。在步骤93中，互连的厚度被改变，以满足步骤91中提供的互连的定义标准。可以结合反复计算使用预定的互连厚度，直到获得预定的可接受阈值。在设计工具中方法90可以是自动化的，以决定电路设计中仅导体或互连的预定组的最佳厚度，或者方法90对于设计中使用的每个互连可以是自动化的。附加标准，如接近噪声或辐射导体，可以成为分析因素。以此方式，可以迅速地进行互连厚度的有效和自动计算。
图18图示了具有不同厚度的各个部分的互连95的透视图。尽管有总共n个部分，图示了分别具有尺寸W1，D1，L1；W2，D2，L2；W3，D3，L3的三个部分。如所见，深度D3的厚度小于D2，D2小于D1。宽度W1，W2和W3所有都可以相同或彼此可以相对改变。与其相关的每个部分具有基于R和C值变化而改变的计算的RC性能。具有较大厚度的部分具有较小的阻抗和更多的电容量。具有较薄厚度的部分具有较大的阻抗和较小的电容量。
图19图示了紧密接近互连97放置的互连96的透视图。在图示的形状中，互连96也具有如由尺寸D1，W1；D2，W2和D3，W3定义的三个相异部分。为了说明，假定互连97是已知的信号照射源且根据两个互连的紧密接近可能不利地影响互连96。因此，互连96被有意设计，以具有比其它部分(如D1和D3)更小厚度D2的预定部分。减小的厚度导致在直接邻近辐射源的部分中电容耦合更小，以及显著地提高互连96的性能。由于厚度D2小于D1和D3，因此互连96好象被切口。应当很好理解从D2到D1的过渡和从D2到D3的过渡也可以被倾斜，以便切口更加小(much less pronounced)。
至此应当理解，已提供了半导体多厚度互连结构和在单个金属层内具有多厚度金属线以减小阻抗和电流密度同时保持线在最小间距(pitch)  (定义为距离等于最小宽度导体的宽度加两个邻近导体之间需要的最小间距)，由此节省面积和增强电迁移性能。应当理解，当实现多厚度互连结构时，不需要保持线为最小间距。沿互连的电阻/电容性能可以设计使电路性能最佳，同时保持相同的间距。应当理解，互连宽度也可以随互连深度而变化，但是不必改变以获得希望的电阻/电容性能。双内层金属厚度的使用使在相同的金属层阻抗和电容量被单独优化，由此进一步优化互连性能。根据特定的应用，为了最佳性能可以有选择地调整导体互连的厚度。通过改变互连厚度可以定制噪声避免布线(noise avoidance routing)。通过增加导体厚度而不是仅仅调整导体宽度可以解决下金属层的电迁移问题。通过使用导体的厚度控制以调整最佳阻抗/电容量性能，对给定间距引线迹线数目没有影响。
尽管根据某些特定的步骤和材料公开了在此教导的方法和结构，但是应当容易明白，可以使用各种替换方式。在此图示的互连结构的大量形状的任意一个可以用一次填充的(单布置，single in-laid)单个金属层或用在两个不同的时间点(双布置，dual in-laid)填充的两个相异的金属层。例如，半导体工序的任意类型可以使用多厚度方法和在此提供的结构。可以使用双厚度结构电接触到任意类型的半导体部件。尽管实施例最初图示了提供两个厚度，但是应当理解可以实现许多厚度。上面参考具体实施例描述了好处、其它优点和问题的解决办法。但是，好处、优点、问题的解决办法以及可能产生任何好处、优点、或产生的解决办法或使之变得更突出的任何元件不应被认为是任意或所有权利要求的关键、需要或必要的部件或元件。如在此使用的术语“包括”(“comprise”，“comprising”)或其任何其它变化意旨覆盖非排他性包含，因此，包括一系列元件的工艺、方法、物品的设备不仅包括列出的那些元件而且还可以包括未清楚地列出或对这种工艺、方法、物品的设备固有的其它元件。

Claims (10)

1.一种半导体器件结构(10)，包括：
具有顶表面的半导体衬底(12)；和
在所述半导体衬底的顶表面上的第一介质层(26)；
所述第一介质层具有一上表面，该上表面的一部分被倾斜以形成第一介质层的较薄部分和第一介质层的较厚部分；
在第一介质层的较薄部分中的具有第一高度的第一开口(27)，在第一介质层的较厚部分中的具有第二高度的第二开口(29)，第二高度大于第一高度，第一开口(27)的底表面与第二开口(29)的底表面共面；以及
在第一介质层(26)上的导电层(34)，填充第一开口(27)和第二开口(29)，以分别形成第一高度和第二高度的载流线。
2.根据权利要求1的半导体器件结构(10)，其中，第一介质层在所述较薄部分和较厚部分之间的界面处被倾斜不大于50度的角度。
3.根据权利要求1的半导体器件结构(10)，进一步包括：在第一高度的载流线之下的第一晶体管(16)和在第二高度的载流线之下的第二晶体管(18)。
4.根据权利要求3的半导体器件结构(10)，进一步包括：在第二介质层(14)中的第一导体(20)，用于在第一晶体管(16)和所述第一高度的载流线之间进行电连接；在第二介质层(14)中的第二导体(22)，用于在第二晶体管(18)和第二高度的载流线之间进行电连接。
5.根据权利要求1的半导体器件结构，其中：
所述导电层具有不共面的上表面。
6.一种用于形成半导体器件结构的方法，包括：
提供具有顶表面的半导体结构(12)；
在所述半导体衬底的顶表面上提供第一介质层(26)；
形成第一介质层(26)的上表面，其具有被倾斜以形成第一介质层的较薄部分和第一介质层的较厚部分的一部分；
在第一介质层的较薄部分中形成具有第一高度的第一开口(27)；
在第一介质层的较厚部分中形成具有第二高度的第二开口(29)，第二高度大于第一高度，第一开口(27)的底表面与第二开口(29)的底表面共面；以及
在第一介质层(26)上形成导电层(34)，其填充第一开口(27)和第二开口(29)，以分别形成第一高度和第二高度的载流线。
7.根据权利要求6的方法，进一步包括：
在所述较薄部分和较厚部分之间的界面处使第一介质层倾斜不大于50度的角度。
8.根据权利要求6的方法，还包括：
在第一高度的载流线之下形成第一晶体管(16)，和在第二高度的载流线之下形成第二晶体管(18)。
9.根据权利要求6的方法，进一步包括：
在第二介质层(14)中形成第一导体(20)，用于在第一晶体管(16)和所述第一高度的载流线之间进行电连接；和
在第二介质层(14)中形成第二导体(22)，用于在第二晶体管(18)和第二高度的载流线之间进行电连接。
10.如权利要求6的方法，其中形成导电层(34)的步骤进一步包括：
在所述导电层上形成非平坦的上表面。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558493B1 (ko) * 2003-12-03 2006-03-07 삼성전자주식회사 반도체 기억소자의 배선 형성방법
US7784010B1 (en) * 2004-06-01 2010-08-24 Pulsic Limited Automatic routing system with variable width interconnect
DE102006025405B4 (de) 2006-05-31 2018-03-29 Globalfoundries Inc. Verfahren zur Herstellung einer Metallisierungsschicht eines Halbleiterbauelements mit unterschiedlich dicken Metallleitungen
CN100452063C (zh) * 2006-06-07 2009-01-14 清华大学 硅集成电路衬底多频率点下综合耦合参数的快速提取方法
US7566651B2 (en) 2007-03-28 2009-07-28 International Business Machines Corporation Low contact resistance metal contact
US8026170B2 (en) * 2007-09-26 2011-09-27 Sandisk Technologies Inc. Method of forming a single-layer metal conductors with multiple thicknesses
US8304863B2 (en) * 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias
US20120299187A1 (en) * 2011-05-27 2012-11-29 Broadcom Corporation Aluminum Bond Pad With Trench Thinning for Fine Pitch Ultra-Thick Aluminum Products
US8906801B2 (en) * 2012-03-12 2014-12-09 GlobalFoundries, Inc. Processes for forming integrated circuits and integrated circuits formed thereby
US8813012B2 (en) 2012-07-16 2014-08-19 Synopsys, Inc. Self-aligned via interconnect using relaxed patterning exposure
KR102385454B1 (ko) * 2015-09-24 2022-04-08 엘지디스플레이 주식회사 휘도가 개선된 표시장치
CN107481918B (zh) * 2016-06-08 2020-04-07 中芯国际集成电路制造(上海)有限公司 芯片的制备方法及刻蚀方法
US10651201B2 (en) 2017-04-05 2020-05-12 Samsung Electronics Co., Ltd. Integrated circuit including interconnection and method of fabricating the same, the interconnection including a pattern shaped and/or a via disposed for mitigating electromigration
KR102442096B1 (ko) * 2017-11-22 2022-09-07 삼성전자주식회사 반도체 장치
EP3671821A1 (en) * 2018-12-19 2020-06-24 IMEC vzw Interconnection system of an integrated circuit
US20210043500A1 (en) * 2019-08-07 2021-02-11 Intel Corporation Multi-height interconnect trenches for resistance and capacitance optimization
US11195792B2 (en) 2020-01-10 2021-12-07 International Business Machines Corporation Top via stack

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100177A (en) * 1996-06-03 2000-08-08 Nec Corporation Grooved wiring structure in semiconductor device and method for forming the same
US20020022370A1 (en) * 2000-04-06 2002-02-21 Lizhong Sun Abrasive-free metal CMP in passivation domain

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258328A (en) 1992-03-16 1993-11-02 Kabushiki Kaisha Toshiba Method of forming multilayered wiring structure of semiconductor device
JPH0685071A (ja) * 1992-08-31 1994-03-25 Fujitsu Ltd 半導体装置の製造方法
US5286675A (en) * 1993-04-14 1994-02-15 Industrial Technology Research Institute Blanket tungsten etchback process using disposable spin-on-glass
US5539255A (en) 1995-09-07 1996-07-23 International Business Machines Corporation Semiconductor structure having self-aligned interconnection metallization formed from a single layer of metal
JP3869089B2 (ja) * 1996-11-14 2007-01-17 株式会社日立製作所 半導体集積回路装置の製造方法
JP2923912B2 (ja) * 1996-12-25 1999-07-26 日本電気株式会社 半導体装置
US6107189A (en) * 1997-03-05 2000-08-22 Micron Technology, Inc. Method of making a local interconnect using spacer-masked contact etch
US6577011B1 (en) * 1997-07-10 2003-06-10 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
US6097092A (en) * 1998-04-22 2000-08-01 International Business Machines Corporation Freestanding multilayer IC wiring structure
US6258727B1 (en) * 1998-07-31 2001-07-10 International Business Machines Corporation Method of forming metal lands at the M0 level with a non selective chemistry
JP3631380B2 (ja) * 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
US6225207B1 (en) * 1998-10-01 2001-05-01 Applied Materials, Inc. Techniques for triple and quadruple damascene fabrication
KR20000027538A (ko) * 1998-10-28 2000-05-15 김영환 반도체 소자의 금속 배선 형성 방법
FR2786609B1 (fr) 1998-11-26 2003-10-17 St Microelectronics Sa Circuit integre a capacite interlignes reduite et procede de fabrication associe
US6261873B1 (en) * 1999-04-29 2001-07-17 International Business Machines Corporation Pedestal fuse
JP2001068474A (ja) * 1999-08-24 2001-03-16 Nec Ic Microcomput Syst Ltd 半導体装置の製造方法
US6361402B1 (en) 1999-10-26 2002-03-26 International Business Machines Corporation Method for planarizing photoresist
US20020072217A1 (en) * 2000-12-13 2002-06-13 Macronix International Co., Ltd. Method for improving contact reliability in semiconductor devices
US6638871B2 (en) * 2002-01-10 2003-10-28 United Microlectronics Corp. Method for forming openings in low dielectric constant material layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100177A (en) * 1996-06-03 2000-08-08 Nec Corporation Grooved wiring structure in semiconductor device and method for forming the same
US20020022370A1 (en) * 2000-04-06 2002-02-21 Lizhong Sun Abrasive-free metal CMP in passivation domain

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Publication number Publication date
KR101045473B1 (ko) 2011-06-30
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