JP2005525000A - 複数膜厚を有する半導体相互接続及びその形成方法 - Google Patents

Abstract

導電配線（９５）は膜厚が変わることにより、ＲＣ遅延及び雑音結合に関連する問題を解決するのに寄与する。相互接続の膜厚を変えることにより、導電体幅の変更を必要に応じて回避して導電体間の特定の最小ピッチを維持するとともに、導電配線の所定の所望ＲＣパラメータ及び雑音特性を維持する。導電体深さを変える操作は、誘電体層（２６，６６）をエッチングして異なる膜厚とすることにより行われる。次の工程で導電体（３４，８２）を誘電体層を覆うように設け、異なる膜厚の誘電体層に充填することにより、膜厚の異なる導電配線が形成される。特定の金属層で利用可能な異なる導電相互接続の膜厚は、信号導電配線または電源導電配線以外の、素子のコンタクト、ビア、または電極のような半導体構造にも使用することができる。所望の設計基準を満たすために相互接続の膜厚をどのように変えるかについての判断に必要な膜厚分析法は自動化することができ、ＣＡＤツールとして提供することができる。

Description

本発明は概して半導体に関し、特に半導体装置内の相互接続（インターコネクト）構造の製造に関する。

半導体は特定の設計ルールに従って設計され、これらの設計ルールは、集積回路を所望のプロセスに従って上首尾に製造するために満たす必要のあるルールである。このような設計ルールは、速度対電力、抵抗対容量、エレクトロマイグレーション対面積、及びその他を含む性能トレードオフを含む。これらのトレードオフはプロセスの制約からもたらされる結果である。例えば、所与の導電体に対しては、一つの膜厚のみを有する特定の金属層を使用する。

種々の補償法を使用してこれらのトレードオフを均衡させる。標準技術においては、まず薄膜金属を回路の形成に使用して容量の影響を最小限に抑える。導電体の断面積が大きくなると、隣接金属との導電体の容量結合が大きくなる。また、導電体に隣接する誘電体材料を使用することにより固有キャパシタが生成される。先端相互接続プロセスは、薄膜誘電体層を有することに特徴がある。薄膜誘電体によって導電体の容量は小さくなるが抵抗が大きくなる。他の相互接続プロセスは、低Ｋ（低誘電率）材料のような種々の誘電体材料を使用して導電体の間の容量結合を小さくしている。低Ｋ誘電体の不都合な点は、機械的安定性に欠け、欠陥が多く、相互接続技術への適合性に劣り、高価であることである。

従って、広い幅及び垂直方向に厚い寸法を有する金属を使用して抵抗の影響を最小化する。しかしながら、導電体の断面積を大きくすると抵抗が小さくなるが、回路規模が大きくなり、通常、容量が大きくなる。

このような特性となってしまうのは、階層方式を多層構造の半導体内で使用することによるものであり、この場合、多層構造の半導体では、各層は、特に異なる導電体寸法を有するように設計され、これらの寸法は、特定の容量／抵抗トレードオフが得られるように調整される。多くの場合、これらの種々の層を接続して容量と抵抗とのバランスを最適化させるために複雑なルーティング（配線）方式が必要となる。これらの複雑なルーティング方式を実施することにより、集積回路が大きくなり、また、多くの処理工程が必要となる結果、プロセスコストが高くなる。既存の公知のプロセスを使用する現設計は、容量／抵抗トレードオフに固有のトレードオフをバランスさせることにより、性能及びサイズに関して制約を受けてしまう。

既知の補償方法は、設計に複数の金属層を使用することである。例えば、９〜１２の複数層が用いられているが、将来のプロセスはより多くの層を使用することができるようになるであろう。複数層によって設計者は種々の容量／抵抗特性を使用できるようになるので、設計者は所定の機能に関して特定の金属層を、所望の電気特性に基づいて選択することができる。より多くの金属層を使用することによって生じる幾つかの不都合な点は、このような層に関連して付加的な処理コストが生じるとともに、サイズが大きくなることである。２つ以上の導電体を接続するためにビア層が必要となり、このようなビア層は種々の理由により欠陥となり易い。従って、ビア層の必要性及び使用を最小限にすることが望ましい。

本発明は、例によって図示されるが、添付の図面によって制限されるものではない。図面では、同様の参照符号は同様の構成要素を指す。
この技術分野の当業者であれば、図に示す構成要素が簡潔性及び明瞭性のための例示であり、必ずしも寸法通りには描かれていないことが分かるであろう。例えば、本発明の実施形態の理解を深めるのに役立つように、図面におけるこれらの構成要素の幾つかの寸法は他の構成要素に比較して誇張して描かれている。

図１に示すのは、半導体基板１２を有する半導体装置構造１０の断面である。本明細書においては、これらの図を説明目的のために示すのであり、必ずしも寸法通りには描かれていないことを良く理解されたい。半導体基板１２の上面にはトランジスタ制御電極（すなわち、ＣＭＯＳプロセスのゲート）１６，１８が形成される。制御電極１６，１８への電気コンタクトが後で形成されるであろう。制御電極１６，１８はサイドウォールスペーサ（番号を付さず）、及びトランジスタ素子に接続される他の要素（図示せず）を有する。トランジスタゲートへの相互接続を本明細書に示すが、本明細書が示唆する相互接続構造を利用して任意の半導体構造との電気コンタクトを形成することができることを良く理解されたい。半導体基板１２を覆い、かつ制御電極１６，１８を取り囲むのはパターニングされた誘電体１４である。この誘電体パターン内には、ゲート電極１６を覆う導電体２０及びゲート電極１８を覆う導電体２２が形成される。導電体２０によってゲート電極１６との電気的コンタクトが可能になり、導電体２２によってゲート電極１８との電気的コンタクトが可能になる。

図２に示すのは半導体装置構造１０の断面であり、この半導体構造はパターニングされた誘電体１４及び導電体２０，２２を覆うエッチング停止層２４を有する。エッチング停止層２４も誘電体層である。エッチング停止層２４を覆うのは誘電体層２６である。種々の誘電体を誘電体層２６に使用することができ、これらの誘電体には、二酸化シリコン、ＴＥＯＳ、フッ素処理した二酸化シリコン、及び多くの市販の低Ｋ材料が含まれるが、これらには限定されない。誘電体層２６は上部を有し、この上部は上部より下にある下部とは異なるエッチング特性を有する。誘電体層２６として選択される誘電体によるが、エッチング停止層２４は、非常に小さいエッチング速度を有する材料であればどのような材料でもよい。パターニングされたフォトレジスト２８は、従来のパターン形成技術に従って誘電体層２６の一部を覆うように設けられる。一形態においては、パターニングされたフォトレジスト２８は高分子材料である。

図３に示すのはエッチングが行なわれた後の半導体装置構造１０の断面である。誘電体層２６は部分的に薄く加工されている。誘電体層２６の露出した第１部分すなわち露出した上部は、開口の所望位置に渡って第１エッチャントによってエッチングされる。一形態において、誘電体層２４の露出した第２部分すなわち露出した下部は第１エッチャントとは異なる第２エッチャントによってエッチングされる。エッチングプロセスを用いて、パターニングされたフォトレジスト２８が無い誘電体層２６部分を除去する。フォトレジスト２８のエッジによって、誘電体層２６の上面の一部の上には傾斜面すなわち傾斜エッジが形成される。この傾斜は角度θで示され、約５０度以下である。結果として得られる誘電体層２６の上面は、薄膜部分及び厚膜部分の双方の上で平坦性を維持する。結果として得られる誘電体層２６は、開口の所定位置を覆う第１領域と、第２領域とを有し、第１領域は第２領域よりも薄い。

図４に示すのは、図３において生成される形状を平坦化する高分子材料３０を上層に有する半導体装置構造１０の断面である。高分子材料３０の目的は、後続の処理のために平坦な上面を実現することである。高分子材料３０は平坦化層として機能するとともに除去可能な層である。一形態では、高分子材料３０にはノボラック（Ｎｏｖｏｌａｋ）ベースの材料を用いる。高分子材料３０は比較的厚く、それ自体が平坦になる（自己平坦化）材
料である。ここで、高分子材料３０以外の他の材料を使用して、自己平坦化層とすることができることに留意されたい。

図５に示すのはパターニングされた材料３２を有する半導体装置構造１０の断面であり、この材料３２は標準のフォト技術を使用してパターニングされる。一形態では、高分子材料３０は初期膜厚を有し、この高分子材料は、パターニングされた材料３２を形成する前に部分的にエッチングされて厚さを薄くされる。一形態では、材料３２にはシリコン含有フォトレジストを用いる。フォトレジストはパターンに従ってパターニングされ、このパターンが高分子材料３０に転写される。パターニングされた材料３２の開口は、導電体２０及び導電体２２の上方に形成される。

図６に示すのは、高分子材料３０と、さらに誘電体層２６の一部とを除去するエッチングを行った後の半導体装置構造１０の断面である。従って、高分子材料３０はパターニングされた除去可能な層として機能する。パターニングされた材料３２により、第１の高さを有する開口２７及び第１の高さよりも高い第２の高さを有する開口２９のような開口の位置が誘電体層２６において決定される。開口２７は上面及び下面を有する。開口２９は上面及び下面を有する。開口２７の下面は開口２９の下面と同一平面に在る。パターニングされた材料３２はシリコンを含むので、高分子材料３０とパターニングされた材料３２との間におけるエッチング選択性は非常に高い。誘電体層２６をパターニングするためにさらなるエッチングが行なわれ、最初はエッチング停止層２４の上面で停止する。３回目のエッチングでエッチング停止層２４を除去して導電体２０，２２を露出させる。次に、高分子材料３０及びパターニングされた材料３２は、従来の剥離技術（ウェットエッチングまたはドライエッチング技術のいずれか）によって除去される。ここで、誘電体層１４及びパターニングされた誘電体層２６が異なる材料から形成されるとすると、エッチング停止層２４は不要となることが分かるであろう。

図７に示すのは、露光表面全体に成膜され、かつ開口２７及び開口２９を充填する導電層３４を有する半導体装置構造１０の断面である。開口２７内の導電層部分３４は第１の電流搬送ラインを形成し、開口２９内の導電層部分３４は第２の電流搬送ラインを形成する。第１の電流搬送ライン及び第２の電流搬送ラインは約５０度以下の角度で隣接し、電流を半導体基板１２の上面に平行に流す。導電層３４にはいずれの導電材料も用いることができるが、一形態では、導電層３４として銅を使用する。ここで、導電層３４の成膜は下地の形状に従うように行なわれ、この時点では半導体装置構造１０の上面が平坦でなくなることに注目されたい。しかしながら、導電層３４が平坦になるように導電層３４を成膜することができることを理解されたい。

図８に示すのは半導体装置構造１０の断面であり、前にパターニングされた誘電体層２６の領域を除く半導体装置構造１０の全領域から導電層３４が除去された状態を示している。特に、限定されないが、誘電体層２６の上面を含む平面の上方の導電層３４の除去は、電気化学的研磨、化学機械的研磨（ＣＭＰ）またはエッチングにより行なわれる。比較的直線的な傾斜面は導電体２０及び２２を覆う導電層３４部分の間の誘電体層２６の上面に位置する。この傾斜は、導電層３４の不所望の部分を確実に除去する操作が容易になるように作用する。傾斜が在ることにより、真っ直ぐな９０度の角度のサイドウォールが在る場合とは反対に、導電体２０，２２を覆う導電層３４のこれらの部分の間に位置する導電層３４が残渣として残ることを防止することができる。このような残渣材料が残ると、不所望の形で半導体装置構造１０の他の導電領域と電気的に接続されてしまう可能性がある。

図９に示すのは、半導体装置構造１０の導電体２０を覆う導電層の別の相互接続構造の断面である。図９に示す断面は、図１〜８に示す断面の平面に直交する平面における断面
である。図示の都合上、同じ番号が同じ要素に対して使用される。特に、導電層３４は横方向に延びて複数の高さの導電層を含む。従って導電層３４は、前に形成されている誘電体層２６（図示せず）の連続開口を充填する。導電層３４が充填されている連続開口は導電体２０を覆う第１部分及び第１の高さを有する。連続開口はまた、第１部分に横方向で隣接する第２部分、及び第１の高さよりも高い第２の高さを有する。導電層３４内の傾斜は、誘電体２６が傾斜する結果として生じる。この結果、同じ層の（すなわち層内の）単一相互接続が「薄膜」領域と「厚膜」領域との間で遷移する相互接続構造が得られる。ここで、エッチング停止層２４に接する導電層３４の表面は平坦であることに注目されたい。さらに、導電層３４及び導電体２０が形成する相互接続は、両側が平坦であるのではなく片側のみが平坦である。図示の形態では、導電体２０は電流を縦方向すなわち基板１２に直交する方向に流し、導電層３４は電流を水平方向または基板１２に平行な方向に流す。

図１０に示すのは半導体装置５０の断面であり、本明細書が示唆する相互接続構造の別の形態を示している。基板５２の上には制御電極５４及び制御電極６８が形成される。制御電極５４，６８は、サイドウォールスペーサ（番号を付さず）を含むトランジスタ構造（図示せず）の一部である。第１誘電体層５８は、制御電極５４，６８を含むトランジスタ構造の一部を取り囲み、かつ覆う。上層に位置して覆う形のエッチング停止層６０はパターニングされ、第２誘電体層６２はエッチング停止層６０を覆って形成され、同様にパターニングされる。導電体５６は制御電極５４の上に成膜され、導電体６６は制御電極６８の上に成膜される。一形態では、導電体５６及び導電体６６は同じ導電材料を使用して形成されるが、この場合、異なる導電材料を使用することができることは理解できるであろう。任意選択のエッチング停止層７０は、第２誘電体層６２、導電体５６及び導電体６６を覆って形成される。エッチング停止層７０が本明細書の記載とは異なり、用いられない場合、エッチング停止層７０に依存しなくて済む幾つかの代替のエッチング技術が必要となることが分かるであろう。第３誘電体層７２がエッチング停止層７０を覆って形成される。第３誘電体層７２を覆うのはマスク層またはマスクエッチング停止層７８である。従って、制御電極５４，６８の各々との接続を行なうための電気的相互接続の起点部分が導電体６６，５６により提供される。

図１１に示すのは半導体装置５０の断面であり、この断面には、エッチング停止層７８と第３誘電体層７２との選択エッチングによって開口７３及び開口７５が形成される様子が示される。開口７３は上面及び下面を有し、開口７５は上面及び下面を有する。開口７３の上面は開口７５の上面と同じ平面に位置する。エッチングはエッチング停止層７０によって停止する。ここで、第３誘電体層７２及び第２誘電体層６２の材料に何を選択するかによってエッチング停止層７０を設けるか、設けないかの選択が行われることに留意されたい。第３誘電体層７２及び第２誘電体層６２が異なる材料を使用して設けられる場合、エッチング停止層７２は必要ではなくなる。

図１２に示すのは半導体装置５０の断面であり、この断面には、パターニングされたフォトレジスト層７４が所定パターンに従ってエッチング停止層７８の該当する部分を覆って形成される様子が示される。第１金属パターンは、第１マスクに従ってパターニングされたフォトレジスト層７４によって形成される。開口７３及び開口７５の形状及びサイズはパターニングされたフォトレジスト層７４によって変更される。

図１３に示すのは半導体装置５０の断面であり、この断面には、トレンチエッチングまたは金属エッチングが所定パターンに従って行われる様子が示される。このエッチングによりエッチング停止層７０の露出部分及びエッチング停止層７８の露出部分が除去される。エッチング停止層７８は、開口７３及び開口７５が押し下げられる位置を決定するエッジを有する。従ってエッチング停止層７０は、開口７３及び開口７５のような開口に自己
整合機能を持たせることができる。エッチングが完了すると、パターニングされたフォトレジスト層７４が除去される。開口７３及び開口７５の形状及びサイズは再度、パターニングされたフォトレジスト層７４によって変更される。

図１４に示すのは半導体装置５０の断面であり、この半導体装置は、開口７３内のコンタクト６６の上に位置するトレンチを覆って選択的に形成されるフォトレジスト８０を有する。フォトレジスト８０は両側のトレンチから横方向に所定距離だけ延びる。フォトレジスト８０は第２マスクとして作用し、フォトレジストを使用して金属トレンチが更にエッチングされることを防止する。また、コンタクト５６の上の開口７５は、コンタクト５６の上のトレンチ内の第３誘電体層７２の一部が除去されるまで更にエッチングされる。この結果、コンタクト５６を覆う第３誘電体層７２内の開口の深さは「Ｂ」の深さとなり、同時に、コンタクト６６を覆う第３誘電体層７２内の開口の深さは「Ａ」の深さとなる。これらの値「Ａ」及び「Ｂ」は正確に実現することができ、この場合、ＢはＡよりも或る所望の値だけ大きい。ここで、寸法「Ｂ」を得るためのエッチングに関連して、フォトレジスト層８０によって覆われないエッチング停止層７８の該当する部分は、第３誘電体層７２の該当する部分を良好に保護するために使用される。

図１５に示すのは半導体装置５０の断面である。フォトレジスト８０が半導体装置５０から除去され、エッチング停止層７８が除去される。一形態では、エッチングは時間指定のエッチングである。導電体８２は導電体６６，５６の上の各トレンチ内に成膜される。異なる深さまたは厚さを有する結果として得られる相互接続構造を完成させるために、エッチング停止層７８の上面の平面の上方に成膜する導電体８２を幾つかの除去方法の内の一つの除去方法によって除去する。限定されないが、特に電気化学的研磨、化学機械的研磨（ＣＭＰ）またはエッチングによる除去を行なうことができる。異なる厚さの相互接続を得るためには、トレンチ深さを図１０〜１５の実施形態において変更する。これとは異なり、異なる厚さの相互接続は図１〜８においては、層間誘電体の深さを変えることにより得られる。

図１６に示すのは半導体装置５０の別の実施形態の断面である。特に、半導体装置５０の導電体６６の上の導電層の別の相互接続構造の断面が示される。図１６に示す断面は、図１０〜１５に示す断面の平面に直交する平面に在る断面である。図示の都合上、同じ番号を同じ素子に使用する。特に、導電体８２は誘電体層７２の連続開口を充填する。導電体８２は横方向に延びて複数の高さの導電層を形成する。複数の高さは、図１１〜１５に関連して記載したパターニングを変えることによって実現することができる。図１６に示すように、導電体８２が充填される連続開口は、異なる深さの第１部分、第２部分及び第３部分を有する。連続開口の第３部分は、導電体６６の直上に在る。連続開口の第１部分は、第３部分の直ぐ隣に在り、第２部分は第１部分の一方の側に横方向に隣接する。第１部分は第２部分よりも浅く、第２部分は第３部分よりも浅い。第１部分は図示の深さＡを有し、第２部分は図示の深さＢを有し、第３部分は図示の深さＣを有する。導電体６６の直ぐ上の導電層８２の第３部分はビア構造を形成する。導電体８２の上面は平坦であり、相互接続構造は平坦な表面を一つだけ有する。その結果、相互接続構造は、同じ層の（すなわち層内の）単一相互接続が「薄膜」領域と「厚膜」領域との間で遷移する構成となる。ここで、製造という観点からすると、導電体８２の構造は、深さＣの第３部分をパターニングし、次に深さＡの第１部分及び深さＢの第２部分をパターニングする、または深さＢの第２部分をまずパターニングし、次に深さＣの第３部分及び深さＡの第１部分をパターニングする、或いは他のいずれかの形成順序により形成することができることを理解されたい。

図１７に示すのは半導体の相互接続を形成する方法９０である。一形態では、方法９０は、回路の物理的レイアウトを実施するために設計自動化ツールとしてソフトウェアで実
行される。ツールは、或る基準を使用することにより、導電体または相互接続に沿った所定ポイントにおいて、導電体または相互接続が集積回路内で有するべきある厚さを計算するように動作する。ステップ９１では、ユーザは相互接続の基準を定義する。種々の基準及び基準の組合せ、または基準ランクを使用する。例えば、従来の回路設計は、２つのインバータをドライバとして相互接続の延びる方向に沿った所定ポイントで使用する。インバータの面積またはサイズだけでなく、導電体サイズの幅も基準に含めることができる。このような基準に関連するのは、相互接続の特定のアプリケーションに関する伝導速度及び信号エッジ遷移である。幾つかの設計では、相互接続部として選択する材料を基準パラメータとして使用する。また、相互接続に接続される負荷のサイズ及び性質（抵抗性、リアクタンス性など）が関連する基準である。設計ルール、雑音レベル、及び最大導電体遅延が、ステップ９１における関連基準となり得る他のパラメータである。ステップ９２では、相互接続の長さ、幅、及び厚さが抵抗、容量及び回路性能に及ぼす影響について分析を行なう。例えば、特定の一連の基準では、相互接続に沿った所定ポイントの抵抗及び容量を計算する。別の例として、最大相互接続長が、所定の速度目標に関する分析において決定される。ステップ９３では、相互接続の膜厚を変えてステップ９１で設定された相互接続に関する定義基準を満たすようにする。所定の許容しきい値が得られるまで、所定の相互接続の膜厚を反復計算に関連して使用することができる。方法９０は設計ツールの中で自動化することができ、これにより回路設計の所定グループの導電体または相互接続のみの最適膜厚を求めることができる、または方法９０は設計に使用する全ての相互接続に関して自動化することができる。雑音の多い、または放射性の導電体に対してどの距離まで近接させることができるか、のような更に別の基準を分析の要素に組み入れることができる。このように、相互接続の膜厚の効率的な自動計算を迅速に行なうことができる。

図１８に示すのは、異なる膜厚の種々の部分を有する相互接続９５の斜視図である。全部でｎ個のセクションがあるが、それぞれ寸法Ｗ１，Ｄ１，Ｌ１；Ｗ２，Ｄ２，Ｌ２；及びＷ３，Ｄ３，Ｌ３を有する３つのセクションを示している。図から分かるように、深さＤ３に対応する厚さはＤ２よりも小さく、このＤ２はＤ１よりも小さい。幅Ｗ１，Ｗ２及びＷ３は全て同じである、または互いに異なる。各セクションは、計算ＲＣ特性をそれに関連付けることができ、このＲＣ特性はＲ値及びＣ値の変化に従って変化する。セクションの厚さが厚くなると、そのセクションの抵抗は小さくなって、容量が大きくなる。セクションの厚さが薄くなると、そのセクションの抵抗は大きくなって、容量が小さくなる。

図１９に示すのは、相互接続部９７に非常に近接して位置する相互接続部９６の斜視図である。図示の形態では、相互接続部９６もまた、寸法Ｄ１，Ｗ１；Ｄ２，Ｗ２及びＤ３，Ｗ３により定義される３つの明確なセクションを有する。例示のために、相互接続部９７は既知の信号放出源であり、２つの相互接続が非常に近接することから相互接続部９６に有害な影響を及ぼすと仮定する。従って、相互接続部９６は内側の設計が、Ｄ１及びＤ３のような他のセクションよりも薄い膜厚Ｄ２の所定のセクションを有するように行われる。膜厚を薄くすることにより、放出源の直ぐそばに隣接するセクションの容量結合が小さくなり、相互接続部９６の性能が大きく改善される。膜厚Ｄ２はＤ１及びＤ３よりも小さいので、相互接続部９６は切欠き状になる。ここで、Ｄ２からＤ１、及びＤ２からＤ３への遷移部分にも傾斜を付けて切欠きがさほど目立たないようにすることができることを良く理解されたい。

以上、相互接続が最小のピッチ（２つの隣接導電体の間の必要な最小間隔に最小幅導電体の幅を加算した値に等しい距離として定義される）を有するように維持しながら抵抗及び電流密度を低減することによって、面積を節約し、かつエレクトロマイグレーション耐性を改善するように、単一金属層内に複数の膜厚を有する金属配線を有する半導体の複数膜厚相互接続構造及び方法を提供してきたことを理解されたい。配線が最小のピッチになるように配線を維持する操作は（利点をもたらすが）、複数膜厚の相互接続構造を実施す
る場合には必要では無いことを理解されたい。相互接続に沿った抵抗／容量特性は、同じピッチを維持しながら最適回路性能を達成するように設計することができる。相互接続幅も相互接続深さと一緒に変えることができるが、所望の抵抗／容量特性を得るために相互接続幅を変える必要は無いことを理解されたい。同一層内で２つの金属膜厚を使用することにより、抵抗及び容量を同じ金属層で相互に独立して最適化することができるので、相互接続性能を更に最適化することができる。導電体相互接続の膜厚は、最適性能が実現されるように特定の用途に従って選択的に調整することができる。雑音を回避するルーティング（配線）方法は、相互接続の膜厚を変えることにより顧客の要求に合わせたものとすることができる。エレクトロマイグレーションの問題は低い位置の金属層を使用して対処することができ、この際、導電体の幅を単に調整するのではなく、導電体の膜厚を大きくする。導電体の膜厚を制御して最適な抵抗／容量特性が得られるように調整することにより、影響が所定ピッチの多くの配線に及ばないようにする。

本明細書が示唆する方法及び構造を或る特定の工程及び材料に関して開示してきたが、種々の代替物を使用することができることは容易に理解できるであろう。本明細書において例示した多くの形態の相互接続構造のいずれをも、一度に充填される単一金属層（ｓｉｎｇｌｅ ｉｎ−ｌａｉｄ）、または２つの異なる時点で充填される２つの相異なる金属層（ｄｕａｌ ｉｎ−ｌａｉｄ）を用いる形で使用することができる。例えば、どのタイプの半導体プロセスも本明細書が示唆する複数膜厚を用いる方法及び構造を利用することができる。電気コンタクトはデュアル膜厚構造を使用してどのタイプの半導体構成要素に対しても行なうことができる。主として２つの膜厚を有する実施形態を例示として説明したが、どのような数の膜厚も使用することができることを理解されたい。効果、他の利点、及び問題解決法が特定の実施形態に関連する形で上に記載されてきた。しかしながら、効果、利点、問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にさせるすべての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴、或いは要素であると考えられるべきではない。この明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ（含む」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他のすべてのこれらの変形は包括的な意味を指すものであり、例えば一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含む、ということではなく、明らかには挙げられていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素を含むことができる。

複数の膜厚を有する相互接続層を備えた半導体の第１の形態の断面図。 複数の膜厚を有する相互接続層を備えた半導体の第１の形態の断面図。 複数の膜厚を有する相互接続層を備えた半導体の第１の形態の断面図。 複数の膜厚を有する相互接続層を備えた半導体の第１の形態の断面図。 複数の膜厚を有する相互接続層を備えた半導体の第１の形態の断面図。 複数の膜厚を有する相互接続層を備えた半導体の第１の形態の断面図。 複数の膜厚を有する相互接続層を備えた半導体の第１の形態の断面図。 複数の膜厚を有する相互接続層を備えた半導体の第１の形態の断面図。 図１〜８に示す方法により形成され、異なる厚さの領域を有する別の相互接続パターンを、図１〜８の図に対して直交するように示した断面図。 複数の膜厚を有する相互接続を備える半導体の第２の形態の断面図。 複数の膜厚を有する相互接続を備える半導体の第２の形態の断面図。 複数の膜厚を有する相互接続を備える半導体の第２の形態の断面図。 複数の膜厚を有する相互接続を備える半導体の第２の形態の断面図。 複数の膜厚を有する相互接続を備える半導体の第２の形態の断面図。 複数の膜厚を有する相互接続を備える半導体の第２の形態の断面図。 図１０〜１５に示す方法により形成され、異なる膜厚の領域を有する別の相互接続パターンの断面図。 複数の膜厚を有する相互接続を形成するコンピュータ援用自動化設計（ＣＡＤ）ツールによる方法をフローチャート。 複数の膜厚を有する相互接続の斜視図。 複数の膜厚を有する別の相互接続の斜視図。

Claims (10)

1. 上面を有する半導体基板と、
   前記半導体基板の上面を覆う第１誘電体層と、
   前記第１誘電体層内に在って、第１の高さを有する第１部分及び前記第１の高さよりも高い第２の高さを有する第２部分を備える連続開口と、
   前記第１部分及び前記第２部分を充填して、第１の電流搬送ラインを前記第１部分に形成し、第２の電流搬送ラインを前記第２部分に形成する導電体材料とを備え、前記第１の電流搬送ライン及び前記第２の電流搬送ラインは隣接して、電流を前記半導体基板の前記上面に平行に搬送する、半導体装置構造。
2. 前記第１の電流搬送ライン及び前記第２の電流搬送ラインは、傾斜エッジで隣接する請求項１記載の半導体装置構造。
3. 前記第１の電流搬送ライン及び前記第２の電流搬送ラインは、約５０度以下の角度で隣接する請求項１記載の半導体装置構造。
4. 前記第１部分は上面及び下面を有し、
   前記第２部分は上面及び下面を有し、
   前記第１部分の前記上面は前記第２部分の前記上面と同一平面に在る、請求項１記載の半導体装置構造。
5. 前記第１部分は上面及び下面を有し、
   前記第２部分は上面及び下面を有し、
   前記第１部分の前記下面は、前記第２部分の前記下面と同一平面に在る、請求項１記載の半導体装置構造。
6. 複数の厚さを有する相互接続を形成する方法であって、
   基板を有する半導体構造を設ける工程と、
   第１誘電体層を前記基板を覆うように形成する工程と、
   連続開口を前記第１誘電体層に形成する工程であって、前記連続開口は第１部分、第２部分、及び第３部分を有し、前記第１部分は前記第２部分よりも浅く、かつ前記第２部分は前記第３部分よりも浅い工程と、
   導電体層を前記連続開口に形成する工程と、
   前記第１誘電体層上方の前記導電体層を除去して第１の電流搬送ラインを前記第１部分に残し、第２の電流搬送ラインを前記第１の電流搬送ラインに隣接して前記第２部分に残し、ビアを前記第３部分に残す工程とを備える、方法。
7. 前記第１誘電体層は上部を有し、この上部は、前記上部の直下に在る下部とは異なるエッチング特性を有し、前記連続開口を形成する工程は、
   所望位置の前記連続開口を覆う前記上部を第１のエッチャントによりエッチングする工程と、
   前記所望位置の前記連続開口の前記下部を前記第１のエッチャントとは異なる第２のエッチャントによりエッチングする工程とを備える、請求項６記載の方法。
8. 前記第１誘電体層をパターニングして前記第１誘電体層に第１領域及び第２領域を設ける工程であって、前記第１領域は前記第２領域よりも薄い工程と、
   平坦で除去可能な層を前記第１誘電体層を覆うように形成する工程とをさらに備え、
   前記連続開口を形成する工程は、
   前記連続開口を形成する前に、前記除去可能な層をパターニングしてパターニングされ
   た除去可能な層を形成する工程と、
   前記パターニングされた除去可能な層をマスクとして使用して前記連続開口を形成する工程とをさらに備える、請求項６記載の方法。
9. 前記除去可能な層は初期膜厚を有し、前記除去可能な層をパターニングする工程は、
   前記初期膜厚を減少膜厚にまで減少させる工程と、
   フォトレジストを前記減少膜厚を有する前記除去可能な層を覆うように形成し、前記フォトレジストをパターンに従ってパターニングする工程と、
   前記パターンを前記除去可能な層に転写する工程とを備える、請求項８記載の方法。
10. 前記連続開口を形成する工程が、
    第２誘電体層を前記第１誘電体層の上に形成する工程と、
    前記第２誘電体層をパターニングする工程と、
    前記第１誘電体層をエッチングして前記連続開口の前記第１部分及び前記連続開口の前記第２部分の一部を形成する工程と、
    マスクを前記連続開口の前記第１部分を覆うように形成する工程と、
    前記第１誘電体層をエッチングして前記連続開口の前記第２部分の形成を完了させる工程とを備える、請求項６記載の方法。

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