CN114220791A - 互连结构及其制作方法、存储器 - Google Patents

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Abstract

本发明提供了一种互连结构及其制作方法、存储器。其中，所述互连结构包括：第一介质层；第二介质层，位于所述第一介质层上；第三介质层，位于所述第二介质层上；至少一个第一导电柱，贯穿所述第一介质层和所述第二介质层，并且所述至少一个第一导电柱中的每一个第一导电柱彼此之间电隔离，其中，所述至少一个第一导电柱中的每一个第一导电柱包括位于所述第一介质层中的第一部分和位于所述第二介质层中的第二部分，并且所述第二部分的径宽随着所述第二部分的高度的变化而变化；金属层，贯穿所述第三介质层，其中，所述金属层与所述至少一个第一导电柱连接。

Description

互连结构及其制作方法、存储器
技术领域
本发明涉及半导体技术领域，尤其涉及一种互连结构及其制作方法、存储器。
背景技术
随着半导体技术的快速发展，半导体器件的应用范围迅速扩大。由于不同的需求，半导体器件的结构设计变得越来越复杂。而为了实现半导体器件的小型化发展；半导体器件的结构尺寸越来越小。其中，用于实现半导体器件导通的互连结构的关键尺寸也变得越来越小，进而造成半导体器件的可靠性降低。
发明内容
为解决相关技术问题，本发明实施例提出一种互连结构及其制作方法、存储器。
本发明实施例一方面提供了一种互连结构，包括：
第一介质层；
第二介质层，位于所述第一介质层上；
第三介质层，位于所述第二介质层上；
至少一个第一导电柱，贯穿所述第一介质层和所述第二介质层，并且所述至少一个第一导电柱中的每一个第一导电柱彼此之间电隔离，其中，所述至少一个第一导电柱中的每一个第一导电柱包括位于所述第一介质层中的第一部分和位于所述第二介质层中的第二部分，并且所述第二部分的径宽随着所述第二部分的高度的变化而变化；
金属层，贯穿所述第三介质层，其中，所述金属层与所述至少一个第一导电柱连接。
上述方案中，所述至少一个第一导电柱的第二部分的径宽随着所述第二部分的高度的增加而增加。
上述方案中，所述至少一个第一导电柱的第一部分的径宽等于所述第二部分的最小径宽。
上述方案中，所述第二介质层的第一参数随着所述第二介质层的厚度的变化而变化。
上述方案中，所述第二介质层的第一参数包括所述第二介质层的致密度，并且所述第二介质层的致密度随着所述第二介质层的厚度的增加而减小。
上述方案中，所述第二介质层的材料与所述第三介质层的材料类型相同；以及所述第二介质层的第一参数具有第一范围，并且所述第三介质层的第一参数具有第一值。
上述方案中，所述第一范围中的最大值小于所述第一值。
上述方案中，所述第一介质层的材料与所述第二介质层的材料类型不同。
本发明实施例中还提供了一种存储器，包括：一个或多个根据本发明上述实施例中任一项所述的互连结构。
本发明实施例另一方面又提供了一种互连结构的制作方法，包括：
在第一介质层上形成第二介质层；
在所述第二介质层上形成第三介质层；
形成贯穿所述第一介质层和所述第二介质层的至少一个第一导电柱，并且所述至少一个第一导电柱中的每一个第一导电柱彼此之间电隔离；其中，所述至少一个第一导电柱中的每一个第一导电柱包括位于所述第一介质层中的第一部分和位于所述第二介质层中的第二部分，并且所述第二部分的径宽随着所述第二部分的高度的变化而变化；
形成贯穿所述第三介质层的金属层，其中，所述金属层与所述至少一个第一导电柱连接。
上述方案中，所述第一介质层的材料与所述第二介质层的材料类型不同。
上述方案中，所述至少一个第一导电柱的第二部分的径宽随着所述第二部分的高度的增加而增加。
上述方案中，所述至少一个第一导电柱的第一部分的径宽等于所述第二部分的最小径宽。
上述方案中，所述在第一介质层上形成第二介质层，包括：
采用随时间变化的沉积参数，在第一介质层上形成所述第二介质层，以使形成的所述第二介质层的第一参数随着所述第二介质层的厚度的变化而变化；所述第二介质层的第一参数具有第一范围。
上述方案中，所述第二介质层的第一参数包括所述第二介质层的致密度，其中，所述第二介质层的致密度随着所述第二介质层的厚度的增加而减小。
上述方案中，所述沉积参数包括沉积速率；所述在第一介质层上形成第二介质层，包括：
采用随时间增加而增大的第一沉积速率，在所述第一介质层上形成所述第二介质层，以使形成的所述第二介质层的致密度随着所述第二介质层的厚度的增加而减小；
所述第一沉积速率具有第二范围。
上述方案中，所述第二介质层的材料与所述第三介质层的材料相同；所述第三介质层的第一参数具有第一值；
所述在所述第二介质层上形成第三介质层，包括：
采用第二沉积速率，在所述第二介质层上形成所述第三介质层；
所述第二沉积速率具有第二值。
上述方案中，所述第二范围中的最小值大于所述第二值。
上述方案中，所述方法还包括：
形成贯穿所述第二介质层和所述第三介质层的至少一个第一凹槽；
在所述第三介质层上表面及所述至少一个第一凹槽中形成填充层；
在所述填充层上形成具有预设图案的第一掩膜层；
利用所述第一掩膜层作为掩膜对所述填充层进行第一刻蚀，形成贯穿位于所述第三介质层上的所述填充层的第二凹槽，其中，所述第二凹槽与所述至少一个第一凹槽中的每一个第一凹槽连通；
从所述第二凹槽开始对所述第三介质层进行第二刻蚀，形成沟槽。
上述方案中，所述方法还包括：
对位于所述第二介质层中的所述至少一个第一凹槽进行湿法刻蚀，形成至少一个第一通孔；所述第一通孔的径宽随着所述第一通孔的高度的变化而变化；所述沟槽与所述至少一个第一通孔中的每一个第一通孔连通。
上述方案中，所述方法还包括：
从所述至少一个第一通孔的底部开始，对所述第一介质层进行第三刻蚀，形成贯穿所述第一介质层的至少一个第二通孔；所述至少一个第二通孔与所述至少一个第一通孔一一对应且连通。
上述方案中，所述方法还包括：
向所述沟槽、所述至少一个第一通孔、所述至少一个第二通孔中沉积导电材料，以在所述至少一个第二通孔中形成所述至少一个第一导电柱的第一部分；在所述至少一个第一通孔中形成所述至少一个第一导电柱的第二部分；在所述沟槽中形成所述金属层。
本发明实施例提供了一种互连结构及其制作方法、存储器。其中，所述互连结构包括：第一介质层；第二介质层，位于所述第一介质层上；第三介质层，位于所述第二介质层上；至少一个第一导电柱，贯穿所述第一介质层和所述第二介质层，并且所述至少一个第一导电柱中的每一个第一导电柱彼此之间电隔离，其中，所述至少一个第一导电柱中的每一个第一导电柱包括位于所述第一介质层中的第一部分和位于所述第二介质层中的第二部分，并且所述第二部分的径宽随着所述第二部分的高度的变化而变化；金属层，贯穿所述第三介质层，其中，所述金属层与所述至少一个第一导电柱连接。
本发明实施例中，在形成贯穿第一介质层和第二介质层的至少一个第一导电柱的过程中，将所述至少一个第一导电柱中的每一个第一导电柱的第一部分设置在第一介质层中，将其第二部分设置在第二介质层中，并将所述第二部分的径宽设置成随着所述第二部分的高度的变化而变化；这样，可以分多步形成互连结构，增强互连结构的可控性；还可以通过改变所述第一导电柱的第二部分的高度进而改变第一导电柱的径宽，以提高互连结构的可靠性。
实际应用中，用于形成互连结构的第一导电柱的深宽比降低，可以使得在前序工艺中形成用于沉积导电材料以形成第一导电柱的通孔时，通孔的深宽比也降低，基于此，向深宽比降低的通孔中沉积导电材料的过程中，沉积工艺的工艺窗口增大，提高了填充效果，减少了填充缺陷，如侧壁缝隙等缺陷的减少，进而减少了第一导电柱的导电材料中发生电子迁移的概率，提高了互连结构的可靠性。
附图说明
图1a为本发明实施例提供的一种互连结构的剖面示意图；
图1b为本发明实施例提供的另一种互连结构的剖面示意图；
图2为本发明实施例还提供的一种互连结构的制作方法流程示意图；
图3a-图3i为本发明实施例提供的一种互连结构的制作过程的剖面示意图；
图4a-图4c为本发明实施例还提供的另一种形成通孔过程的剖面示意图；
图5a-图5i为本发明实施例提供的另一种互连结构的制作过程的剖面示意图。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本发明的示例性实施方法，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
可以理解的是，本发明中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
在本发明实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本发明实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
在本发明实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
需要说明的是，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
随着半导体技术的发展，集成电路芯片的集成度已经高达几亿乃至几十亿个半导体器件的规模。由于不同的需求，集成电路芯片的布线设计变得越来越复杂。为了满足需求，相关技术中，通过多层互连结构实现集成电路中多个半导体器件之间的相互连接。
相关技术中，互连结构的材料采用铝，为了克服互连结构的电阻和寄生电容，半导体行业从金属铝互连结构工艺发展到金属铜互连结构工艺，金属铜线的形成不能通过传统铝线工艺的减法刻蚀工艺去实现，因此，在一些实施例中，如图1a所示，通过在介电层中形成沟槽101及与该沟槽连通的通孔102，向沟槽101和通孔102中填充金属铜，并对金属铜进行平坦化处理，以在介电层中形成金属铜互连结构10。
需要说明的是，实际应用中，可以采用先形成沟槽后形成通孔的方式形成上述互连结构；也可以采用先形成通孔后形成沟槽的方式形成上述互连结构；还可以采用同时形成沟槽与通孔的方式形成上述互连结构。
在某些实施例中，通常采用等离子体刻蚀(Plasma Etch)工艺形成沟槽及通孔，采用物理气相沉积(PVD，Physical Vapor Deposition)填充沟槽及通孔；然而，由于通孔的深宽比(AR，Aspect Ratio)过高，因此在向上述通孔中沉积金属铜时，填充效果差(如通孔侧壁出现缝隙)，造成通过该通孔形成的互连结构的可靠性降低；并且对PVD的沉积工艺要求高，工艺难度大。
示例性的，由于形成互连结构10中通孔102的深宽比过高，金属铜的填充效果差，使得在使用互连结构10的过程中，容易出现电压击穿问题，参考图1a中的椭圆形虚线框所示，继而导致通过该互连结构形成的半导体器件的可靠性降低。
基于此问题，在某些实施例中，如图1a所示，在等离子体刻蚀的过程中，通过等离子体的物理轰击(Bombardment)实现优化通孔顶部开口处，即增加通孔102与沟槽101连接处的圆角轮廓弧度，以降低通孔的深宽比；然而，通过该方式对通孔顶部开口的优化程度有限，通孔的深宽比降低有限，且可能会造成通孔侧壁产生等离子体诱导损伤(PID，PlasmaInduce Damage)的情况。具体地，
在等离子体刻蚀过程中，由于刻蚀时间、离子能量、离子角度等因素的影响，使得用于曝光通孔图案的掩膜材料消耗较多，进而使得等离子刻蚀工艺对通孔侧壁(例如通孔顶部开口侧壁)进行了部分刻蚀，而当离子电荷聚集在通孔侧壁足够多时，影响互连结构中导电材料的电子迁移，可能会造成漏电等问题。
示例性的，如图1b中的椭圆形虚线框所示，形成互连结构10的侧壁存在PID问题，进而影响互连结构10的电子迁移问题，导致通过该互连结构形成的半导体器件的可靠性降低。
需要说明的是，图1a为互连结构中通孔处出现电压击穿时的剖面结构示意图；图1b为互连结构中导电材料的离子电荷聚集导致互连结构出现电子迁移问题时的剖面结构示意图。
基于此，为了解决上述问题中的一个或多个，本发明实施例提供了一种互连结构的制作方法；其中，图2为本发明实施例互连结构的制作方法的实现流程示意图。如图2所示，所述方法包括以下步骤：
步骤201：在第一介质层上形成第二介质层；
步骤202：在所述第二介质层上形成第三介质层；
步骤203：形成贯穿所述第一介质层和所述第二介质层的至少一个第一导电柱，并且所述至少一个第一导电柱中的每一个第一导电柱彼此之间电隔离；其中，所述至少一个第一导电柱中的每一个第一导电柱包括位于所述第一介质层中的第一部分和位于所述第二介质层中的第二部分，并且所述第二部分的径宽随着所述第二部分的高度的变化而变化；
步骤204：形成贯穿所述第三介质层的金属层，其中，所述金属层与所述至少一个第一导电柱连接。
图3a-图3i为本发明实施例提供的一种互连结构的制作过程的剖视图的示例。应当理解，图2中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作；并且应当理解，图2中所示的多个具体的操作步骤之间并不是必须按照图2所示的顺序依次完成，也可以是在任何具体操作步骤之前、之后或之间执行其他操作步骤。下面结合图2、图3a-图3i描述本发明各实施例的互连结构的形成方法。
在步骤201中，如图3a所示，在第一介质层301上形成第二介质层302。
实际应用中，首先需要提供第一介质层301；所述第一介质层301的材料可以包括绝缘材料，所述绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。优选的，第一介质层301的材料为氮化硅。
实际应用中，可以通过沉积工艺形成第一介质层301，例如，化学气相沉积(CVD，Chemical Vapor Deposition)、PVD、等离子体增强化学气相沉积(PECVD，Plasma-EnhancedCVD)、溅镀(Sputtering)、有机金属化学气相沉积(MOCVD，Metal-Organic Chemical VaporDeposition)或原子层沉积(ALD，Atomic Layer Deposition)等。
接下来，在第一介质层301上形成第二介质层302。
在某些实施例中，所述第一介质层301的材料与所述第二介质层302的材料类型可以相同也可以不同。
本发明实施例中，第一介质层301的材料与所述第二介质层302的材料类型不同；这里，第二介质层302的材料包括但不限于正硅酸乙酯(TEOS)、氧化硅等。
实际应用中，可以通过CVD、PVD、ALD等沉积工艺形成第二介质层302。
在某些实施例中，所述在第一介质层上形成第二介质层，包括：
采用随时间变化的沉积参数，在第一介质层上形成所述第二介质层，以使形成的所述第二介质层的第一参数随着所述第二介质层的厚度的变化而变化；所述第二介质层的第一参数具有第一范围。
实际应用中，形成第二介质层的沉积工艺所采用的沉积参数可以随着时间的增加而增大，也可以随着时间的增加而减小；这里，通过改变沉积工艺的沉积参数以改变第二介质层的第一参数，即在不同沉积参数下形成第二介质层的第一参数不同。
需要说明的是，这里，所述第二介质层302的厚度即为第二介质层的高度；其起始表面为第一介质层301与第二介质层302的交界面，也即第一介质层301的顶面。这里，第一范围可以理解为多个不同数值的第一参数的集合。也就是说，第二介质层的第一参数可以有多个不同数值；第二介质层302的第一参数的数值可以是随着第二介质层302厚度的增加而增加；也可以是随着第二介质层302厚度的增加而减小；具体情况可以根据第一参数表征的物理意义而定。
实际应用中，随着时间的增加，第二介质层的厚度在增大。这里，第二介质层的第一参数的具体数值可以根据第二介质层的厚度变化而定。
在某些实施例中，所述第二介质层的第一参数随着所述第二介质层厚度增加而呈阶梯状变化。
可以理解的是，形成第二介质层的过程中，采用随时间的增加呈阶梯状变化的沉积参数，可以使得第二介质层的第一参数随着第二介质层厚度的增加而呈阶梯状变化。由于第二介质层厚度在逐渐增加，第二介质层的第一参数呈阶梯状变化，因此，在形成不同厚度第二介质层时，第二介质层的第一参数的数值也呈阶梯状变化。
这里的阶梯状变化可以理解阶梯状变大，也可以理解为阶梯状变小，具体变化情况可以根据第一参数的物理意义而定。下面以第二介质层的第一参数为第二介质层的致密度，第二介质层的致密度随着第二介质层厚度的增加而减小为例进行说明。
在某些实施例中，所述沉积参数包括沉积速率；所述在第一介质层上形成第二介质层，包括：
采用随时间增加而增大的第一沉积速率，在所述第一介质层上形成所述第二介质层，以使形成的所述第二介质层的致密度随着所述第二介质层的厚度的增加而减小；
所述第一沉积速率具有第二范围。
这里，第二范围可以理解为多个不同数值的第一沉积速率的集合。也就是说，形成第二介质层时采用的沉积工艺的第一沉积速率可以有多个不同数值。
可以理解的是，介质层的沉积速率与该介质层的致密度成反关系。即采用的沉积速率越快，形成的介质层的致密度越小；采用的沉积速率越慢，形成的介质层的致密度越大。
进一步地，形成介质层的沉积速率越慢，形成的介质层的致密度越高，后续在相同的刻蚀条件下，刻蚀剂对致密度越高的介质层刻蚀速率越慢；沉积介质层的速率越快，形成的介质层的致密度越低，后续在相同的刻蚀条件下，刻蚀剂对致密度越低的介质层刻蚀速率越快。
这里，第一沉积速率随时间增加而增大，因此，通过该第一沉积速率形成的第二介质层的致密度随着第二介质层厚度的增加而减小。
需要说明的是，随着时间的增加，第二介质层的厚度在增加。在采用随时间增加而增大的第一沉积速率时，形成的第二介质层的致密度也随着第二介质层厚度的增加而减小，在后续被刻蚀的工艺中，刻蚀速率随着第二介质层厚度的增加而增大。
示例性的，为了便于理解第一沉积速率与致密度的关系，下面以第一范围包括三个不同数值(例如第一致密度Z1，第二致密度Z2和第三致密度Z3)的第一参数和第二范围包括三个不同数值(例如C1、C2、C3)的第一沉积速率为例进行说明。具体地，
如图3a所示，形成第二介质层的过程中，采用具有C1值的第一沉积速率，形成第二介质层的第一部分3021，该第二介质层的第一部分3021具有第一致密度Z1；采用具有C2值的第一沉积速率，形成第二介质层的第二部分3022，该第二介质层的第二部分3022具有第二致密度Z2；采用具有C3值的第一沉积速率，形成第二介质层的第三部分3023，该第二介质层的第三部分3023具有第三致密度Z3。这里，当C1＜C2＜C3时，则第一致密度Z1＞第二致密度Z2＞第三致密度Z3。
需要说明的是，在另一些具体实施例中，当C1＞C2＞C3时，第一致密度Z1＜第二致密度Z2＜第三致密度Z3。
这里，采用三个数值逐渐减小的第一沉积速率形成的第二介质层的三个部分，即第一部分3021、位于第一部分上的第二部分3022和位于第二部分上的第三部分3023，的致密度在逐渐增大；并且，这里，第二介质层的第一部分、第二部分和第三部分的致密度呈阶梯状增大。
同样，在另一些实施例中，在第二介质层的致密度可以随着第二介质层厚度的增加而呈连续减小。
示例性的，参考图3a，形成第二介质层的沉积过程中，在第二介质层的厚度最小时，采用具有C4值的第一沉积速率；随着时间的增加，第一沉积速率逐渐增大，以在第二介质层的厚度达到最大时，第一沉积速率的数值为C5值。
这里，采用具有C4值的第一沉积速率形成的第二介质层具有第四致密度Z4；采用具有C5值的第一沉积速率形成的第二介质层具有第五致密度Z5；而在第一沉积速率由C4值增加到C5值的过程中，形成的第二介质层的致密度由第四致密度Z4逐渐减小至第五致密度Z5，并且该变化过程呈连续状变化。
当然，由于实际工艺条件的影响，致密度随厚度的变化并非绝对连续，可能存在一些小的非连续变化的区段，本发明不限于此。
需要说明的是，第二介质层的致密度随着第二介质层厚度的增加而减小，而在第二介质层的同一厚度位置处(即第二介质层的某一水平面上)的致密度均相同。第二介质层302的致密度随着第二介质层302厚度的增加而减小，即第二介质层302下表面的致密度最大，第二介质层302上表面的致密度最小。
接下来，在步骤202中，如图3a所示，在所述第二介质层302上形成第三介质层303。
在某些实施例中，所述第二介质层302的材料与所述第三介质层303的材料可以相同也可以不同。为了便于工艺操作，本实施例中，以第二介质层302的材料与第三介质层303的材料相同为例进行说明。这里，所述第三介质层的第一参数具有第一值。
在某些实施例中，所述在所述第二介质层302上形成第三介质层303，包括：
采用第二沉积速率，在所述第二介质层302上形成所述第三介质层303；
所述第二沉积速率具有第二值。
实际应用中。这里，采用具有第二值的第二沉积速率形成的第三介质层的第一参数具有第一值。
需要说明的是，所述第三介质层的第一参数可以具有第三范围；所述第一值为第三范围中的任一值；也就是说，第三介质层的第一参数为定值，即在第三介质层的相同厚度上的第一参数均相同。
在某些实施例中，所述第二范围中的最小值大于所述第二值。
这里，第二范围中的最小值可以理解为，形成第二介质层时，所采用的多个数值的第一沉积速率中最小数值的第一沉积速率。实际应用中，形成第三介质层所采用的第二沉积速率的数值小于形成第二介质层时所采用的最小数值的第一沉积速率。
这样，通过采用第二值的第二沉积速率形成的第三介质层的第一参数，大于第二介质层的第一参数的最大值。
可以理解的是，湿法刻蚀的过程中，在刻蚀条件相同的情况下，材料的致密度相同，其刻蚀速率相同；材料的致密度不同，其刻蚀速率不同。具体的，材料的化学成分相同时，材料的致密度越大刻蚀速率越慢；材料的致密度越小，刻蚀速率越快。也可以理解为，介质层的致密度越大，越不易被刻蚀。
由于第三介质层303的致密度的数值大于第二介质层302中致密度的最大值时，因此，相同刻蚀条件下，第三介质层303被刻蚀工艺消耗的量最少。
在某些实施例中，可以通过CVD、PVD、ALD等沉积工艺形成第三介质层303。
在步骤203中，形成至少一个第一导电柱。
在步骤204中，形成与所述至少一个第一导电柱连接的金属层。
需要说明的是，在某些实施例中，可以在不同工艺制程中，先形成至少一个第一导电柱后，再形成与其连接的金属层；也可以在同一工艺制程中，同时形成至少一个第一导电柱和金属层。
本发明实施例中，以同时形成所述至少一个第一导电柱与金属层为例进行说明。
下面将结合附图和实施例对本发明的技术方案进一步详细阐述。
在某些实施例中，所述方法还包括：
形成贯穿所述第二介质层和所述第三介质层的至少一个第一凹槽；
在所述第三介质层上表面及所述至少一个第一凹槽中形成填充层；
在所述填充层上形成具有预设图案的第一掩膜层；
利用所述第一掩膜层作为掩膜对所述填充层进行第一刻蚀，形成贯穿位于第三介质层上的所述填充层的第二凹槽，其中，所述第二凹槽与所述至少一个第一凹槽中的每一个第一凹槽连通；
从所述第二凹槽开始对所述第三介质层进行第二刻蚀，形成所述沟槽。
在某些实施例中，首先，如图3b所示，形成贯穿第二介质层302和第三介质层303的至少一个第一凹槽304，其中，第一凹槽304的径宽小于第一导电柱和金属层的最小径宽。
具体地，在第三介质层303上沉积一层掩膜层，在该掩膜层上涂覆光刻胶，对所述光刻胶进行曝光和显影，通过溶解或灰化去除所述光刻胶，最终形成预设图案化的掩膜层。该掩膜层的材料例如可以是氮化硅(图3b中并未显示)。
接下来，利用所述掩膜层，对第二介质层302和第三介质层303进行刻蚀，去除部分第二介质层302和部分第三介质层303，以形成至少一个第一凹槽304。其中，第一凹槽304的径宽小于后续工艺中形成的第一导电柱和金属层的最小径宽。
在某些实施例中，可以采用干法刻蚀工艺形成所述至少一个第一凹槽304，但不限于此。
接下来，参考图3c，在第三介质层303上表面及第一凹槽304中形成填充层305。
这里，填充层305的材料可以是金属或金属氧化物，例如金属铜、钨等。
在某些实施例中，填充层305可以通过CVD、PVD或ALD等工艺形成，但不限于此。
接下来，参考图3c，在填充层305上形成具有预设图案的第一掩膜层306。
这里，第一掩膜层306的材料可以包括铬，但不限于此。
形成第一掩膜层306的方法包括但不限于CVD、PVD或ALD等工艺。
接下来，在第一掩膜层306层上形成光刻胶307，并对光刻胶307进行曝光和显影，形成第二凹槽308的预设图案。
实际应用中，光刻胶307的材料可以包括光致抗蚀剂或基于光刻掩膜进行图案化的硬掩膜材料。实际应用中，可以通过涂覆工艺在第一掩膜层306上形成光刻胶307，但不局限于此。
接下来，参考图3d，利用所述第一掩膜层306作为掩膜对所述填充层305进行第一刻蚀，形成贯穿位于第三介质层上的填充层的第二凹槽308，其中，所述第二凹槽308与所述至少一个第一凹槽304中的每一个第一凹槽304连通。
接下来，通过溶解或灰化去除光刻胶307。
接下来，如图3e所示，从所述第二凹槽308开始对所述第三介质层进行第二刻蚀，去除部分所述第三介质层303，形成所述沟槽309。
在某些实施例中，可以采用干法刻蚀工艺形成沟槽309，但不局限于此。
接下来，如图3f所示，去除位于第三介质层303上表面的第一掩膜层306和填充层305。
需要说明的是，如图3b、3c、3d、3e所示，在第二介质层302中形成所述至少一个第一凹槽304，是为后续刻蚀工艺制程中形成所述至少一个第一导电柱作准备。因此，所述至少一个第一凹槽304中的每一个第一凹槽304的径宽均小于所述至少一个第一导电柱和金属层的最小径宽。
接下来，如图3f、3g所示，形成第一通孔310。
具体地，在形成沟槽309后，对第二介质层302中的第一凹槽304进行修整。
在某些实施例中，对第一凹槽304进行修整包括去除位于第一凹槽304中的剩余填充层305，参考图3f。
需要说明的是，在去除剩余填充层305的过程中，第一凹槽304的顶部开口处的介质层同时被去除，形成具有圆角轮廓弧度的第一凹槽304。
在某些实施例中，所述方法还包括：
对位于所述第二介质层中的所述至少一个第一凹槽进行湿法刻蚀，形成至少一个第一通孔；所述第一通孔的径宽随着所述第一通孔的高度的变化而变化；所述沟槽与所述至少一个第一通孔中的每一个第一通孔连通。
具体地，如图3g所示，采用湿法刻蚀工艺形成第一通孔310包括，将刻蚀剂设置在第二介质层302中的至少一个第一凹槽304中，去除部分第二介质层302，以形成所述至少一个第一通孔310。
这里，第一通孔310的径宽随着所述第一通孔高度变化而变化。可以理解的是，由于第二介质层302的第一参数随着第二介质层302厚度的增加而变化，因此，采用湿法刻蚀对第二介质层302进行刻蚀的过程中，刻蚀剂对第二介质层302的刻蚀速率不同，基于此，在相同条件的刻蚀情况下，去除第二介质层302的量随着第二介质层302的第一参数的变化而变化，进而使得形成的第一通孔310的径宽随着第二介质层302厚度的变化而变化。
示例性的，所述第一参数为第二介质层302的致密度。其中，第二介质层302的致密度随着第二介质层302厚度的增加而减小。实际应用中，在对第二介质层302进行湿法刻蚀的过程中，刻蚀剂对第二介质层302的刻蚀速率随着第二介质层302厚度的增加而增大。这样，在相同条件的刻蚀情况下，形成的第一通孔310的径宽随着第二介质层302厚度的增加而增大；即第一通孔310的径宽随着第一通孔310高度的增加而增大，参考图3g。
可以理解的是，形成第二介质层302的沉积速率越慢，第二介质层302的致密度越高，第二介质层302中包含的缺陷越少；进而使得第二介质层302在被刻蚀剂刻蚀的过程中，刻蚀速率越慢。
这里，第一通孔310的侧壁可以是连续性变化，也可以是非连续性变化；其中，连续性变化包括：连续性增加和连续性减小；示例性的，连续性增加可以理解为第一通孔310的径宽随着第一通孔310高度的增加而逐渐增大；即第一通孔310的侧壁光滑，参考图3g。
非连续性变化包括：非连续性增加和非连续性减小；示例性的，非连续性增加可以理解为第一通孔310的径宽随着第一通孔310高度的增加呈阶梯状增大；即第一通孔310的侧壁呈台阶状。
需要说明的是，连续性变化并不排除实际工艺所导致的部分非连续性变化，例如部分“毛刺”等情况的出现。
需要说明的是，上述实施例中连续性增加包括三种形态，从第一通孔的剖面(即横截面)看，例如直线形连续增加、近似正抛物线连续增加(或可理解为碗型连续增加)以及开口向下的抛物线连续增加。
本发明实施例中优选近似正抛物线连续增加(或可理解为碗型连续增加)，参考图3g，这样，使得第一通孔侧壁有更好的圆角轮廓弧度，可以进一步减小第一通孔的深宽比。
可以理解的是，通过采用不同数值的第一沉积速率，形成具有不同第一参数(例如致密度)的第二介质层；在相同刻蚀条件下，刻蚀剂对第二介质层的去除量随着第二介质层的第一参数(例如致密度)的变化而变化；以使形成的第一通孔在不同高度上具有不同的径宽。
可以理解的是，通过湿法刻蚀形成的第一通孔的径宽与第二介质层的致密度成反关系，基于此，可以通过改变形成第二介质层的第一沉积速率的数值以改变第二介质层的致密度，从而改变第一通孔的径宽，进而改变第一通孔的深宽比。
进一步地，可以通过控制形成第二介质层的第一沉积速率的数值，得到具有预设形状的通孔侧壁，例如具有光滑侧壁的第一通孔、具有台阶状侧壁的第一通孔等。
也就是说，通过控制第二介质层的致密度，能够达到调控第一通孔径宽的目的；同时，也可以通过调控刻蚀剂对第二介质层的刻蚀时长，提高第一通孔的圆角轮廓弧度形貌的可控性。
另外，本发明实施例中，通过湿法刻蚀工艺形成的第一通孔，可以减少相关技术中通过采用等离子体刻蚀工艺过程中，等离子体对通孔或其侧壁离子电荷聚集问题，进而减少互连结构出现电子迁移问题。
基于此，在本实施例中，通过采用湿法刻蚀工艺形成第一通孔，一方面可以在形成沟槽时采用等离子体刻蚀工艺对通孔顶部第一凹槽处的刻蚀造成的第一通孔与沟槽连接处出现圆角轮廓弧度，优化第一通孔的深宽比；另一方面，可以通过上述湿法刻蚀工艺增大第一通孔的径宽，以降低第一通孔的深宽比，从而提高互连结构的可靠性；同时，也可以降低向第一通孔沉积导电材料时的工艺难度，提升沉积工艺窗口。
需要说明的是，湿法刻蚀过程中，由于刻蚀剂的各向异性刻蚀特性，使得形成的第一通孔也会出现上大下小的情况，然而该上大下小的通孔结构中，上下尺寸差异较小，该差异不足以改变第一通孔的深宽比。而在本实施例中，该上大下小的通孔结构可以进一步地降低第一通孔的深宽比，更有益于降低后续向第一通孔中沉积导电材料的工艺难度。
需要说明的是，所述沟槽与所述至少一个第一通孔中的每一个第一通孔连通；沟槽的径宽可以大于第一通孔的径宽，实际应用中，沟槽的径宽也可以与第一通孔的径宽相等。具体尺寸可以根据实际的其工艺需求进行选择。
接下来如图3h所示，形成贯穿第一介质层301的第二通孔311。
在某些实施例中，所述方法还包括：
从所述至少一个第一通孔的底部开始，对所述第一介质层进行第三刻蚀，形成贯穿所述第一介质层的至少一个第二通孔；所述至少一个第二通孔与所述至少一个第一通孔一一对应且连通。
具体地，沿第一通孔310深度的延伸方向，对第一介质层301进行刻蚀，去除部分第一介质层301，以形成第二通孔311。
实际应用中，第一通孔310的最小径宽可以大于第二通孔311的径宽，也可以与第二通孔311的径宽相等。具体尺寸可以根据实际的工艺需求进行选择。
这里，第一通孔310的最小径宽等于第二通孔的径宽。
实际应用中，可以采用干法刻蚀工艺形成第二通孔311，但不限于此。
在某些实施例中，如图3i所示，所述方法还包括：
向所述沟槽309、所述至少一个第一通孔310、所述至少一个第二通孔311中沉积导电材料，以在所述至少一个第二通孔311中形成所述至少一个第一导电柱的第一部分；在所述至少一个第一通孔中形成所述至少一个第一导电柱的第二部分；在所述沟槽309中形成所述金属层。
实际应用中，可以通过CVD、PVD或ALD等工艺方式沉积导电材料。
在某些实施例中，所述导电材料包括但不限于铜或钨。
这里，所述至少一个第一导电柱中的每一个第一导电柱包括第一部分和第二部分；其中，所述每一个第一导电柱的第一部分位于所述第一介质层中；所述每一个第一导电柱的第二部分位于所述第二介质层中。
这里，由于所述至少一个第一通孔310的径宽随着所述第一通孔310的高度的增加而增大；因此，形成的所述至少一个第一导电柱的第二部分的径宽随着所述第二部分的高度的增加而增加。
这里，所述至少一个第一导电柱的第一部分的径宽等于第二部分的最小径宽。
需要说明的是，向第一通孔310、第二通孔311及沟槽309中填充导电材料之前，所述方法还包括：形成阻挡层和位于阻挡层上的籽晶层(图3i中并未示出)。
在某些实施例中，所述阻挡层位于第一通孔310、第二通孔311及沟槽309的表面，用于防止导电材料或籽晶层中的电荷向第一介质层301、第二介质层302及第三介质层303中扩散。所述籽晶层有利于导电材料的沉积。相关技术中，关于阻挡层与籽晶层的形成工艺及应用较为成熟，这里不再赘述。
需要说明的是，实际应用中，还可以通过另一种方式得到图3g中所示的沟槽309、第一通孔310和第二通孔311。下面介绍另一种方式：
在一些实施例中，如图4a所示，在第三介质层303上形成掩膜层及光刻胶(图4a中并未示出)；利用该掩膜层形成沟槽309的预设图案，对所述第三介质层303进行刻蚀，以形成贯穿第三介质层303的沟槽309。
在某些实施例中，可以采用干法刻蚀工艺形成沟槽309，但不局限于此。
接下来，如图4b所示，在第三介质层303上形成掩膜层及光刻胶(图4b中并未示出)，利用该掩膜层形成第一通孔310的预设图案，对第二介质层302进行刻蚀，以形成贯穿所述第二介质层302的第一通孔310。
在某些实施例中，可以采用干法刻蚀工艺形成第一通孔310，但不局限于此。
接下来，如图4c所示，沿第一通孔310深度的延伸方向，对第一介质层301进行刻蚀，去除部分第一介质层301，以形成第二通孔311。
需要说明的是，第一通孔与第二通孔连通且一一对应；第二通孔的径宽可以大于第一通孔的径宽，也可以与第一通孔的径宽相等。具体尺寸可以根据实际的其工艺需求进行选择。需要说明的是，这里形成掩膜层及光刻胶的方法与前述实施例中形成第一掩膜层306及光刻胶307的方法类似，前已述及，这里不再赘述。
需要说明的是，通过本实施例提供的这种方式形成第一通孔310、第二通孔311和沟槽309，工艺简单，便于操作。
实际应用中，所述方法还包括：
向所述至少一个第一通孔310、至少一个第二通孔311及沟槽309中沉积导电材料，以形成至少一个第一导电柱和金属层。
在某些实施例中，所述导电材料包括但不限于铜或钨。
在一些实施例中，所述互连结构可以用于形成三维NAND型存储器的大马士革结构。
本发明实施例中基于上述互连结构的制作方法还提供了另一种互连结构；图5a-图5i为本发明实施例提供的另一种互连结构的制作过程的剖视图的示例。应当理解，图2中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作；并且应当理解，图2中所示的多个具体的操作步骤之间并不是必须按照图2所示的顺序依次完成，也可以是在任何具体操作步骤之前、之后或之间执行其他操作步骤。下面结合图2、图5a-图5i描述本发明各实施例的另一种互连结构的形成方法。
在步骤201中，如图5a所示，在第一介质层501上形成第二介质层502。
在步骤202中，如图5a所示，在所述第二介质层502上形成第三介质层503。
这里，形成第一介质层501、第二介质层502的方式与前述实施例中形成第一介质层301、第二介质层302的方式类似，前已述及，这里不再赘述。
在某些实施例中，所述方法还包括：
形成贯穿所述第二介质层和所述第三介质层的两个第一凹槽；
在所述第三介质层上表面及所述两个第一凹槽中形成填充层；
在所述填充层上形成具有预设图案的第一掩膜层；
利用所述第一掩膜层作为掩膜对所述填充层进行第一刻蚀，形成贯穿所述位于所述第三介质层上的填充层的第二凹槽，其中，所述第二凹槽与所述两个第一凹槽中的每一个第一凹槽连通；
从所述第二凹槽开始对所述第三介质层进行第二刻蚀，形成所述沟槽。
实际应用中，首先，如图5b所示，形成贯穿第二介质层502和第三介质层503的两个第一凹槽504。
具体地，在第三介质层503上沉积一层掩膜层，在该掩膜层上涂覆光刻胶，对所述光刻胶进行曝光和显影，通过溶解或灰化去除所述光刻胶，最终形成预设图案化的掩膜层。该掩膜层的材料例如可以是氮化硅(图5b中并未显示)。
接下来，利用所述掩膜层，对第二介质层502和第三介质层503进行刻蚀，去除部分第二介质层502和部分第三介质层503，以形成两个第一凹槽504。
在某些实施例中，可以采用干法刻蚀工艺形成第一凹槽504，但不限于此。
接下来，参考图5c，在第三介质层503上表面及两个第一凹槽504中形成填充层505。
这里，填充层505的材料可以是金属或金属氧化物，例如金属铜、钨等。
在某些实施例中，填充层505可以通过CVD、PVD或ALD等工艺形成，但不限于此。
接下来，参考图5c，在填充层505上形成具有预设图案的第一掩膜层506。
这里，第一掩膜层506的材料可以包括铬，但不限于此。
形成第一掩膜层506的方法包括但不限于CVD、PVD或ALD等工艺。
接下来，在第一掩膜层506层上形成光刻胶507，并对光刻胶507进行曝光和显影，形成第二凹槽508的预设图案。
实际应用中，光刻胶507的材料可以包括光致抗蚀剂或基于光刻掩膜进行图案化的硬掩膜材料。实际应用中，可以通过涂覆工艺在第一掩膜层506上形成光刻胶507，但不局限于此。
接下来，参考图5d，利用所述第一掩膜层506作为掩膜对所述填充层505进行第一刻蚀，形成贯穿位于所述第三介质层上填充层的第二凹槽508，其中，所述第二凹槽508与所述两个第一凹槽504中的每一个第一凹槽504连通。
接下来，通过溶解或灰化去除光刻胶507。
接下来，如图5e所示，从所述第二凹槽508开始对所述第三介质层进行第二刻蚀，去除部分所述第三介质层503，形成所述沟槽509。
在某些实施例中，可以采用干法刻蚀工艺形成沟槽509，但不局限于此。
接下来，如图5f所示，去除位于第三介质层503上表面的第一掩膜层506和填充层505。
需要说明的是，如图5b、5c、5d、5e所示，在第二介质层502中形成两个第一凹槽504，是为后续刻蚀工艺制程中形成第一导电柱作准备。因此，所述两个第一凹槽504中的每一个第一凹槽504的径宽均小于第一导电柱和金属层的最小径宽。
具体地，在形成沟槽509后，对第二介质层502中的两个第一凹槽504进行修整。
在某些实施例中，对两个第一凹槽504进行修整包括去除位于两个第一凹槽504中的剩余填充层505，参考图5f。
需要说明的是，在去除剩余填充层505的过程中，两个第一凹槽504的顶部开口处的介质层同时被去除，形成具有圆角轮廓弧度的第一凹槽504。
接下来，如图5g所示，形成两个第一通孔510。
实际应用中，采用湿法刻蚀工艺形成两个第一通孔510包括，将刻蚀剂设置在第二介质层502中的两个第一凹槽504中，去除部分第二介质层502，以形成所述两个第一通孔510。
这里，所述两个第一通孔510中的每一个第一通孔510的径宽随着所述第一通孔高度变化而变化。可以理解的是，由于第二介质层502的致密度随着第二介质层502厚度的增加而变化，因此，采用湿法刻蚀对第二介质层502进行刻蚀的过程中，刻蚀剂对第二介质层502的刻蚀速率不同，基于此，在相同条件的刻蚀情况下，去除第二介质层502的量随着第二介质层502的致密度的变化而变化，进而使得形成的两个第一通孔510的径宽随着第二介质层502深度的变化而变化。
这里需要说明的是，本实施例中形成的两个第一通孔510与前述实施例中形成的第一通孔310的形状相同，前已述及，这里不再赘述。
接下来，如图5h所示，形成贯穿第一介质层501的两个第二通孔511。
在某些实施例中，所述方法还包括：
从所述两个第一通孔510的底部开始，对所述第一介质层进行第三刻蚀，形成贯穿所述第一介质层的两个第二通孔511；所述两个第二通孔511与所述两个第一通孔510一一对应且连通。
具体地，沿两个第一通孔510深度的延伸方向，对第一介质层501进行刻蚀，去除部分第一介质层501，以形成两个第二通孔511。
实际应用中，一个第一通孔510的最小径宽可以大于一个第二通孔511的径宽，也可以与一个第二通孔511的径宽相等。具体尺寸可以根据实际的其工艺需求进行选择。
这里，每一个第一通孔510的最小径宽等于与之连接的每一个第二通孔511的径宽。
实际应用中，可以采用干法刻蚀工艺形成第二通孔511，但不限于此。
在某些实施例中，如图5i所示，所述方法还包括：
向所述沟槽509、所述两个第一通孔510、所述两个第二通孔511中沉积导电材料，以在所述两个第二通孔511中形成所述两个第一导电柱的第一部分；在所述两个第一通孔510中形成所述两个第一导电柱的第二部分；在所述沟槽509中形成所述金属层。
这里，所述金属层与两个第一通孔510连通。
实际应用中，可以通过CVD、PVD或ALD等工艺方式沉积导电材料。
在某些实施例中，所述导电材料包括但不限于铜或钨。
这里，形成的所述两个第一导电柱的第二部分的径宽随着所述第二部分的高度的增加而增加。
这里，所述两个第一导电柱的每一个第一导电柱的第一部分的径宽等于第二部分的最小径宽。
需要说明的是，向两个第一通孔510、两个第二通孔511及沟槽509中填充导电材料之前，所述方法还包括：形成阻挡层和位于阻挡层上的籽晶层(图5i中并未示出)。
在某些实施例中，所述阻挡层位于两个第一通孔510、两个第二通孔511及沟槽509的表面，用于防止导电材料或籽晶层中的电荷向第一介质层501、第二介质层502及第三介质层503中扩散。所述籽晶层有利于导电材料的沉积。相关技术中，关于阻挡层与籽晶层的形成工艺及应用较为成熟，这里不再赘述。
需要说明的是，实际应用中，对于形成阻挡层和籽晶层的工艺方法较为成熟，这里不再赘述。
在某些实施例中，所述互连结构可以用于形成三维NAND型存储器的双大马士革结构。
采用上述实施例中的制作方法形成的互连结构中，形成贯穿第一介质层和第二介质层的两个第一导电柱，其中，所述两个第一导电柱中的每一个第一导电柱的第一部分设置在第一介质层中，其第二部分设置在第二介质层中，并将第二部分的径宽设置成随着所述第二部分的高度的变化而变化，第二介质层的第一参数设置成具有随着第二介质层厚度变化的第一参数范围的介质层，使得在后续的刻蚀工艺制程中，这样，可以通过多步形成互连结构，增强互连结构的可控性；还可以通过改变第一导电柱的第二部分的高度进而改变第一导电柱的径宽，以提高互连结构的可靠性。刻蚀第二介质层形成的第二通孔的径宽具有随着第二通孔中填充的导电材料厚度变化的第二参数范围的通孔。
实际应用中，用于形成互连结构的第一导电柱的深宽比降低，因此，在前序工艺中形成用于沉积导电材料以形成第一导电柱的通孔时，通孔的深宽比也降低，基于此，向深宽比降低的通孔中沉积导电材料的过程中，沉积工艺的工艺窗口增大，提高了填充效果，减少了从而使得第二通孔深宽比降低，进而使得后续的沉积工艺制程中在第二通孔中填充导电材料时，填充缺陷，如侧壁缝隙等缺陷的减少，并且进而减少了导电材料第一导电柱中导电材料发生电子迁移的概率，提高了互连结构的可靠性。
基于上述互连结构的制作方法，形成的互连结构，如图3i所示，包括：
第一介质层301；
第二介质层302，位于所述第一介质层301上；
第三介质层303，位于所述第二介质层302上；
至少一个第一导电柱，贯穿所述第一介质层和所述第二介质层，并且所述至少一个第一导电柱中的每一个第一导电柱彼此之间电隔离，其中，所述至少一个第一导电柱中的每一个第一导电柱包括位于所述第一介质层中的第一部分和位于所述第二介质层中的第二部分，并且所述第二部分的径宽随着所述第二部分的高度的变化而变化；
金属层，贯穿所述第三介质层，其中，所述金属层与所述至少一个第一导电柱连接。
在某些实施例中，所述至少一个第一导电柱的第二部分的径宽随着所述第二部分的高度的增加而增加。
在某些实施例中，所述至少一个第一导电柱的第一部分的径宽等于第二部分的最小径宽。
在某些实施例中，所述第二介质层的第一参数随着所述第二介质层的厚度的变化而变化。
在某些实施例中，所述第二介质层的第一参数包括所述第二介质层的致密度，并且所述第二介质层的致密度随着所述第二介质层的厚度的增加而减小。
在某些实施例中，所述第二介质层的材料与所述第三介质层的材料类型相同；以及所述第二介质层的第一参数具有第一范围，并且所述第三介质层的第一参数具有第一值。
在某些实施例中，所述第一范围中的最大值小于所述第一值。
在某些实施例中，所述第一介质层的材料与所述第二介质层的材料类型不同。
本发明实施例还提供了一种存储器，包括：本发明上述各实施例中任一项所述的互连结构。
需要说明的是：本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (22)

1.一种互连结构，其特征在于，包括：
第一介质层；
第二介质层，位于所述第一介质层上；
第三介质层，位于所述第二介质层上；
至少一个第一导电柱，贯穿所述第一介质层和所述第二介质层，并且所述至少一个第一导电柱中的每一个第一导电柱彼此之间电隔离，其中，所述至少一个第一导电柱中的每一个第一导电柱包括位于所述第一介质层中的第一部分和位于所述第二介质层中的第二部分，并且所述第二部分的径宽随着所述第二部分的高度的变化而变化；
金属层，贯穿所述第三介质层，其中，所述金属层与所述至少一个第一导电柱连接。
2.根据权利要求1所述的互连结构，其特征在于，所述至少一个第一导电柱的第二部分的径宽随着所述第二部分的高度的增加而增加。
3.根据权利要求2所述的互连结构，其特征在于，所述至少一个第一导电柱的第一部分的径宽等于所述第二部分的最小径宽。
4.根据权利要求1至3中任一项所述的互连结构，其特征在于，所述第二介质层的第一参数随着所述第二介质层的厚度的变化而变化。
5.根据权利要求4所述的互连结构，其特征在于，所述第二介质层的第一参数包括所述第二介质层的致密度，并且所述第二介质层的致密度随着所述第二介质层的厚度的增加而减小。
6.根据权利要求1、2、3和5中任一项所述的互连结构，其特征在于，所述第二介质层的材料与所述第三介质层的材料类型相同；以及所述第二介质层的第一参数具有第一范围，并且所述第三介质层的第一参数具有第一值。
7.根据权利要求6所述的互连结构，其特征在于，
所述第一范围中的最大值小于所述第一值。
8.根据权利要求1所述的互连结构，其特征在于，所述第一介质层的材料与所述第二介质层的材料类型不同。
9.一种存储器，其特征在于，包括：一个或多个权利要求1至8中任一项所述的互连结构。
10.一种互连结构的制作方法，其特征在于，包括：
在第一介质层上形成第二介质层；
在所述第二介质层上形成第三介质层；
形成贯穿所述第一介质层和所述第二介质层的至少一个第一导电柱，并且所述至少一个第一导电柱中的每一个第一导电柱彼此之间电隔离；其中，所述至少一个第一导电柱中的每一个第一导电柱包括位于所述第一介质层中的第一部分和位于所述第二介质层中的第二部分，并且所述第二部分的径宽随着所述第二部分的高度的变化而变化；
形成贯穿所述第三介质层的金属层，其中，所述金属层与所述至少一个第一导电柱连接。
11.根据权利要求10所述的制作方法，其特征在于，所述第一介质层的材料与所述第二介质层的材料类型不同。
12.根据权利要求10所述的制作方法，其特征在于，所述至少一个第一导电柱的第二部分的径宽随着所述第二部分的高度的增加而增加。
13.根据权利要求12所述的制作方法，其特征在于，所述至少一个第一导电柱的第一部分的径宽等于所述第二部分的最小径宽。
14.根据权利要求10所述的制作方法，其特征在于，所述在第一介质层上形成第二介质层，包括：
采用随时间变化的沉积参数，在第一介质层上形成所述第二介质层，以使形成的所述第二介质层的第一参数随着所述第二介质层的厚度的变化而变化；所述第二介质层的第一参数具有第一范围。
15.根据权利要求14所述的制作方法，其特征在于，所述第二介质层的第一参数包括所述第二介质层的致密度，其中，所述第二介质层的致密度随着所述第二介质层的厚度的增加而减小。
16.根据权利要求15所述的制作方法，其特征在于，所述沉积参数包括沉积速率；所述在第一介质层上形成第二介质层，包括：
采用随时间增加而增大的第一沉积速率，在所述第一介质层上形成所述第二介质层，以使形成的所述第二介质层的致密度随着所述第二介质层的厚度的增加而减小；
所述第一沉积速率具有第二范围。
17.根据权利要求16所述的制作方法，其特征在于，
所述第二介质层的材料与所述第三介质层的材料相同；所述第三介质层的第一参数具有第一值；
所述在所述第二介质层上形成第三介质层，包括：
采用第二沉积速率，在所述第二介质层上形成所述第三介质层；
所述第二沉积速率具有第二值。
18.根据权利要求17所述的制作方法，其特征在于，所述第二范围中的最小值大于所述第二值。
19.根据权利要求10所述的制作方法，其特征在于，所述方法还包括：
形成贯穿所述第二介质层和所述第三介质层的至少一个第一凹槽；
在所述第三介质层上表面及所述至少一个第一凹槽中形成填充层；
在所述填充层上形成具有预设图案的第一掩膜层；
利用所述第一掩膜层作为掩膜对所述填充层进行第一刻蚀，形成贯穿位于所述第三介质层上的所述填充层的第二凹槽，其中，所述第二凹槽与所述至少一个第一凹槽中的每一个第一凹槽连通；
从所述第二凹槽开始对所述第三介质层进行第二刻蚀，形成沟槽。
20.根据权利要求19所述的制作方法，其特征在于，所述方法还包括：
对位于所述第二介质层中的所述至少一个第一凹槽进行湿法刻蚀，形成至少一个第一通孔；所述第一通孔的径宽随着所述第一通孔的高度的变化而变化；所述沟槽与所述至少一个第一通孔中的每一个第一通孔连通。
21.根据权利要求20所述的制作方法，其特征在于，所述方法还包括：
从所述至少一个第一通孔的底部开始，对所述第一介质层进行第三刻蚀，形成贯穿所述第一介质层的至少一个第二通孔；所述至少一个第二通孔与所述至少一个第一通孔一一对应且连通。
22.根据权利要求21所述的制作方法，其特征在于，所述方法还包括：
向所述沟槽、所述至少一个第一通孔、所述至少一个第二通孔中沉积导电材料，以在所述至少一个第二通孔中形成所述至少一个第一导电柱的第一部分，在所述至少一个第一通孔中形成所述至少一个第一导电柱的第二部分，在所述沟槽中形成所述金属层。
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