JP2002289691A - デュアル・ダマシン相互接続の製作方法およびそれによって製作される構造 - Google Patents

デュアル・ダマシン相互接続の製作方法およびそれによって製作される構造

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JP2002289691A JP2002021019A JP2002021019A JP2002289691A JP 2002289691 A JP2002289691 A JP 2002289691A JP 2002021019 A JP2002021019 A JP 2002021019A JP 2002021019 A JP2002021019 A JP 2002021019A JP 2002289691 A JP2002289691 A JP 2002289691A
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ローレンス・エイ・クレベンジャー
Larry A Nesbit
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Abstract

(57)【要約】 【課題】 デュアル・ダマシン構造を製作する構造およ
び方法を提供すること。 【解決手段】 半導体基板上に相互接続を形成する方法
（および構造）は、半導体基板上に形成された誘電体中
に相対的に幅の狭い第１の構造を形成するステップと、
前記半導体基板上に形成された前記誘電体中に相対的に
幅の広い第２の構造を形成するステップと、前記第１お
よび第２の構造中にライナを、前記第１の構造が実質的
に埋まり、前記第２の構造が実質的に埋まらないように
形成するステップと、前記ライナの上にメタライゼーシ
ョンを形成して、前記第２の構造を完全に埋めるステッ
プを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に、半導体デバ
イスを形成する方法（および結果として形成される構
造）に関し、詳細には、デュアル・ダマシン相互接続を
形成する方法（および結果として形成される構造）に関
する。
【０００２】
【従来の技術】現在、２８０ｎｍ未満のコンタクト寸法
で銅充てんのためのコンタクトを引くこと、およびコン
タクト開口サイズ３２０ｎｍ未満より下でコンタクトを
確実に引くことは難しい。このことは、近い将来に銅バ
ック・エンドに移行するであろうダイナミック・ランダ
ム・アクセス・メモリ・バック・エンド・オブ・ライン
（ＤＲＡＭ ＢＥＯＬ）プロセスの重要な課題となって
いる。
【０００３】さらに、従来の方法では、数多くの種類の
導電材料をＢＥＯＬプロセスで実施しなければならな
い。
【０００４】さらに、従来の方法では、ＤＲＡＭ ＢＥ
ＯＬを製作する方法と論理ＢＥＯＬを製作する方法が別
々に必要で、そのため、ＤＲＡＭまたは論理ＢＥＯＬを
製作するのに、同じ種類および数のツールを有する異な
る製造ラインが必要となる。
【０００５】最後に、従来の方法は一般に、小構造と大
構造の両方に銅を充てんしようとし、これによって、Ｃ
ｕめっきを可能にするマルチプルＣＶＤおよびアドバン
ストＰＶＤの拡散バリア、ライナなど、費用のかかる追
加のプロセスを必要とする。
【０００６】
【発明が解決しようとする課題】従来の方法の以上の問
題、短所および欠点に鑑み、本発明の目的は、デュアル
・ダマシン構造を製作する構造および方法を提供するこ
とにある。
【０００７】他の目的は、小さなコンタクトには信頼性
の高い材料を充てんし、より幅の広い金属線には例えば
銅を充てんすることにある。
【０００８】
【課題を解決するための手段】本発明の第１の態様で
は、半導体基板上に相互接続を形成する方法が、半導体
基板上に形成された誘電体中に相対的に幅の狭い第１の
構造を形成するステップと、前記半導体基板上に形成さ
れた前記誘電体中に相対的に幅の広い第２の構造を形成
するステップと、前記第１および第２の構造中にライナ
を、前記第１の構造が実質的に埋まり、前記第２の構造
が実質的に埋まらないように形成するステップと、前記
ライナの上にメタライゼーションを形成して、前記第２
の構造を完全に埋めるステップを含む。
【０００９】第２の態様では、半導体基板上に相互接続
を形成する方法が、半導体基板上に形成された誘電体中
にスロットを含むコンタクトを形成するステップと、前
記誘電体中にトラフを形成し、これによってデュアル・
ダマシン構造を形成するステップと（これらのレベルを
マスキングしエッチングする順序を逆にすることができ
ることに留意されたい）、前記誘電体上に厚い導電材料
を付着させるステップと、前記導電材料の上に金属を付
着させて、前記スロットおよびトラフを完全に埋めるス
テップと、前記金属を前記導電材料の表面まで除去し、
または前記金属と前記導電材料の両方を前記誘電体の表
面まで同時に除去するステップと、前記導電材料を選択
的に除去するステップを含む。
【００１０】第３の態様では、半導体デバイスが、半導
体基板と、前記半導体基板上に形成された少なくとも１
つの誘電膜中に形成され、相対的に幅の狭い第１の構造
および相対的に幅の広い第２の構造を含むデュアル・ダ
マシン構造と、前記第１および第２の構造中に、前記第
１の構造を実質的に埋め、前記第２の構造を実質的に埋
めないように形成されたライナと、前記第２の構造を完
全に埋めるように前記ライナの上に形成されたメタライ
ゼーションを含む。
【００１１】本発明のこれらの自明でない固有の利点に
よって、小さなコンタクト（例えばＣ１コンタクト）に
信頼性の高い材料を充てんし、より幅の広い金属線（例
えばＣ１スロット）には例えば銅を充てんすることがで
きる。
【００１２】さらに本発明は、２８０ｎｍ未満の寸法の
コンタクトに銅充てんのためのライナを簡単かつ適切に
形成し、開口サイズ３２０ｎｍ未満のコンタクトに信頼
できる方法でライナを形成する方法を提供する。
【００１３】さらに本発明は、ＢＥＯＬプロセスで実施
しなければならない導電材料の種類数が最小化される、
製造面から見て有利な方法を提供する。さらに、ＤＲＡ
ＭＢＥＯＬおよび論理ＢＥＯＬを同じ方法を使用して製
作することができる。したがって同じ種類および数のツ
ールを有する同じ製造ラインで、ＤＲＡＭデバイスと論
理デバイスの両方を製作することができる。
【００１４】以上の目的、態様および利点、ならびにそ
の他の目的、態様および利点は、図面を参照した本発明
の好ましい実施形態の以下の詳細な説明からより十分に
理解されよう。
【００１５】
【発明の実施の形態】次に図面、具体的には図１〜５を
参照すると、本発明に基づく方法および構造の好ましい
実施形態が示されている。
【００１６】本発明は一般に、デュアル・ダマシン相互
接続を形成する方法（および結果として形成される構
造）を対象とする。
【００１７】図１を参照する。この方法の第１のステッ
プでは、Ｃｌ／Ｍ１誘電体１０３中に、Ｃ１スロット１
０２を含むコンタクト１０１（例えば第１の金属レベル
Ｍ０と第２の金属レベルＭ１の間のＣ１コンタクト）を
エッチングする。この誘電体は、窒化物／酸化物、低Ｋ
ポリマーまたはこれらの組合せとすることができる。
【００１８】ステップ２では、Ｃｌ／Ｍ１ ＴＥＯＳ
（または誘電体）１０３中にＭ１トラフ（ｔｒｏｕｇ
ｈ）１０４をエッチングする。このようなエッチング
は、反応性イオン・エッチング（ＲＩＥ）によって実施
することが好ましい。これらのレベルをマスキングしエ
ッチングする順序を逆にすることができることに留意さ
れたい。
【００１９】したがって図１は、デュアル・ダマシン構
造を形成するためにＣｌ／Ｍ１ ＴＥＯＳまたは誘電体
中にエッチングされたＣ１コンタクト、Ｃ１スロットお
よびＭ１トラフを示す、半導体チップの断面を示す。
【００２０】次に図２を参照する。信頼性の高い厚い
（例えば＜２０００Å）導電材料、例えば化学気相堆積
（ＣＶＤ）させた金属（例えばタングステン）をウェハ
上に付着させる。タングステンの代わりに、窒化チタ
ン、アルミニウムなどを使用することもできる。単に説
明上の理由から、ここではタングステンを使用するもの
とする。
【００２１】導電材料の厚さは、比較的に小さなＣ１コ
ンタクトが実質的に完全に埋まるように調整する。小さ
なＣ１コンタクトとは一般に、深さが約２０００から約
８０００Åのコンタクトである。したがって図２は、タ
ングステン充てん後のウェハを示す。
【００２２】次いで、図３に示すように、銅のような金
属または先の第１の付着金属とは異なる別の導電材料
を、めっき、物理気相堆積または化学気相堆積によって
タングステンの上に付着させて、相対的に幅の広い線
（例えばＣ１スロットおよびＭ１金属トラフ）を完全に
埋める。
【００２３】続いて図４では、ＣＭＰによって銅を、コ
ンタクト充てん材料（例えばタングステン）の表面まで
研磨するか、または銅とコンタクト充てん材料の両方を
誘電体の表面まで同時に研磨する。
【００２４】次いで、図５に示すように、選択的エッチ
ングまたは選択的ＣＭＰによって、タングステンを選択
的に除去する。このように形成した構造の上に、後続の
誘電膜および金属層を付着させることができる。したが
って図５は、選択的エッチングまたはＣＭＰによってタ
ングステンを選択的に除去した後のウェハの断面を示
す。
【００２５】本発明の自明でない固有の特徴によって、
小さなコンタクト（例えばＣ１コンタクト）に信頼性の
高い材料（例えばＣＶＤ金属）を充てんし、より幅の広
い金属線（例えばＣ１スロット）には例えば銅を充てん
することができる。したがって本発明は、実質的により
小さな領域／構造にはＣＶＤ金属を充てんし、より幅の
広い領域／構造には銅メタライゼーションを充てんす
る。
【００２６】さらに本発明は、２８０ｎｍ未満の寸法の
コンタクトに銅充てんのためのライナを簡単かつ適切に
形成し、開口サイズ３２０ｎｍ未満のコンタクトに信頼
できる方法でライナを形成する。
【００２７】さらに本発明は、ＢＥＯＬプロセスで実施
しなければならない導電材料の種類数が最小化される、
製造面から見て有利な方法を提供する。さらに、ＤＲＡ
ＭＢＥＯＬおよび論理ＢＥＯＬを同じ方法を使用して製
作することができる。したがって同じ種類および数のツ
ールを有する同じ製造ラインで、ＤＲＡＭデバイスと論
理デバイスの両方を製作することができる。
【００２８】本発明を、好ましい実施形態に関して説明
してきたが、当業者なら、添付の請求項の趣旨および範
囲に含まれる変更を加えて本発明を実施できることを理
解しよう。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３０】（１）半導体基板上に相互接続を形成する
方法であって、半導体基板上に形成された誘電体中に相
対的に幅の狭い第１の構造を形成するステップと、前記
半導体基板上に形成された前記誘電体中に相対的に幅の
広い第２の構造を形成するステップと、前記第１および
第２の構造中にライナを、前記第１の構造が実質的に埋
まり、前記第２の構造が実質的に埋まらないように形成
するステップと、前記ライナの上にメタライゼーション
を形成して、前記第２の構造を完全に埋めるステップと
を含む方法。 （２）前記ライナが、化学気相堆積（ＣＶＤ）金属、物
理気相堆積（ＰＶＤ）金属およびめっきライナのうちの
１つを含む、前記（１）に記載の方法。 （３）前記ライナが、タングステン、アルミニウムおよ
び窒化チタンのうちの少なくとも１つを含む、前記
（１）に記載の方法。 （４）前記メタライゼーションが銅を含む、前記（１）
に記載の方法。 （５）半導体基板上に相互接続を形成する方法であっ
て、半導体基板上に形成された誘電体中にスロットを含
むコンタクトを形成するステップと、前記誘電体中にト
ラフを形成し、これによってデュアル・ダマシン構造を
形成するステップと、前記誘電体上に導電材料を付着さ
せるステップと、前記導電材料の上に金属を付着させ
て、前記スロットおよびトラフを完全に埋めるステップ
と、前記金属を前記導電材料の表面まで除去し、または
前記金属と前記導電材料の両方を前記誘電体の表面まで
同時に除去するステップと、前記導電材料を選択的に除
去するステップとを含む方法。 （６）前記誘電体が、テトラエチルオルトシリカート
（ＴＥＯＳ）、シランおよび他の低Ｋポリマー誘電体の
うちの１つを含む、前記（５）に記載の方法。 （７）前記コンタクトが、前記半導体基板上に形成され
た第１の金属レベルと第２の金属レベルの間に形成され
たコンタクトを含む、前記（６）に記載の方法。 （８）前記導電材料がタングステンを含む、前記（５）
に記載の方法。 （９）前記タングステンが、化学気相堆積（ＣＶＤ）タ
ングステン、物理気相堆積（ＰＶＤ）タングステンおよ
びめっきタングステンを含む、前記（８）に記載の方
法。 （１０）前記導電材料の厚さが、前記相対的に小さなコ
ンタクトが完全に埋まるように調整される、前記（５）
に記載の方法。 （１１）前記金属が銅を含む、前記（５）に記載の方
法。 （１２）前記金属が、化学機械研磨（ＣＭＰ）によって
除去される、前記（５）に記載の方法。 （１３）選択的に除去する前記ステップが、選択的エッ
チングによって前記導電材料を選択的に除去することを
含む、前記（５）に記載の方法。 （１４）選択的に除去する前記ステップが、選択的ＣＭ
Ｐによって前記導電材料を選択的に除去することを含
む、前記（５）に記載の方法。 （１５）結果として形成された構造上に後続の誘電膜お
よび金属層を付着させるステップをさらに含む、前記
（５）に記載の方法。 （１６）半導体基板上に相互接続を形成する方法であっ
て、半導体基板上に形成された誘電体中の第１の金属レ
ベルと第２の金属レベルの間に、スロットを含むトラフ
を形成するステップと、前記誘電体中にコンタクトを形
成し、これによってデュアル・ダマシン構造を形成する
ステップと、前記誘電体上に導電材料を付着させるステ
ップと、前記導電材料の上に金属を付着させて、前記ス
ロットおよびトラフを完全に埋めるステップと、前記金
属を前記導電材料の表面まで除去し、または前記金属と
前記導電材料の両方を前記誘電体の表面まで同時に除去
するステップと、前記導電材料を選択的に除去するステ
ップとを含む方法。 （１７）半導体基板と、前記半導体基板上に形成された
少なくとも１つの誘電膜中に形成され、相対的に幅の狭
い第１の構造および相対的に幅の広い第２の構造を含む
デュアル・ダマシン構造と、前記第１および第２の構造
中に、前記第１の構造を実質的に埋め、前記第２の構造
を実質的に埋めないように形成されたライナと、前記第
２の構造を完全に埋めるように前記ライナの上に形成さ
れたメタライゼーションとを含む半導体デバイス。
【図面の簡単な説明】
【図１】本発明に基づく半導体チップの概略断面図であ
る。
【図２】タングステン充てん後のチップ（ウェハ）の横
断面図である。
【図３】タングステンの上に形成された銅を示す半導体
チップの横断面図である。
【図４】トラフ（例えばＣ１スロット）の内部を除くタ
ングステンの上の銅の除去を示す半導体チップの横断面
図である。
【図５】選択的エッチングまたは化学機械研磨（ＣＭ
Ｐ）によるタングステンの選択的除去後のウェハの横断
面図である。
【符号の説明】
１０１ Ｃ１コンタクト １０２ Ｃ１スロット １０３ Ｃｌ／Ｍ１誘電体 １０４ Ｍ１トラフ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローレンス・エイ・クレベンジャー アメリカ合衆国12540 ニューヨーク州ラ グランゲビル アンドリューズ・ロード 90 (72)発明者 ラリー・エイ・ネズビット アメリカ合衆国05495 バーモント州ウィ リストン ワイルドフラワー・サークル 458 Ｆターム(参考） 5F033 HH08 HH11 HH19 HH33 JJ01 JJ08 JJ11 JJ19 JJ33 KK08 KK19 KK33 MM02 MM12 MM29 NN06 NN34 PP06 PP14 PP27 PP28 QQ08 QQ09 QQ13 QQ37 QQ48 RR02 RR04 RR05 RR21 SS04 VV16

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に相互接続を形成する方法で
    あって、 半導体基板上に形成された誘電体中に相対的に幅の狭い
    第１の構造を形成するステップと、 前記半導体基板上に形成された前記誘電体中に相対的に
    幅の広い第２の構造を形成するステップと、 前記第１および第２の構造中にライナを、前記第１の構
    造が実質的に埋まり、前記第２の構造が実質的に埋まら
    ないように形成するステップと、 前記ライナの上にメタライゼーションを形成して、前記
    第２の構造を完全に埋めるステップとを含む方法。
  2. 【請求項２】前記ライナが、化学気相堆積（ＣＶＤ）金
    属、物理気相堆積（ＰＶＤ）金属およびめっきライナの
    うちの１つを含む、請求項１に記載の方法。
  3. 【請求項３】前記ライナが、タングステン、アルミニウ
    ムおよび窒化チタンのうちの少なくとも１つを含む、請
    求項１に記載の方法。
  4. 【請求項４】前記メタライゼーションが銅を含む、請求
    項１に記載の方法。
  5. 【請求項５】半導体基板上に相互接続を形成する方法で
    あって、 半導体基板上に形成された誘電体中にスロットを含むコ
    ンタクトを形成するステップと、 前記誘電体中にトラフを形成し、これによってデュアル
    ・ダマシン構造を形成するステップと、 前記誘電体上に導電材料を付着させるステップと、 前記導電材料の上に金属を付着させて、前記スロットお
    よびトラフを完全に埋めるステップと、 前記金属を前記導電材料の表面まで除去し、または前記
    金属と前記導電材料の両方を前記誘電体の表面まで同時
    に除去するステップと、 前記導電材料を選択的に除去するステップとを含む方
    法。
  6. 【請求項６】前記誘電体が、テトラエチルオルトシリカ
    ート（ＴＥＯＳ）、シランおよび他の低Ｋポリマー誘電
    体のうちの１つを含む、請求項５に記載の方法。
  7. 【請求項７】前記コンタクトが、前記半導体基板上に形
    成された第１の金属レベルと第２の金属レベルの間に形
    成されたコンタクトを含む、請求項６に記載の方法。
  8. 【請求項８】前記導電材料がタングステンを含む、請求
    項５に記載の方法。
  9. 【請求項９】前記タングステンが、化学気相堆積（ＣＶ
    Ｄ）タングステン、物理気相堆積（ＰＶＤ）タングステ
    ンおよびめっきタングステンを含む、請求項８に記載の
    方法。
  10. 【請求項１０】前記導電材料の厚さが、前記相対的に小
    さなコンタクトが完全に埋まるように調整される、請求
    項５に記載の方法。
  11. 【請求項１１】前記金属が銅を含む、請求項５に記載の
    方法。
  12. 【請求項１２】前記金属が、化学機械研磨（ＣＭＰ）に
    よって除去される、請求項５に記載の方法。
  13. 【請求項１３】選択的に除去する前記ステップが、選択
    的エッチングによって前記導電材料を選択的に除去する
    ことを含む、請求項５に記載の方法。
  14. 【請求項１４】選択的に除去する前記ステップが、選択
    的ＣＭＰによって前記導電材料を選択的に除去すること
    を含む、請求項５に記載の方法。
  15. 【請求項１５】結果として形成された構造上に後続の誘
    電膜および金属層を付着させるステップをさらに含む、
    請求項５に記載の方法。
  16. 【請求項１６】半導体基板上に相互接続を形成する方法
    であって、 半導体基板上に形成された誘電体中の第１の金属レベル
    と第２の金属レベルの間に、スロットを含むトラフを形
    成するステップと、 前記誘電体中にコンタクトを形成し、これによってデュ
    アル・ダマシン構造を形成するステップと、 前記誘電体上に導電材料を付着させるステップと、 前記導電材料の上に金属を付着させて、前記スロットお
    よびトラフを完全に埋めるステップと、 前記金属を前記導電材料の表面まで除去し、または前記
    金属と前記導電材料の両方を前記誘電体の表面まで同時
    に除去するステップと、 前記導電材料を選択的に除去するステップとを含む方
    法。
  17. 【請求項１７】半導体基板と、 前記半導体基板上に形成された少なくとも１つの誘電膜
    中に形成され、相対的に幅の狭い第１の構造および相対
    的に幅の広い第２の構造を含むデュアル・ダマシン構造
    と、 前記第１および第２の構造中に、前記第１の構造を実質
    的に埋め、前記第２の構造を実質的に埋めないように形
    成されたライナと、 前記第２の構造を完全に埋めるように前記ライナの上に
    形成されたメタライゼーションとを含む半導体デバイ
    ス。
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