KR20100124894A - 깊은 콘택 구조체를 갖는 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
누설 전류 및 접촉 저항을 개선할 수 있는 깊은 콘택 구조체를 구비한 반도체 장치 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 장치는 반도체 기판, 상기 반도체 기판상에 형성되는 제 1 층간 절연막, 상기 제 1 층간 절연막 내부에 형성되고 상부 측벽 및 상기 상부 측벽으로부터 상기 반도체 기판 쪽으로 향해 연속적으로 연장되는 하부 측벽을 갖는 콘택 플러그, 상기 콘택 플러그 상부면 및 그 주변부를 노출시키는 홀을 포함하는 제 2 층간 절연막, 및 상기 제 2 층간 절연막 내부의 홀 내에 매립되어 구성되는 콘택 패드를 포함하며, 상기 콘택 플러그의 상부면 및 상기 상부 측벽의 일부는 상기 콘택 패드 내부로 돌출되어 구성되고, 상기 콘택 패드 내부에 위치하는 상기 콘택 플러그의 상기 상부 측벽은 포지티브 슬로프를 갖는다.
구리, 다마신, 깊은 콘택, 워드라인
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 높은 어스펙트비를 갖는 배선 연결체를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 제조 분야에서 기술적 발전이 계속됨으로써, 더 높은 소자 밀도, 더 낮은 전력 소비 및 더 높은 동작 속도를 갖는 고집적 반도체 장치가 개발되고 있다. 이와 같은 고집적 반도체 장치는 회로 패턴들간의 전기적 연결을 위해 다층 배선 구조가 채용되고 있다.
이러한 다층 배선 구조는 비아홀(via hole)내에 형성되는 콘택 플러그 및 상기 콘택 플러그상에 배치되는 콘택 패드의 상하 연속적인 배치로 얻어진다.
현재, 콘택 플러그로는 공간 매립 특성이 우수한 텅스텐(W) 금속 물질이 주로 이용되고 있고, 콘택 패드로는 비저항 특성이 우수한 알루미늄 합금막(Al-alloy) 또는 구리(Cu) 금속막이 주로 이용되고 있다.
일반적으로 알루미늄 합금막은 패터닝이 용이하다는 장점이 있으나, 구리 금 속막보다는 낮은 전류 전달 특성을 갖고, 열에 대해 안정하지 않다는 단점이 있다. 한편, 구리 금속막은 열적 안정성을 가지며 낮은 비저항 특성에 의해 높은 전류 전달 특성을 확보할 수 있으나, 기존의 식각 공정으로 패터닝을 할 수 없다.
현재, 반도체 장치에서는 구리 금속막의 패터닝을 위해 다마신(damascene) 공정이 제안되었으며, 이러한 다마신 공정을 이용하여, 구리 금속막을 금속 배선 재료로 이용하고 있다.
도 1은 구리 금속막을 배선 재료로 이용한 일 예를 보여주는 도면이다.
도 1을 참조하여 설명하면, 회로 패턴(도시되지 않음)을 포함하는 반도체 기판(10) 상부에 제 1 층간 절연막(20)을 형성한다. 제 1 층간 절연막(20)내에 콘택홀(도시되지 않음)을 형성하고, 상기 콘택홀내에 매립 금속막, 예컨대 텅스텐 금속막을 충전하여 콘택 플러그(30)를 형성한다. 그 후, 콘택 플러그(30)가 형성된 제 1 층간 절연막(20) 상부에 제 2 층간 절연막(40)을 형성하고, 상기 콘택 플러그(30) 및 그 주변부가 노출되도록 제 2 층간 절연막(40)을 식각하여 다마신 콘택홀(도시되지 않음)을 형성한다. 이때, 콘택 플러그(30)의 완벽한 노출 및 콘택 면적을 증가시키기 위해, 다마신 콘택홀을 형성하기 위한 식각은 과도하게 진행될 수 있으며, 이에, 콘택 플러그(30)의 상부 및 상부 양측벽이 일부 노출될 수 있다. 다음, 다마신 콘택홀이 충진되도록 구리 금속막을 증착하고, 상기 구리 금속막을 화학적 기계적 연마하여, 구리 패드(50)를 형성한다. 알려진 바와 같이, 구리 금속막은 상기 다마신 콘택홀 내벽에 구리 씨드층(50a) 형성 후, 구리 씨드층(50a)을 기초로 하여 구리 금속막(50)을 증착한다.
그런데, 현재 고집적 반도체 장치의 콘택 플러그(30)는 그 폭이 노광 한계 이하의 수준으로 감소되고 있으므로, 콘택 플러그(30)의 어스펙트 비(aspect ratio)가 점점 증대되는 추세이며, 제 1 층간 절연막(20)의 하부로 갈수록 콘택홀(도시되지 않음)을 형성하기 위한 식각 가스가 전량(全量) 전달되지 않게 되어, 상기 콘택 플러그(30)의 측벽은 네가티브 슬로프(negative slope)를 갖게 된다. 특히, 상변화 메모리 장치의 워드라인 콘택부와 같이, 매우 깊은 깊이를 갖는 콘택 플러그의 경우, 그 측벽의 경사가 더욱 심각하다.
이와 같은 네가티브 슬로프를 갖는 콘택 플러그(30)의 노출된 표면에 상기 구리 씨드층(50a)을 증착하게 되면, 네가티브 슬로프를 갖는 측벽으로 인해, 상기 구리 씨드층(50a)이 오버행(overhang)을 갖도록 불균일하게 증착된다. 즉, 구리 씨드층(50)이 콘택 플러그(30)의 상부면에는 다소 두꺼운 형태로 되면서, 제 1 층간 절연막(20)과 콘택 플러그(30)의 측벽이 이루는 모서리 부분에 거의 형성되지 않아, 도 1에 보여지는 바와 같이, 상기 모서리 부분에 보이드(voide:V)가 발생된다. 이와 같은 보이드(V)는 반도체 장치의 누설원으로 작용될 수 있다. 여기서, 구리 금속막(50)의 증착 후, 구리 씨드층(50a)이 보여지지 않는 것이 일반적이나, 도 1에서는 설명의 편의를 위해 구리 씨드층(50a)을 표시하였다.
또한, 도 2에 도시된 바와 같이, 깊은 깊이의 콘택 구조체의 경우, 콘택 플러그(30)의 측벽 경사가 더욱 심해져서, 콘택 플러그(30)의 상부 모서리 부분이 마스크로 작용된다. 이로 인해, 콘택 플러그(30)의 상부 측벽에 존재하는 제 1 층간 절연막(20a)이 잔류될 수 있다. 이렇게 잔류하는 제 1 층간 절연막(20a)으로 인 해, 콘택 플러그(30)의 측벽이 차폐되어, 구리 패드(50)의 접촉 면적을 감소시켜, 접촉 저항을 증대시키게 된다.
따라서, 본 발명의 목적은 전기적 신뢰성을 개선할 수 있는 깊은 콘택 구조체를 구비한 반도체 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 누설 전류 및 접촉 저항을 개선할 수 있는 깊은 콘택 구조체를 구비한 반도체 장치의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한, 본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판, 상기 반도체 기판 상부에 형성되는 제 1 층간 절연막, 상기 제 1 층간 절연막 내부에 형성되며, 보잉(bowing) 형태의 상부 측벽을 갖는 콘택 플러그, 및 상기 콘택 플러그 상부에 형성되는 콘택 패드를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는, 반도체 기판, 상기 반도체 기판상에 형성되는 제 1 층간 절연막, 상기 제 1 층간 절연막 내부에 형성되고 상부 측벽 및 상기 상부 측벽으로부터 상기 반도체 기판 쪽으로 향해 연속적으로 연장되는 하부 측벽을 갖는 콘택 플러그, 상기 콘택 플러그 상부면 및 그 주변부를 노출시키는 홀을 포함하는 제 2 층간 절연막, 및 상기 제 2 층간 절연막 내부의 홀 내에 매립되어 구성되는 구리 콘택 패드를 포함하며, 상기 콘택 플러그의 상부면 및 상기 상부 측벽의 일부는 상기 구리 콘택 패드 내부로 돌출되어 구성되고, 상기 구리 콘택 패드 내부에 위치하는 상기 콘택 플러그의 상기 상부 측벽은 포지티브 슬로프를 갖는다.
또한, 본 발명의 또 다른 실시예 따른 반도체 장치의 제조방법은 다음과 같다. 반도체 기판 상부에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막에 보잉 형태의 상부 측벽 및 상기 상부 측벽으로부터 연속적으로 연장되며 비등방성 형태의 하부 측벽을 갖는 콘택홀을 형성한다. 그 후, 상기 콘택홀내에 금속막을 충진하여, 콘택 플러그를 형성한 다음, 상기 콘택 플러그 상부에 콘택 패드를 형성한다.
본 발명에 따르면, 층간 절연막의 상부로부터 비등방성 예비홀, 등방성 예비홀 및 비등방성 예비홀을 형성한 다음, 상부의 비등방성 예비홀을 제거하므로써, 상부 측벽이 포지티브 슬로프를 갖는 콘택 플러그를 형성한다. 이에 따라, 후속의 콘택 패드 형성시, 상기 포지티브 슬로프를 갖는 콘택 플러그 구조에 따라, 콘택 패드를 형성하기 위한 씨드층이 고르게 증착되어, 보이드 없이 콘택 패드를 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 도면을 참조하여 설명하도록 한다.
본 실시예는 네가티브 측벽 프로파일을 갖는 비교적 깊은 콘택 구조체에 적용되는 것으로, 이하의 콘택홀 및 콘택 플러그는 상변화 메모리 장치의 워드라인 콘택과 같이, 어스펙트비가 다른 콘택홀에 비해 상대적으로 높은 콘택홀 및 콘택 플러그를 지시한다.
도 3을 참조하면, 본 발명의 콘택 구조체는 반도체 기판(100) 상에 비교적 두꺼운 두께로 형성된 제 1 층간 절연막(121)을 포함한다. 여기서, 반도체 기판(100)과 제 1 층간 절연막(121) 사이에 각종 회로 소자들(도시되지 않음), 상기 회로 소자에 신호를 전달하기 위한 각종 연결 부재들(도시되지 않음), 및 이들 간을 전기적으로 절연시키기 위한 절연막(도시되지 않음)이 추가로 개재될 수 있다.
제 1 층간 절연막(121) 내부에 상부 측벽(140u) 및 상기 상부 측벽(140u)으로부터 상기 반도체 기판(100) 쪽으로 향해 연속적으로 연장되는 하부 측벽(140l)을 갖는 콘택 플러그(40)가 형성되어 있다. 여기서, 상부 측벽(140u)은 등방성 형태, 예컨대, 보잉(bowing) 형태를 가질 수 있고, 하부 측벽(140l)은 비등방성 형태, 예컨대, 반도체 기판(100)에 대해서 수직을 이루는 형태로 구성될 수 있다. 하지만, 상기 하부 측벽(140l)은 이론적으로는 반도체 기판(100)에 대해 수직을 이루어야 하나, 공정 조건, 특히 깊은 콘택 구조체인 경우 실질적으로 네가티브 슬로프를 갖게 된다.
콘택 플러그(140)를 포함하는 제 1 층간 절연막(121) 상부에 상기 콘택 플러그(140)의 상부면 및 그 주변부를 노출시키는 다마신 콘택홀(DH)을 포함하는 제 2 층간 절연막이 형성되어 있으며, 상기 다마신 콘택홀(DH)내에 콘택 패드(160), 예컨대 구리 콘택 패드가 형성되어 있다
여기서, 콘택 플러그(140))의 상부면 및 상부 측벽(140u) 일부는 상기 콘택 패드(160) 내부로 돌출되어져 구성되고, 상기 콘택 플러그(140)의 상부 측벽(140u) 중 상기 콘택 패드(160)에 덮여 있는 부분(145)은 포지티브 슬로프를 갖도록 구성된다. 이와 같이 콘택 플러그(140)의 상부가 콘택 패드(160) 내부로 삽입되고, 삽 입되는 부분의 상부 측벽 부분(145)이 포지티브 슬로프를 가짐에 따라, 보이드 없이, 콘택 플러그(140)의 상면 및 측벽이 상기 콘택 패드(160)와 콘택된다.
본 실시예에서는 콘택 패드(160)측으로 돌출되는 콘택 플러그(140)의 상부 측벽이 포지티브 슬로프를 갖는 것이 중요하다. 이에 따라, 콘택 패드(160)를 형성하기 위한 금속 씨드층(도시되지 않음)이 콘택 플러그(140) 상부 및 포지티브 슬로프를 갖는 상부 측벽 부분(145)에 고르게 증착이 이루어져서, 콘택 패드(160)가 다마신 콘택홀(DH) 내부를 완전히 충전시키도록 구성된다.
따라서, 다마신 콘택홀(DH)내에 보이드가 존재하지 않게 되고, 콘택 플러그(140)의 상부 측벽이 의도한 양만큼 노출이 이루어져, 콘택 저항을 감소시킬 수 있다.
이하, 도 4 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 배선 구조체의 제조방법에 대해 설명한다.
도 4를 참조하면, 반도체 기판(100) 상부에 예비 제 1 층간 절연막(120)을 형성한다. 상기 예비 제 1 층간 절연막(120)은 예를 들어, 실리콘 산화막 계열의 절연막이 이용될 수 있으며, 제 1 층간 절연막의 타겟 두께보다 500 내지 700Å 두께만큼 더 두껍게 예를 들어, 5500 내지 6500Å 두께로 형성될 수 있다. 예비 제 1 층간 절연막(120) 상부에 콘택홀을 한정하기 위한 마스크 패턴으로서, 포토레지스트 패턴(130)을 공지의 포토리소그라피 방식으로 형성한다. 다음, 포토레지스트 패턴(130)을 마스크로 이용하여, 상기 예비 제 1 층간 절연막(120)을 전체 두께의 일부분만을 제 1 식각(E1)한다. 여기서, 제 1 식각(E1)은 상기 제 1 층간 절연막의 타겟보다 추가로 증착된 두께, 즉, 500 내지 700Å 정도 진행함이 바람직하다. 상기 제 1 식각(E1)은 예를 들어, 비등방성 식각 방식일 수 있으며, 이러한 비등방성 식각은 상기 예비 제 1 층간 절연막(120)이 실리콘 산화막 계열일 경우, CF4 가스 및 CHF3 가스의 혼합 가스로 진행될 수 있다. 이와 같은 제 1 식각(E1)에 의해, 상기 예비 제 1 층간 절연막(120)에 제 1 예비홀(PH1)을 형성한다. 이때, 비등방성 식각은 알려진 바와 같이 상기 예비 제 1 층간 절연막(120)을 반도체 기판(100) 표면에 대해 실질적으로 수직인 방향으로 식각하는 것을 의미한다. 하지만, 깊이에 따른 식각 가스 전달 특성의 차이에 따라, 하부로 갈수록 직경이 감소되는 네가티티브 측벽 프로파일, 즉, 홀의 측벽이 네가티브 슬로프를 가질 수 있다.
계속해서 도 5를 참조하면, 포토레지스트 패턴(130)을 이용하여, 제 1 예비홀(PH1) 하부의 예비 제 1 층간 절연막(120)을 제 2 식각(E2)을 통해 식각하여, 제 2 예비홀(PH2)을 형성한다. 상기 제 2 식각(E2)은 상기 제 2 예비홀(PH2)의 측벽이 보잉(bowing) 형태를 가질 수 있도록 등방성 식각 방식을 통해 진행될 수 있다. 이와 같은 제 2 식각(E2)은 10 내지 50 mTorr 수준의 저압 및 0 내지 500W 수준의 낮은 파워를 인가한 상태에서, C4F8 가스를 10 내지 400ssccm 정도 제공하여 진행될 수 있다. 이때, 상기 제 2 예비홀(PH2)은 상기 제 1 예비홀(PH1)의 하부 종점으로부터 등방성 식각을 통해 형성됨에 따라, 제 2 예비홀(PH2)은 상기 제 1 예비홀(PH1)과 제 2 예비홀(PH2)의 접점 부분으로부터 하부로 갈수록 서서히 포지티브(positive) 형태의 슬로프를 갖다가, 다시 네거티브 슬로프로 선회한다.
도 6을 참조하면, 제 2 예비홀(PH2)이 형성된 상태에서, 상기 포토레지스트 패턴(130)을 마스크로 이용하여, 반도체 기판(100)이 노출되도록 상기 예비 제 1 층간 절연막(120)을 제 3 식각(E3)함으로써, 제 3 예비홀(PH3)을 형성한다. 이로써, 예비 제 1 층간 절연막(120)내에 콘택홀(H1)을 완성한다. 상기 제 3 식각(E3)은 상기 제 1 식각(E1)과 마찬가지로 비등방성 식각일 수 있으며, 그 식각 방법 역시 제 1 식각(E1)과 동일할 수 있다. 하지만, 제 3 예비홀(PH3)은 제 1 예비홀(PH1)보다 반도체 기판(100)측에 위치하므로, 제 3 식각(E3)의 가스 전달량이 제 1 식각(E1)시의 가스 전달량보다 현격히 적을 수 있다. 이에 따라, 제 3 예비홀(PH3)의 측벽은 제 1 예비홀(PH1)보다 더 큰 네가티브 슬로프를 가질 수 있다. 이와 같은 식각 방식에 따라, 예비 제 1 층간 절연막(120)내에 형성되는 콘택홀(H1)은 중심 부분이 등방성 형태를 갖게 된다.
여기서, 본 실시예에서 상기 콘택홀(H1)을 형성하기 위한 식각시, 상기 제 3 식각(E3)시, 반도체 기판(100)이 노출되도록 예비 제 1 층간 절연막(120)을 식각한다고 설명하였지만, 반도체 기판(100)과 예비 제 1 층간 절연막(120) 사이에 소정의 층이 개재되어 있는 경우, 제 1 층간 절연막(120)의 저부에 있는 상기 소정의 층이 노출될 때까지 제 3 식각(E3)을 진행할 수도 있다.
또한, 본 실시예에서는 예비 제 1 층간 절연막(120)을 단일의 층으로 구성하고, 식각 방식을 달리하여 본 실시예와 같은 콘택홀(H1)을 제작하였으나, 도 7에 도시된 바와 같이, 제 1 층간 절연막(120)을 식각 성향이 다른 제 1 내지 제 3 서브 층간 절연막(120a,120b,120c)으로 구성하여 본 실시예와 같은 콘택홀(H1)을 제 작할 수도 있다. 즉, 제 1 및 제 3 서브 층간 절연막(120a,120c)은 비등방성 식각이 용이한 물질로 구성하고, 제 2 서브 층간 절연막(120b)은 등방성 식각이 용이한 물질로 구성하여, 본 실시예와 같은 콘택홀(H1)을 제작할 수도 있다.
다음, 도 8을 참조하면, 상기 포토레지스트 패턴(130)을 공지의 방식으로 제거한 다음, 결과물 표면에 식각 잔재물들이 제거되도록 클리닝 공정을 실시한다. 이어서, 상기 콘택홀(H1)이 충분히 매립될 수 있도록 제 1 층간 절연막(120) 상부에 매립 도전층(135)을 증착한다. 상기 매립 도전층(135)은 매립 특성이 우수한 텅스텐 금속막이 이용될 수 있다. 도면에 도시되지는 않았지만, 상기 클리닝 공정 및 상기 매립 도전층(135)의 증착 공정 사이에, 콘택홀(H1)을 포함하는 제 1 층간 절연막(120)의 결과물 표면에 장벽 금속막을 더 형성할 수 있다.
도 9를 참조하면, 상기 도전층(135) 및 상기 예비 제 1 층간 절연막(120)을, 상기 제 2 예비홀(PH2)이 시작되는 지점까지 화학적 기계적 연마하여, 콘택 플러그(140)를 형성한다. 이에 따라, 예비 제 1 층간 절연막(120) 상부에 잔류하는 도전층(135)과 함께, 상기 제 1 예비홀(PH1)에 매립된 도전층(135)까지 모두 제거된다. 따라서, 예비 제 1 층간 절연막(120)은 타겟 두께를 갖는 제 1 층간 절연막(121)이 되고, 상기 콘택 플러그(140)의 상부 측벽(140u)은 제 2 예비홀(PH2)의 형태와 같이 등방성 형태를 갖도록 형성되고, 그 하부 측벽(140l)은 제 3 예비홀(PH3)의 형태와 같이 비등방성 형태를 갖도록 형성된다.
다음, 도 10을 참조하여 설명하면, 콘택 플러그(140)가 형성된 제 1 층간 절연막(121) 상부에, 제 2 층간 절연막(150)을 증착한다. 제 2 층간 절연막(150) 역 시 제 1 층간 절연막(120)과 마찬가지로, 실리콘 산화막 계열의 절연막일 수 있다. 다음, 상기 콘택 플러그(140) 및 그 주변부가 노출되도록 제 2 층간 절연막(150)의 소정 부분을 식각하여, 다마신 콘택홀(H2)을 형성한다. 다마신 콘택홀(H2)은 상기 콘택 플러그(140)보다는 큰 직경(폭)을 갖도록 형성될 수 있다. 아울러, 상기 다미신 콘택홀(H2)을 형성하기 위한 제 2 층간 절연막(150)의 식각 공정시, 상기 콘택 플러그(140)의 상부 표면 및 상부 측벽(145) 일부가 노출될 수 있도록 과도 식각을 진행하여 줌이 바람직하다. 이는 이후 형성될 패드와 상기 콘택 플러그(140)간의 접촉 면적을 증대시켜, 접촉 저항을 줄이기 위함이다. 이러한 과도 식각에 따라, 상기 다마신 콘택홀(H2)의 하부면은 상기 제 1 층간 절연막(121)과 제 2 층간 절연막(150)의 경계면 이하에 위치하게 된다. 이에 따라, 상기 콘택 플러그(140) 상부가 상기 다마신 콘택홀(H2)내로 돌출되어 진다.
그 후, 제 2 층간 절연막(150) 표면 및 상기 다마신 콘택홀(H2) 표면에 구리 씨드층(155)을 형성한다. 이때, 상기 다마신 콘택홀(H2)내에 돌출된 상기 콘택 플러그(140)의 측벽 부분(145)은 포지티브 슬로프를 가짐에 따라, 상기 구리 씨드층(155)은 다마신 콘택홀(H2)의 표면은 물론 상기 돌출된 콘택 플러그(140) 표면에 고르게 형성된다.
이렇게 고르게 증착된 구리 씨드층(155)을 기초로 하여, 상기 구리 씨드층(155) 상부에 구리 금속막을 상기 다마신 콘택홀(H2)이 충분히 충진될 수 있도록 증착한다. 그 후, 상기 구리 금속막을 상기 제 2 층간 절연막(150) 표면이 노출되도록 화학적 기계적 연마하여, 구리 콘택 패드(160, 도 3 참조)를 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 층간 절연막의 상부로부터 비등방성 예비홀, 등방성 예비홀 및 비등방성 예비홀을 형성한다음, 상부의 비등방성 예비홀을 제거하므로써, 상부 측벽이 포지티브 슬로프를 갖는 콘택 플러그를 형성한다. 이에 따라, 후속의 콘택 패드 형성시, 보이드 없이 콘택 패드를 형성할 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서는 콘택 패드로서 구리 금속막을 예로 들어 설명하였고, 콘택 플러그로서 텅스텐막을 예로 들어 설명하였지만, 여기에 한정되지 않고, 다양한 금속막이 여기에 이용될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 및 도 2는 일반적인 깊은 콘택 구조체를 보여주는 단면도,
도 3은 본 발명의 일 실시예에 따른 깊은 콘택 구조체를 구비한 반도체 장치의 단면도, 및
도 4 내지 도 10은 본 발명의 일 실시예에 따른 깊은 콘택 구조체를 갖는 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 121 : 제 1 층간 절연막
140 : 콘택 플러그 150 : 제 2 층간 절연막
155 : 구리 씨드층 160 : 콘택 패드
Claims (23)
- 반도체 기판;상기 반도체 기판 상부에 형성되는 제 1 층간 절연막;상기 제 1 층간 절연막 내부에 형성되며, 보잉(bowing) 형태의 상부 측벽을 갖는 콘택 플러그; 및상기 콘택 플러그 상부에 형성되는 콘택 패드를 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 콘택 플러그는 상기 상부 측벽으로부터 상기 반도체 기판쪽으로 연장되는 하부 측벽을 더 포함하고,상기 하부 측벽은 상기 반도체 기판 표면에 대해 네가티브 슬로프(negative slope)를 갖도록 형성되는 반도체 장치.
- 제 1 항에 있어서,상기 콘택 플러그의 상부는 상기 콘택 패드 내부쪽으로 돌출되어 있는 반도체 장치.
- 제 3 항에 있어서,상기 콘택 플러그의 상부 측벽중 상기 콘택 패드 내부로 돌출되어진 부분은 포지티브 슬로프(positive slope)를 갖는 반도체 장치.
- 제 1 항에 있어서,상기 콘택 패드는 상기 콘택 플러그의 직경보다 큰 직경을 갖는 반도체 장치.
- 제 1 항에 있어서,상기 콘택 패드 양측에, 상기 콘택 패드간을 절연시키기 위한 제 2 층간 절연막이 더 형성되는 반도체 장치.
- 제 1 항에 있어서,상기 콘택 패드는 구리 금속막으로 구성되는 반도체 장치.
- 제 1 항에 있어서,상기 콘택 플러그는 텅스텐 포함 금속막으로 구성되는 반도체 장치.
- 반도체 기판;상기 반도체 기판상에 형성되는 제 1 층간 절연막;상기 제 1 층간 절연막 내부에 형성되고, 상부 측벽 및 상기 상부 측벽으로부터 상기 반도체 기판 쪽으로 향해 연속적으로 연장되는 하부 측벽을 갖는 콘택 플러그;상기 콘택 플러그 상부면 및 그 주변부를 노출시키는 홀을 포함하는 제 2 층간 절연막; 및상기 제 2 층간 절연막 내부의 홀 내에 매립되어 구성되는 구리 콘택 패드를 포함하며,상기 콘택 플러그의 상부면 및 상기 상부 측벽의 일부는 상기 구리 콘택 패드 내부로 돌출되어 구성되고,상기 구리 콘택 패드 내부에 위치하는 상기 콘택 플러그의 상기 상부 측벽은 포지티브 슬로프를 갖는 반도체 장치.
- 제 9 항에 있어서,상기 콘택 플러그의 상부 측벽은 보잉 형태를 갖는 반도체 장치.
- 제 9 항에 있어서,상기 콘택 플러그의 하부 측벽은 상기 반도체 기판에 대해 네거티브 슬로프를 갖는 형태를 갖는 반도체 장치.
- 제 9 항에 있어서,상기 제 1 층간 절연막은 비등방성 식각 성향을 갖는 제 1 서브 층간 절연막, 및 상기 제 1 서브 층간 절연막 상부에 형성되며 상기 제 1 서브 층간 절연막 에 비해 등방성 식각 성향을 갖는 제 2 서브 층간 절연막으로 구성되는 반도체 장치.
- 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막에 보잉 형태의 상부 측벽 및 상기 상부 측벽으로부터 상기 반도체 기판쪽으로 연속적으로 연장되며 비등방성 형태의 하부 측벽을 갖는 콘택홀을 형성하는 단계;상기 콘택홀내에 금속막을 충진하여, 콘택 플러그를 형성하는 단계; 및상기 콘택 플러그 상부에 콘택 패드를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 13 항에 있어서,상기 콘택홀을 형성하는 단계는상기 제 1 층간 절연막의 일정 두께만큼을 식각하여, 비등방성 형태의 측벽을 갖는 제 1 예비홀을 형성하는 단계;상기 제 1 예비홀을 따라, 상기 제 1 층간 절연막을 추가로 소정 두께만큼을 식각하여, 등방성 형태의 측벽을 갖는 제 2 예비홀을 형성하는 단계; 및상기 제 2 예비홀을 따라, 상기 반도체 기판 표면이 노출되도록 제 1 층간 절연막을 추가로 식각하여, 비등방성 형태의 측벽을 갖는 제 3 예비홀을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 14 항에 있어서,상기 제 1 예비홀을 형성하는 단계는,상기 제 1 층간 절연막을 CF4 가스 및 CHF3 가스의 혼합 가스를 이용하여 식각하는 반도체 장치의 제조방법.
- 제 14 항에 있어서,상기 제 2 예비홀을 형성하는 단계는,10 내지 50 mTorr 수준의 저압 및 0 내지 500W 수준의 낮은 파워를 인가한 상태에서, 상기 제 1 층간 절연막에 C4F8 가스를 10 내지 400ssccm 정도 제공하여 식각하는 반도체 장치의 제조방법.
- 제 14 항에 있어서,상기 제 3 예비홀을 형성하는 단계는,상기 제 1 층간 절연막을 CF4 가스 및 CHF3 가스의 혼합 가스를 이용하여 식각하는 반도체 장치의 제조방법.
- 제 14 항에 있어서,상기 제 1 층간 절연막을 형성하는 단계는,상기 반도체 기판 상부에 비등방성 식각 성향을 갖는 제 1 서브 층간 절연막을 형성하는 단계;상기 제 1 서브 층간 절연막 상부에 등방성 식각 성향을 갖는 제 2 서브 층간 절연막을 형성하는 단계; 및상기 제 2 서브 층간 절연막 상부에 상기 비등방성 식각 성향을 갖는 제 3 서브 층간 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 18 항에 있어서,상기 콘택홀을 형성하는 단계는,상기 제 3 서브 층간 절연막을 비등방성 식각하여, 제 1 예비홀을 형성하는 단계;상기 제 2 서브 층간 절연막을 등방성 식각하여, 제 2 예비홀을 형성하는 단계; 및상기 제 3 서브 층간 절연막을 비등방성 식각하여, 제 3 예비홀을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 14 항 또는 제 19 항에 있어서,상기 콘택 플러그를 형성하는 단계는,상기 콘택홀 내부가 충진되도록 충분한 두께로 금속막을 증착하는 단계; 및상기 제 2 예비홀에 매립되는 금속막 상부가 노출될 수 있도록, 상기 금속막 및 제 1 층간 절연막의 일부를 화학적 기계적 연마하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 13 항에 있어서,상기 콘택 패드를 형성하는 단계는,상기 콘택 플러그가 형성된 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;상기 콘택 플러그 및 그 주변의 제 1 층간 절연막이 노출되도록 상기 제 2 층간 절연막을 식각하여, 상기 홀을 형성하는 단계;상기 홀 내부 표면에 금속 씨드층을 형성하는 단계;상기 금속 씨드층을 이용하여, 상기 홀이 충진되도록 금속막을 형성하는 단계; 및상기 제 2 층간 절연막 표면이 노출되도록 상기 금속막을 화학적 기계적 연마하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 21 항에 있어서,상기 금속막은 구리 금속막인 반도체 장치의 제조방법.
- 제 21 항에 있어서,상기 홀을 형성하는 단계는,상기 제 2 층간 절연막을 과도 식각하여, 상기 콘택 플러그 주변의 상기 제 1 층간 절연막을 소정 두께만큼 더 식각하는 단계를 포함하며,상기 과도 식각에 의해, 상기 홀내에 상기 콘택 플러그가 소정 높이만큼 돌출되도록 구성되는 반도체 장치의 제조방법.
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Families Citing this family (8)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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