JP6087943B2 - 自己整合コンタクト及びローカル相互接続を形成する方法 - Google Patents

自己整合コンタクト及びローカル相互接続を形成する方法 Download PDF

Info

Publication number
JP6087943B2
JP6087943B2 JP2014542328A JP2014542328A JP6087943B2 JP 6087943 B2 JP6087943 B2 JP 6087943B2 JP 2014542328 A JP2014542328 A JP 2014542328A JP 2014542328 A JP2014542328 A JP 2014542328A JP 6087943 B2 JP6087943 B2 JP 6087943B2
Authority
JP
Japan
Prior art keywords
gate
trench
mandrel
insulating layer
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014542328A
Other languages
English (en)
Other versions
JP2015502039A5 (ja
JP2015502039A (ja
Inventor
ティー． シュルツ リチャード
ティー． シュルツ リチャード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2015502039A publication Critical patent/JP2015502039A/ja
Publication of JP2015502039A5 publication Critical patent/JP2015502039A5/ja
Application granted granted Critical
Publication of JP6087943B2 publication Critical patent/JP6087943B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors

Description

本発明は、概して、トランジスタを形成するための半導体プロセスに関し、より具体的には、半導体基板上の置換ゲート構造へのトレンチコンタクト及びローカル相互接続を形成するためのプロセスに関する。
例えば平面トランジスタ等のトランジスタは、数十年間にわたって、集積回路のコアであり続けている。プロセス開発の進展と、フィーチャ（ｆｅａｔｕｒｅ）密度の増加の必要性とを通じて、個々のトランジスタのサイズは着実に低減している。現在のスケーリングにおいては、３２ｎｍ技術が用いられており、開発の進展により、２０ｎｍに進み、さらに技術を超えてきている（例えば、１５ｎｍ技術）。
置換ゲートプロセス（フロー）は、ゲートファーストプロセスにおいて見受けられる特定の問題を回避しているため、より一般的に普及してきている。例えば、置換ゲートプロセスは、ゲートにおいて用いられる仕事関数材料の安定性に関連する問題を回避することができる。しかし、置換ゲートプロセスでは、新たなプロセスモジュール（例えば、ＣＭＰ（化学機械研磨））の挿入が必要となる場合がある。
さらに、ほとんどの置換ゲートプロセスでは、トレンチコンタクト及び／又はローカル相互接続をゲートに形成する場合における整合問題が避けられない。例えば、ほとんどの置換ゲートプロセスは自己整合型ではないため、処理中に、不整合に起因した不具合が容易に生じ得る。また、双方向型のローカル相互接続をパターニングすること、及び／又は、ローカル相互接続からゲート若しくは当該ゲートのソース／ドレインへの界面層の数を低減することが困難になる場合がある。
これらの問題のうちいくつかを解消するために、自己整合型トレンチコンタクトの生成を試行するプロセスフローが提供されている。この自己整合型トレンチコンタクトは、ゲートを超えて延在することにより、より複雑度の低いローカル相互接続フローを可能にする。しかしながら、このようなプロセスフローは、極めて複雑であることが多く、多数の抵抗界面が存在し、及び、複雑なプロセスフローに起因して製造コストが高い。さらに、プロセスの複雑性に起因して、不整合又は他の誤差に対する製造マージンが低い。なぜならば、これらのプロセスは、極めて制約的な設計及び／又は整合規則を有している場合があるからである。
図１は、半導体基板５４上の置換ゲート構造５２を備えた、従来技術のトランジスタ５０の実施形態を示す。置換ゲート構造５２は、ゲートスペーサ５８に囲まれたゲート５６を含む。ソース／ドレイン６０は、基板５４のウェル領域６２内に配置され得る。また、基板５４の分離領域（ｉｓｏｌａｔｉｏｎ ｒｅｇｉｏｎ）６４の上方には、１つ以上のゲートが配置され得る。
トレンチコンタクト６６は、ソース／ドレイン６０とローカル相互接続６８Ａとを接触させるのに用いられる。ローカル相互接続６８Ａとローカル相互接続６８Ｂとを結合することにより、ゲート５６’に接続されたローカル相互接続６８Ｃへのルーティングが得られる。
図１から分かるように、トレンチコンタクト６６内に任意の不整合が有る場合には、ゲート５６への短絡が容易に発生し得る。そのため、制約的な設計／整合規則を用いて、トレンチコンタクト６６とゲート５６との間の短絡を抑制する必要がある。また、制約的な整合規則が無い場合には、ローカル相互接続６８Ｃとゲート５６’との間で整合問題が容易に発生し得る。
また、図１に示すように、ローカル相互接続６８Ａ，６８Ｂ，６８Ｃ間のルーティングが複雑になって、多くのプロセスステップが必要になる場合がある。このように、多数のプロセスステップがある場合には、ローカル相互接続間を形成する抵抗界面の可能性及び／又はローカル相互接続間の整合問題が増加し得る。
よって、トレンチコンタクトをソース／ドレインへ自己整合させ、トレンチコンタクトをゲートの上方に延ばすための方法が必要とされている。
ある実施形態では、半導体装置の製造方法は、複数の置換金属ゲートを含むトランジスタを、ソース及びドレインを有する第１のゲートと、第１のゲートから分離された少なくとも１つの第２のゲートと共に半導体基板上に設けるステップを含む。トランジスタは、各ゲートの周囲の第１の絶縁材料からなるゲートスペーサと、ゲートとゲートスペーサとの間に設けられた、第２の絶縁材料からなる第１の絶縁層とを含む。第２の絶縁材料の少なくとも一部は、第１のゲートのソース及びドレイン上に設けられる。
１つ以上の絶縁マンドレルが形成され、ゲート上に整合される。絶縁マンドレルは、第１の絶縁材料を含む。マンドレルスペーサは、絶縁マンドレルの周囲に形成される。マンドレルスペーサは、第１の絶縁材料を含む。第２の絶縁材料の第２の絶縁層は、トランジスタ上に形成される。
絶縁マンドレル間のトランジスタの部分から第２の絶縁材料を除去することによって、第１のゲートのソース及びドレインに対する１つ以上の第１のトレンチが形成される。第２のゲートの上方の第１の絶縁材料の部分と第２の絶縁材料の部分とを除去することによって、第２のゲートに対する第２のトレンチが形成される。第１のトレンチ及び第２のトレンチに導電性材料を充填して、第１のゲートのソース及びドレインに対する第１の接点と、第２のゲートに対する第２の接点とを形成する。
いくつかの実施形態では、第３の絶縁層がトランジスタ上に形成される。第３の絶縁層の部分を除去することによって、第３のトレンチが、第３の絶縁層を通じて第１のコンタクト及び第２のコンタクトへ形成される。第３の絶縁層を通じて形成された第３のトレンチに導電性材料を堆積させることによって、第１のコンタクト及び第２のコンタクトへのローカル相互接続が形成される。
ある実施形態では、半導体装置は、半導体基板上の複数の置換金属ゲートを含む。第１のゲートは、ソース及びドレインを有しており、少なくとも１つの第２のゲートは、第１のゲートから分離されている。第１の絶縁材料のゲートスペーサは、第１のゲートの周囲に設けられている。第２の絶縁材料の第１の絶縁層は、ゲートスペーサ間に存在している。第２の絶縁材料のうち少なくとも一部は、第１のゲートのソース及びドレイン上に設けられている。
１つ以上の絶縁マンドレルは、ゲート上において整合されている。絶縁マンドレルは、第１の絶縁材料を含む。マンドレルスペーサは、絶縁マンドレルの周囲に設けられており、第１の絶縁材料を含む。１つ以上の第１のゲートのソース及びドレインに対する第１のコンタクトは、マンドレルスペーサ間の第１の絶縁層を通じて設けられている。少なくとも１つの第２のゲートに対する第２のコンタクトは、第２のゲートの上方の第１の絶縁材料を通じて設けられている。第３の絶縁層はトランジスタ上に設けられており、１つ以上のローカル相互接続は、第３の絶縁層を通じて第１のコンタクト及び第２のコンタクトと接触している。
いくつかの実施形態では、上記の製造方法のうち１つ以上のステップが達成され、及び／又は、半導体装置の１つ以上のコンポーネントがＣＡＤ（コンピュータ支援設計）で設計されたレジストパターンによって形成される。このレジストパターンは、処理時に除去及び／又は堆積される領域を規定する。例えば、絶縁マンドレル及び／又はマンドレルスペーサを形成するための領域を、ＣＡＤパターンを用いて規定することができる。ある実施形態では、コンピュータ可読記憶媒体は、複数の命令を記憶している。各命令が実行されると、１つ以上の前記レジストパターンが生成される。
ゲートの上方に延びる自己整合型トレンチコンタクトを設けることによって、トレンチコンタクト及び開口ゲートへの接続に使用可能、且つ、より簡単なローカル相互接続スキームを得ることができる。本明細書に記載の方法の実施形態を用いることによって、従来の置換ゲートフロー接続スキームと比較して、トレンチコンタクトに対する下部ゲートと、ローカル相互接続結合容量とを得ることができ、且つ、層間の抵抗界面の数を低減することができる。また、本明細書に記載の方法の実施形態によって、コンタクト間の不整合の可能性を低減し、且つ、従来の置換ゲートフロー接続スキームよりも簡単なプロセスフローを提供することができ、製造歩留まりを向上させることができる。
従来技術のトランジスタの縦断側面図である。 一実施形態における、シリコン基板上の置換金属ゲート構造の縦断側面図である。 一実施形態における、ゲート構造上に形成された絶縁層の縦断側面図である。 他の実施形態における、ゲート構造の下側に形成された肉薄絶縁層を備えた絶縁層の縦断側面図である。 一実施形態における、ゲート構造上に形成された絶縁マンドレルの縦断側面図である。 一実施形態における、絶縁マンドレル上に堆積された絶縁材料の縦断側面図である。 一実施形態における、ゲート構造上に形成されたマンドレル及びマンドレルスペーサを絶縁する場合の縦断側面図である。 一実施形態における、マンドレル及びマンドレルスペーサの絶縁後に堆積された絶縁層の縦断側面図である。 一実施形態における、マンドレル及びマンドレルスペーサの絶縁後に堆積された絶縁層に形成されたトレンチの縦断側面図である。 一実施形態における、導電性材料が充填された絶縁層に形成されたトレンチの縦断側面図である。 一実施形態における、平坦化後のトランジスタの縦断側面図である。 一実施形態における、図１１に示す平坦化トランジスタ上に堆積された絶縁層の縦断側面図である。 一実施形態における、図１２に示す絶縁層上に堆積された第２の絶縁層の縦断側面図である。 一実施形態における、図１３に示す絶縁層を通じて形成されたトレンチの縦断側面図である。 一実施形態における、図１３に示す絶縁層を通じて形成された多数のトレンチの縦断側面図である。 一実施形態における、マンドレル及びマンドレルスペーサを通じて形成されたトレンチの縦断側面図である。 一実施形態における、ソース／ドレイン及びゲートへのローカル相互接続を備えたトランジスタ１００の縦断側面図である。 図１７に示す実施形態とは別の実施形態におけるトランジスタ１００を示す図である。 一実施形態における、絶縁層を通じてソース／ドレインへ、レジストパターンを用いて形成されたトレンチの縦断側面図である。 一実施形態における、絶縁層を通じてゲートへ形成されたゲート開口トレンチの縦断側面図である。 レジストパターンが除去された場合における、図２０に示す実施形態の縦断側面図である。 一実施形態における、導電性材料が充填された絶縁層に形成されたゲート開口トレンチを含むトレンチの縦断側面図である。 平坦化後における、図２２に示すトランジスタの実施形態の縦断側面図である。 一実施形態における、図２３に示す平坦化トランジスタに堆積された絶縁層の縦断側面図である。 一実施形態における、図２４に示す絶縁層を通じて、レジストパターンを用いて形成されたトレンチの縦断側面図である。 一実施形態における、図２５に示す絶縁層を通じて、レジストパターンを用いて形成されたトレンチの縦断側面図である。 レジストパターンが除去された場合における、図２６に示す実施形態の縦断側面図である。 一実施形態における、導電性材料が充填された図２７に示すトレンチの縦断側面図である。 一実施形態における、平坦化後の図２８に示すトランジスタの縦断側面図である。
本明細書では、本発明におけるいくつかの実施形態及び例示的な図面について例示的に述べるが、当業者であれば、本発明は記載の実施形態又は図面に限定されないことを認識するであろう。図面及び本明細書における詳細な説明は、本発明を開示の特定の形態に限定するものではなく、本発明が、添付の特許請求の範囲によって規定されるような本発明の意図及び範囲に含まれる全ての改変、均等及び代替を網羅することが理解されるであろう。本明細書において用いられる全ての項目は、ひとえに分類目的のためのものであり、本記載又は特許請求の範囲を限定することを意図するものではない。本明細書において用いられる「〜し得る（ｍａｙ）」という単語は、必須である（すなわち、必ず必要である）という意味としてではなく、許容的な意味合いとして用いられる（すなわち、可能性の意味合いとして用いられる）。同様に、「含む（ｉｎｃｌｕｄｅ）」という用語は、非限定的に含むという意味を含む。
図２は、一実施形態における、トランジスタ１００を形成するシリコン基板上の置換金属ゲート構造の縦断側面図である。トランジスタ１００は、当該技術分野において周知の任意の種類のトランジスタであってよい。例えば、トランジスタ１００は、平面トランジスタ（例えば、平面電界効果トランジスタ（ＦＥＴ））又は非平面トランジスタ（例えば、ＦｉｎＦＥＴトランジスタ）であってよい。
ある実施形態では、トランジスタ１００は、基板１０１上に形成された置換金属ゲート構造１０２を含む。ゲート構造１０２は、当該技術分野において周知のプロセス（例えば、置換ゲートプロセスであるが、これに限定されない）によって、基板１０１上に形成されている。図２に示すように、ゲート構造１０２は、ゲートスペーサ１０６によって囲まれたゲート１０４を含む。ゲート１０４は、基板１０１のウェル領域１０８（トランジスタ１００の活性領域）の上方に形成され、及び／又は、トレンチ分離１１０（トランジスタの分離領域）の上方に形成されてもよい。トレンチ分離１１０は、いくつかの実施形態において、浅いトレンチ分離であってよい。
ある実施形態では、ソース／ドレイン１１２は、基板１０１のウェル領域１０８内に形成されている。いくつかの実施形態では、ソース／ドレインは、プラチナバリア層１１２Ｂによって分離された、埋設されたシリコンゲルマニウム（ｅＳｉＧｅ）層１１２Ａ及びニッケルシリサイドコンタクト１１２Ｃを含む。当該技術分野において周知の他の種類のソース／ドレインも利用可能である。
ある実施形態では、ゲート１０４は、金属ゲート１０４Ａ（例えば、置換金属ゲート）であり、高Ｋ（高誘電率）材料１０４Ｂ上に形成されている。図２中、各符号（１０４Ａ，１０４Ｂ）を、明確さのために左端ゲートのみに示す。上述したように、金属ゲート１０４Ａ及び高Ｋ材料１０４Ｂは、置換ゲートプロセスを用いて形成されてもよい。金属ゲート１０４Ａは、金属（例えば、チタン、タングステン、窒化チタン又はこれらの組み合わせであるが、これらに限定されない）を含んでもよい。高Ｋ材料１０４Ｂは、誘電体（例えば、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、二酸化ジルコニウム又はこれらの組み合わせであるが、これらに限定されない）を含んでもよい。
図２に示すように、ゲート１０４及びゲートスペーサ１０６は、絶縁層１１４によって囲まれている。ある実施形態では、ゲートスペーサ１０６及び絶縁層１１４は、異なる絶縁材料から形成されているので、ゲートスペーサと絶縁層との間にエッチング選択性を得ることができる。例えば、ゲートスペーサ１０６は、窒化ケイ素から形成されてもよく、絶縁層１１４は、ＴＥＯＳ（オルトケイ酸テトラエチル）堆積から形成された酸化ケイ素であってよい。
ある実施形態では、図２に示す置換金属ゲート構造１０２は、例えば化学機械研磨（ＣＭＰ）によって平坦化されている。ゲート構造１０２の平坦化後に、図３に示すように、絶縁層１１６がゲート構造上に形成（堆積）される。ある実施形態では、絶縁層１１６は、窒化ケイ素、又は、ゲートスペーサ１０６と同じ絶縁材料を含む。絶縁層１１６は、当該技術分野において周知の方法（例えば、プラズマ蒸着であるが、これに限定されない）を用いて形成されてもよい。ある実施形態では、絶縁層１１６は、平面の（非コンフォーミング（ｎｏｎ−ｃｏｎｆｏｒｍｉｎｇ）な）堆積プロセスを用いて形成される。ゲート構造が絶縁層に封入されるように、絶縁層１１６がゲート構造１０２上に形成される。
いくつかの実施形態では、図４に示すように、薄い絶縁層１１８は、ゲート構造と絶縁層１１６との間のゲート構造１０２上に形成（堆積）される。薄い絶縁層１１８は、酸化ケイ素、又は、絶縁層１１４と同じ絶縁材料を含んでもよい。
絶縁層１１６の堆積後に、絶縁層１１６のうち選択された部分を除去して、図５に示すように、絶縁マンドレル１２０をゲート１０４上に形成することができる。簡潔さのため、以降の図において全てのコンポーネント（例えば、各ゲート１０４又はゲートスペーサ１０６）に参照符号を付すわけではない。各マンドレル１２０は、下側のゲート１０４とほぼ同じ幅を有するように形成されてもよい。ある実施形態では、各マンドレル１２０は、少なくとも下側のゲート１０４と同じ幅である（例えば、マンドレルの最小幅は、少なくとも下側のゲートの幅と同じであるが、マンドレルは、下側のゲートよりも若干幅広に形成されてもよい）。よって、各マンドレル１２０の縁部は、少なくとも下側のゲート１０４の縁部を超えて延びる。いくつかの場合において、整合問題及び／又は他の製造問題に起因して、１つ以上のマンドレル１２０の幅は、下側のゲートの幅よりも小さい。マンドレルの幅は、当該技術分野において周知のインライン計測技術を用いて評価することができる。マンドレルが下側のゲートほど幅広いではない場合には、そのより狭い幅は、本明細書にて記載される後続の処理ステップ時において、マンドレルスペーサ幅を用いるために補償され得る。
マンドレル１２０は、絶縁層１１６を、レジストパターン又はマスクによってパターニングすることによって、形成され得る。このレジストパターン又はマスクは、絶縁層のうち選択された部分を除去するように設計されており、その結果、残りの部分によって、ゲート１０４の上方のマンドレルが形成される。マンドレル１２０の形成に用いられるレジストパターン又はマスクは、ＣＡＤ（コンピュータ支援設計）で設計されたパターン又はマスク（例えば、ＣＡＤ設計されたレジストパターン）であってよい。ある実施形態では、コンピュータ可読記憶媒体は、複数の命令を記憶している。各命令が実行されると、レジストパターン又はマスク設計（例えば、マンドレル１２０の形成に用いられる、ＣＡＤ設計されたレジストパターン又はマスクであるが、これに限定されない）が生成される。いくつかの実施形態において、マンドレル１２０の形成に用いられるレジストパターン及び／又はマスクは、ゲート１０４の形成に用いられるレジストパターン及び／又はマスクと同じである。同じレジストパターン及び／又はマスクを用いることにより、マンドレル１２０は、ゲート１０４とほぼ同じ限界寸法（例えば、幅）を有することが可能になる。
絶縁層１１６のうち、レジストパターン又はマスクによる除去対象として選択された部分は、例えば、絶縁層のうち選択された部分のエッチングによって除去することができる。いくつかの実施形態において、絶縁層１１６のエッチングは、時限エッチングである。エッチングプロセスを時限的に行うことにより、エッチングは絶縁層１１４において停止する。いくつかの実施形態において、絶縁層１１６のエッチングに用いられるエッチングプロセスは、絶縁層１１６と絶縁層１１４との間において選択的に行われるため、絶縁層１１６の絶縁材料がエッチングされるのに対し、絶縁層１１４の絶縁材料はエッチングされない。例えば、エッチングプロセスにおいて、絶縁層１１６に用いられている窒化ケイ素はエッチングされるのに対し、絶縁層１１４に用いられている酸化ケイ素はエッチングされない。エッチングプロセスを時限的に行って絶縁層１１４で停止させることにより、ゲートスペーサ１０６へのエッチングの原因となり得るオーバーエッチングが無くなる。いくつかの実施形態において、エッチング停止層（例えば、図４に示す薄い絶縁層１１８）は、絶縁層１１６のエッチング時におけるオーバーエッチングを抑制するためのベース層として用いられる。
マンドレル１２０の形成後に、図６に示すように、絶縁層１２２を、マンドレル及び絶縁層１１４上に形成（堆積）させる。ある実施形態では、絶縁層１２２は、窒化ケイ素、又は、マンドレル１２０と同じ絶縁材料を含む。絶縁層１２２は、当該技術分野において周知の方法（例えば、プラズマ蒸着であるが、これに限定されない）を用いて形成されてもよい。ある実施形態では、絶縁層１２２は、非平面又はコンフォーマル（ｃｏｎｆｏｒｍａｌ）な堆積プロセスを用いて形成される。非平面の堆積プロセスを用いることにより、図６に示すように、材料が堆積される表面（例えば、マンドレル１２０）に絶縁材料が適合する。
絶縁層１２２の堆積後に、絶縁層の部分を除去（エッチバック）して、図７に示すように、マンドレルスペーサ１２４を形成する。マンドレルスペーサ１２４は、マンドレル１２０の周囲に形成されてもよく、マンドレルの側部（縁部）に隣接する。マンドレルスペーサ１２４は、絶縁層１２２の一部をエッチングプロセスによって除去することにより、形成され得る。このエッチングプロセスでは、側方と比べて下方に高速にエッチングされる。よって、エッチングプロセスにより、絶縁層材料は、垂直表面（例えば、側壁）よりも水平表面において高速に、好ましく除去される。エッチングパラメータ（例えば、エッチングプロセス時におけるエッチングバイアス及びエッチング時間）を制御することにより、マンドレルスペーサ１２４の最終幅を制御することができる。
いくつかの実施形態において、マンドレルスペーサ１２４の高さは、マンドレル１２０の高さと同様である。図６に示す絶縁層１２２の非平面（コンフォーマル）堆積に起因して、マンドレルスペーサ１２４は、図７に示すようにスペーサの上部から下部にかけてテーパー状（傾斜状）の外形を有する。そのため、マンドレルスペーサ１２４は、下部においてより幅広になっており、上部においてより幅狭になっている。
ある実施形態では、マンドレルスペーサ１２４の幅は、マンドレルスペーサ１２４の縁部がゲートスペーサ１０６の縁部を超えて延びるような幅になっている。絶縁層１２２の一部を除去する際に用いられるエッチングプロセスを調節すること（例えば、エッチングプロセス時におけるエッチングレート及び／若しくは選択性を制御すること）並びに／又はマンドレルスペーサの形成に用いられる絶縁層の堆積時における絶縁層１２２の厚さを調節することにより、マンドレルスペーサ１２４の幅を調節することができる。エッチングプロセス及び／又は堆積厚さの調節によってマンドレルスペーサ１２４を調節することが可能となることにより、マンドレルスペーサの幅を、ロット単位又はウェーハ単位で制御することが可能になる。
マンドレルスペーサ１２４の形成後に、図８に示すように、絶縁層１２６を、マンドレル１２０、マンドレルスペーサ及び絶縁層１１４上に形成（堆積）させる。ある実施形態では、絶縁層１２６は、酸化ケイ素、又は、絶縁層１１４と同じ絶縁材料を含む。絶縁層１２６は、当該技術分野において周知の方法（例えば、ＴＥＯＳ堆積であるが、これに限定されない）を用いて形成することができる。ある実施形態では、絶縁層１２６は、平面堆積プロセスを用いて形成される。マンドレル１２０及びマンドレルスペーサ１２４が絶縁層に封入されるように、絶縁層１２６を形成することができる。
絶縁層１２６の形成後に、図９に示すように、絶縁層１２６及び絶縁層１１４を通じてソース／ドレイン１１２へトレンチ１２８を形成することができる。絶縁層１２６及び絶縁層１１４が同じ絶縁材料から形成されているため、単一のエッチングプロセスを用いてトレンチ１２８を形成することができる。絶縁層１２６及び絶縁層１１４の絶縁材料（例えば、酸化ケイ素）のエッチングに対しては選択的であって、且つ、マンドレル１２０及びマンドレルスペーサ１２４の絶縁材料（例えば、窒化ケイ素）のエッチングに対しては選択的ではないエッチングプロセスを用いて、トレンチ１２８を形成することができる。
マンドレルスペーサ１２４の少なくとも一部は、トレンチ１２８において露出される。トレンチ１２８の外形は、マンドレルスペーサ１２４の存在と、マンドレルスペーサの傾斜状の外形とに起因して、上部においてより幅広となっており、且つ、下部においてより幅狭の傾斜状になっている。そのため、トレンチ１２８の傾斜は、マンドレルスペーサ１２４の傾斜によって決定される。トレンチ１２８を形成する際に選択的エッチングを用いることにより、ゲート１０４の縁部及びゲートスペーサ１０６上に形成された、マンドレルスペーサ１２４の一部が除去されるのを抑制することができる。トレンチ１２８におけるマンドレルスペーサ１２４の幅及び外形を維持することにより、トレンチ、マンドレル１２０、マンドレルスペーサ又はゲートにおいて何らかの不整合が有る場合でも、ゲート１０４の露出部分が、トレンチを充填するための材料と接触するのを抑制することができる。
トレンチ１２８の形成後に、トレンチを、図１０に示すように導電性材料１３０で充填する。導電性材料１３０は、例えば、タングステン、銅、チタン、窒化チタン又はこれらの組み合わせであってもよいが、これらに限定されない。導電性材料１３０は、当該技術分野において周知の方法（例えば、スパッタリング又は無電解析出であるが、これらに限定されない）を用いて、導電性材料の層として形成されてもよい。ある実施形態では、導電性材料１３０は、下方の層を導電性材料内に封入する平面堆積プロセスを用いて形成される。下方の層を導電性材料１３０内に封入することにより、導電性材料を、トレンチ１２８に完全に充填することができる。
トレンチ１２８に導電性材料１３０を充填した後に、トランジスタ１００を、図１１に示すように平坦化することができる。トランジスタ１００の平坦化は、例えば、トランジスタのＣＭＰによって行うことができる。トランジスタ１００の平坦化は、マンドレル１２０の上部及びマンドレルスペーサ１２４が平面表面において露出されるように材料を除去することを含み得る。トランジスタ１００の平坦化の後に、トレンチ１２８内の導電性材料１３０により、ソース／ドレイン１１２に対するトレンチコンタクト１３２が形成される。
トレンチコンタクト１３２は、トレンチ１２８の外形と共に形成され、下部よりも上部において幅広となる。そのため、トレンチコンタクト１３２の傾斜は、マンドレルスペーサ１２４の傾斜によって決定される。マンドレルスペーサ１２４及びトレンチコンタクト１３２の外形を傾斜させることにより、トレンチコンタクト１３２の導電性材料１３０が、ゲート１０４と接触（短絡）するのを抑制することができる。例えば、従来技術の装置の場合には、ゲート、トレンチコンタクトの形成時、又は、他のプロセスステップの実行時において少しでも不整合が有ると、トレンチコンタクトとゲートとの間の短絡が発生し得る。図１１に示すように、マンドレルスペーサ１２４は、ゲート１０４の縁部（及びゲートスペーサ１０６）を超えて延びた下部が、より幅広の外形となっているため、トレンチ接点１３２とゲート１０４との間において短絡が発生する可能性がほとんど無く、トレンチコンタクトは自己整合する。
ある実施形態では、マンドレルスペーサ１２４の傾斜及び幅に起因して、トレンチコンタクトの下部の限界寸法が低減するため、ゲート１０４からトレンチコンタクト１３２への容量結合が低下する。いくつかの実施形態において、ゲート１０４は幅広となる。ゲート１０４の幅広化は、トレンチコンタクト１３２に対する短絡の可能性の増加を招くこと無く、行うことが可能である。なぜならば、マンドレルスペーサ１２４の傾斜及び幅に起因して、ソース／ドレイン１１２上のトレンチコンタクトが自己整合するからである。ゲート１０４を幅広化することにより、漏洩の低減、電力低減の促進及び動作特性の増加となる。トレンチコンタクト１３２の自己整合により、製造マージンも増加する（例えば、短絡又は不整合などの製造問題の可能性が低下する）。
平坦化プロセスの後に、図１２に示すように、トランジスタ１００の平面表面上に絶縁層１３４を形成（堆積）させる。ある実施形態では、絶縁層１３４は、窒化ケイ素、又は、マンドレル１２０及びマンドレルスペーサ１２４と同じ絶縁材料を含む。絶縁層１３４は、当該技術分野において周知の方法（例えば、プラズマ蒸着であるが、これに限定されない）を用いて形成することができる。ある実施形態では、絶縁層１３４は、平面堆積プロセスを用いて形成される。絶縁層１３４は、下方の層を封入する薄い絶縁層であってよい。
ある実施形態では、図１３に示すように、絶縁層１３６を絶縁層１３４上に形成（堆積）する。ある実施形態では、絶縁層１３６は、酸化ケイ素、又は、絶縁層１１４，１１６と同じ絶縁材料を含む。絶縁層１３６は、当該技術分野において周知の方法（例えば、ＴＥＯＳ堆積であるが、これに限定されない）を用いて形成され得る。ある実施形態では、絶縁層１３６は、平面堆積プロセスを用いて形成される。絶縁層１３６は、下方の絶縁層１３４を封入する厚い絶縁層であってよい。
絶縁層１３６の堆積の後に、図１４に示すように、絶縁層１３６及び絶縁層１３４を通じてトレンチコンタクト１３２までのトレンチ１３８を形成する。ある実施形態では、トレンチ１３８は、トレンチコンタクト１３２及びソース／ドレイン１１２へのローカル相互接続のために用いられる。図１４に示すように、トレンチコンタクト１３２は、上部が幅広の外形となっているため、トレンチ１３８（及びトレンチを用いて得られるローカル相互接続）とトレンチコンタクトとの間の整合の許容性を向上させる。
ある実施形態では、トレンチ１３８は、２ステップエッチングプロセスを用いて形成される。第１のステップにおいて、絶縁層１３４をエッチング停止層として用いて、絶縁層１３６がエッチング（酸化ケイ素エッチング）され得る。第２のステップにおいて、絶縁層１３４（窒化ケイ素）を通じてトレンチコンタクト１３２まで、エッチングが行われ得る。
ある実施形態では、図１５に示すように、トレンチ１４０が、絶縁層１３６を通じて形成される。トレンチ１４０は、絶縁層１３４をエッチング停止層として用いて、絶縁層１３６から絶縁層１３４を通じて形成され得る。トレンチ１４０を用いて、ゲート１０４’（図１５において右側のゲート）へのローカル相互接続経路を形成することができる。ゲート１０４’は、トランジスタ１００内の他のゲートから分離され得る（例えば、ゲート１０４’は、トランジスタの分離領域内に存在し、その他のゲートは、活性領域内に存在する）。トレンチ１４０及びトレンチ１３８を、ゲート１０４’以外のゲートの上方において組み合わせることにより、ゲート１０４’への接続を行うことなく、ローカル相互接続を結合することが可能になる。
トレンチ１４０を形成した後に、ゲート開口トレンチ１４２をゲートの上方に形成して、図１６に示すように、ゲート１０４’へ接続することができる。トレンチ１４２は、ゲート開口トレンチであってよい。ゲート１０４’の上方のマンドレル１２０及びマンドレルスペーサ１２４を通じて、例えば窒化ケイ素エッチングプロセスを用いたエッチングを行うことにより、トレンチ１４２を形成することができる。トレンチ１４２を用いてゲート１０４’への接続を得ることによって、トランジスタ１００内の他のゲートへの接続を用いること無く、ゲートを選択的に接続することが可能になる。エッチングプロセスは、時限エッチングプロセスであってよく、ゲート１０４’の周囲のゲートスペーサ１０６への有意なオーバーエッチングを制限する。ある実施形態では、トレンチ１４２を形成するためのエッチングプロセスは、自己整合プロセスである。なぜならば、エッチングプロセスは、マンドレル１２０及びマンドレルスペーサ１２４の絶縁材料（例えば、窒化ケイ素）に対して選択的であって、絶縁層１１４（酸化ケイ素）までエッチングしないからである。トレンチ１３８、トレンチ１４０及びトレンチ１４２の組み合わせを用いることにより、（ソース／ドレイン１１２と接触する）トレンチコンタクト１３２とゲート１０４’との間のルーティングのための簡単且つ双方向型のローカル相互接続スキームが得られる。
いくつかの実施形態において、絶縁層１３６の絶縁材料のための第１のエッチングプロセスを用いて、トレンチ１４０と、絶縁層１３６内のトレンチ１３８の部分とを形成することができる。その後、第２のエッチングプロセスを用いて、トレンチ１４０の下方の絶縁層１３４がエッチングされることを回避するためのマスクを用いて、トレンチ１３８内の絶縁層１３４の部分を除去することができる。いくつかの実施形態において、絶縁層１３４のための第２のエッチングプロセスを用いて、ゲート１０４’へのトレンチ１４２を形成することもできる。
トレンチ１３８、トレンチ１４０及びトレンチ１４２に導電性材料を充填することにより、図１７に示すように、ローカル相互接続１４４Ａ，１４４Ｂ，１４４Ｃが形成される。ある実施形態では、トレンチ１３８，トレンチ１４０，トレンチ１４２に対して導電性材料を同時に充填する。ローカル相互接続１４４Ａ，１４４Ｂ，１４４Ｃの形成に用いられる導電性材料は、トレンチコンタクト１３２の形成に用いられる材料（例えば、タングステン又は銅）と同じ材料であってよい。ある実施形態では、ローカル相互接続１４４Ａ，１４４Ｂ，１４４Ｃは、双方向型のルーティング及びゲート開口トレンチ１４２の利用に起因して、他のルーティングスキームにおいて用いられるローカル相互接続よりも肉厚である。より肉厚のローカル相互接続を用いることにより、ローカル相互接続層における抵抗が低下するため、トランジスタ性能が向上する。
ある実施形態では、トレンチ１３８、トレンチ１４０及びトレンチ１４２に導電性材料を充填した後に、トランジスタ１００を（例えば、ＣＭＰを用いて）平坦化させて、図１７に示す平面表面を形成する。図１８に示すトランジスタ１００の別の実施形態が図１７に示す実施形態と異なる点は、図４に示した薄い絶縁層１１８が絶縁層１１６の下方に用いられている点にある。
図１５〜図１８に示すように、ローカル相互接続１４４Ｃを形成するプロセスは、比較的大きな段差高さでエッチング（トレンチ形成）及び／又はトレンチ充填を行うことを含む。例えば、図１６に示すように、ゲート開口トレンチ１４２を、絶縁層１３６のトレンチ１４０を通じてゲート１０４’まで形成した場合には、大きなステップ高さが発生する。このような大きなステップ高さの場合には、プロセス時における高さ変化が大きいため、制御可能な態様でエッチング及び充填を行うことが困難になる場合がある。例えば、装置の上面（絶縁層１３６の上部）とゲート１０４’の上面との間の高さに大きな差があるため、ゲート開口トレンチ１４２のアスペクト比の制御が困難になる場合がある。
大きな段差高さに起因する問題に対処し、より歩留まりの良いより簡単なプロセスフローを提供するために、ゲート開口トレンチ及びトレンチコンタクトの充填を単一のプロセスで行うことが可能なプロセスを提供することが可能である。ゲート開口トレンチ及びトレンチコンタクトを同時に充填することにより、より簡単なプロセスが可能になり、ゲート開口へのローカル相互接続に関連するエッチングステップ及び充填ステップ時における段差を低減することができる。
図１９〜図２９は、図８に示すトランジスタ１００の構造から連続するトレンチコンタクト及びローカル相互接続を形成するための別のプロセスを用いて形成されたトランジスタ２００の構造の縦断側面図である（例えば、トランジスタ２００は、トランジスタ１００の別の実施形態である）。図８に示すように絶縁層１２６を形成した後に、図１９に示すように、レジスト２０２から形成されたレジストパターンを用いて、トレンチ１２８を、絶縁層１２６及び絶縁層１１４を通じてソース／ドレイン１１２へ形成する。絶縁層１２６及び絶縁層１１４の絶縁材料（例えば、酸化ケイ素）を選択的にエッチングし、且つ、マンドレル１２０及びマンドレルスペーサ１２４の絶縁材料（例えば、窒化ケイ素）をエッチングしないエッチングプロセスを用いて、トレンチ１２８を形成することができる。
トレンチ１２８の形成後に、レジスト２０２から形成された別のレジストパターンを用いてトランジスタ２００をパターニングして、図２０に示すように、ゲート開口トレンチ１４２を形成する。第１のエッチングプロセス（例えば、酸化ケイ素エッチングプロセス）を用いて絶縁層１２６をマンドレル１２０までエッチングした後に、ゲート１０４’（分離ゲート）の上方のマンドレル１２０及びマンドレルスペーサ１２４を通じて第２のエッチングプロセス（例えば、窒化ケイ素エッチングプロセス）を用いたエッチングを行うことにより、トレンチ１４２を形成することができる。いくつかの実施形態において、マンドレル１２０及びマンドレル１２４は、第１のエッチングプロセスのためのエッチング停止層として用いられる。いくつかの実施形態において、第３のエッチングプロセスは、絶縁層１１８（図４に示す）を通じたエッチングのために必要であってよい。絶縁層１１８は、第２のエッチングプロセスのためのエッチング停止層として用いられ得る。
いくつかの実施形態において、上記のエッチングプロセスのうち１つ以上は時限エッチングプロセスであり、有意なオーバーエッチング（例えば、ゲート１０４’の周囲のゲートスペーサ１０６へのエッチング）を制限する。ある実施形態では、トレンチ１４２を形成するための第２のエッチングプロセスは、自己整合プロセスである。なぜならば、第２のエッチングプロセスは、マンドレル１２０及びマンドレルスペーサ１２４の絶縁材料（例えば、窒化ケイ素）に対して選択的であって、絶縁層１１４（酸化ケイ素）までエッチングしないからである。
図２０に示すように、ゲート開口トレンチ１４２は、トレンチ１２８の形成直後に形成されるため、ゲート開口トレンチを形成するためのエッチングプロセスは、（トレンチ１２８とゲート開口トレンチ１４２とを形成する間に中間ステップがいくつか必要となる）図１６について述べたゲート開口トレンチの形成のためのエッチングよりも浅い。より浅いエッチングプロセスにより、ゲート開口トレンチ１４２のアスペクト比の制御が向上する。図２０に示すように、ゲート開口トレンチ１４２のためのレジストパターンの形成のために用いられるレジスト２０２によってトレンチ１２８を充填して、ゲート開口トレンチの形成時におけるトレンチ１２８のエッチングを抑制する。
ゲート開口トレンチ１４２の形成後にレジスト２０２を除去して、図２１に示すように、トレンチ１２８及びゲート開口トレンチを露出させる。トレンチ１２８及びゲート開口トレンチ１４２は、相対的に類似する段差高さを有する。レジスト除去後に、図２２に示すように、導電性材料１３０をトレンチ１２８及びゲート開口トレンチ１４２に充填する。ある実施形態では、単一のプロセス（例えば、同一プロセス）で導電性材料１３０をトレンチ１２８及びゲート開口トレンチ１４２に充填する。
導電性材料１３０は、例えば、タングステン、銅、チタン、窒化チタン又はこれらの組み合わせを含み得るが、これらに限定されない。当該技術分野において周知の方法（例えば、スパッタリング又は無電解析出であるが、これらに限定されない）を用いて、導電性材料１３０を導電性材料の層として形成することができる。ある実施形態では、下方の層を導電性材料に封入する平面堆積プロセスを用いて、導電性材料１３０を形成する。下方の層を導電性材料１３０に封入することにより、導電性材料をトレンチ１２８及びゲート開口トレンチ１４２に完全に充填することができる。
導電性材料１３０をトレンチ１２８及びゲート開口トレンチ１４２に充填した後に、図２３に示すように、トランジスタ２００が平坦化され得る。トランジスタ２００の平坦化は、例えばトランジスタのＣＭＰによって行われ得る。トランジスタ２００を平坦化することは、マンドレル１２０及びマンドレルスペーサ１２４の上部が平面表面において露出するように材料除去を行うことを含み得る。トランジスタ２００の平坦化後に、トレンチ１２８内の導電性材料１３０によって、ソース／ドレイン１１２へのトレンチコンタクト１３２が形成され、ゲート開口トレンチ１４２内の導電性材料１３０によって、ゲート１０４’へのゲート開口トレンチコンタクト２０４が形成される。
平坦化プロセスの後に、図２４に示すように、絶縁層１３４及び絶縁層１３６がトランジスタ２００の平面表面上に形成（堆積）される。ある実施形態では、絶縁層１３４は、窒化ケイ素、又は、マンドレル１２０及びマンドレルスペーサ１２４と同じ絶縁材料を含む。絶縁層１３４は、当該技術分野において周知の方法（例えば、プラズマ蒸着であるが、これに限定されない）を用いて形成することができる。ある実施形態では、絶縁層１３４は、平面堆積プロセスを用いて形成される。絶縁層１３４は、下方の層を封入する薄い絶縁層であってよい。
ある実施形態では、絶縁層１３６は、酸化ケイ素、又は、絶縁層１１４，１１６と同じ絶縁材料を含む。絶縁層１３６は、当該技術分野において周知の方法（例えば、ＴＥＯＳ堆積であるが、これに限定されない）を用いて形成され得る。ある実施形態では、絶縁層１３６は、平面堆積プロセスを用いて形成される。絶縁層１３６は、下方の絶縁層１３４を封入する厚い絶縁層であってよい。
絶縁層１３６の堆積後に、図２５に示すように、レジスト２０２から形成されたレジストパターンを用いて、トレンチ２０６を、絶縁層１３６を通じて形成する。ある実施形態では、絶縁層１３４は、絶縁層１３６を通じてトレンチ２０６を形成するためのエッチング停止層として用いられる。いくつかの実施形態において、絶縁層１３４は用いられない（すなわち、エッチング停止層は存在しない）。エッチング停止層を用いない実施形態では、時限エッチングを用いて、絶縁層１３６を通じて形成されたトレンチ２０６の深さを制御する。しかし、時限エッチングの制御が不適切である場合には、オーバーエッチング問題の可能性が生じる。
トレンチ２０６の形成後に、図２６に示すように、レジスト２０２から形成された別のレジストパターンを用いて、トレンチ２０８を、絶縁層１３６を通じて形成することができる。絶縁層１３４をエッチング停止層として用いて、トレンチ２０８を、絶縁層１３６を通じて絶縁層１３４まで形成してもよいし、絶縁層１３４無しに時限エッチングを用いることによって形成してもよい。
トレンチ２０６及びトレンチ２０８の形成を完了するには、エッチングプロセスを用いて絶縁層１３４をトレンチから除去し、図２７に示すように、トランジスタ２００の表面からレジスト２０２を除去する。ある実施形態では、絶縁層１３４を除去するためのエッチングプロセスは時限エッチングプロセスであり、トレンチ２０８内で露出されたマンドレル１２０及びマンドレルスペーサ１２４へのオーバーエッチングを抑制する。
ある実施形態では、トレンチ２０６は、トレンチコンタクト１３２及びソース／ドレイン１１２へのローカル相互接続に用いられる。トレンチ２０８を用いて、ゲート１０４’（図２７において右側のゲート）へのローカル相互接続経路を形成することができる。ある実施形態では、トレンチ２０８を１つのトレンチ２０６と組み合わせて、ゲート１０４’（分離ゲート）のためのローカル相互接続と、トレンチコンタクト１３２及びソース／ドレイン１１２のためのローカル相互接続とを結合することができる。トレンチ２０６及びトレンチ２０８を組み合わせることにより、（ソース／ドレイン１１２と接触する）トレンチコンタクト１３２と、ゲート１０４’との間のルーティングのための簡単且つ双方向型のローカル相互接続スキームを得ることができる。
絶縁層１３４の除去後に、図２８に示すように、導電性材料２１０を、トレンチ２０６及びトレンチ２０８に充填することができる。導電性材料２１０は、例えば、タングステン、銅、チタン、窒化チタン又はこれらの組み合わせを含み得るが、これらに限定されない。導電性材料２１０は、当該技術分野において周知の方法（例えば、スパッタリング又は無電解析出であるが、これらに限定されない）を用いて、導電性材料の層として形成することができる。導電性材料２１０は、トレンチコンタクト１３２の形成に用いられる材料（例えば、導電性材料１３０）と同じ材料であってよい。ある実施形態では、導電性材料２１０は、下方の層を導電性材料に封入する平面堆積プロセスを用いて形成される。下方の層を導電性材料２１０に封入することにより、導電性材料を、トレンチ２０６及びトレンチ２０８に完全に封入することができる。
トレンチ２０６及びトレンチ２０８に導電性材料２１０を封入した後に、図２９に示すように、（例えばＣＭＰを用いて）トランジスタ２００を平坦化することができる。トランジスタ２００の平坦化は、絶縁層１３６の１つ以上の部分が平面表面において露出されるように材料除去を行うことを含んでもよい。トランジスタ２００の平坦化後に、トレンチ２０６内の導電性材料２１０によって、トレンチコンタクト１３２へのローカル相互接続２１２Ａが形成され、トレンチ２０８内の導電性材料２１０によって、ゲート開口トレンチコンタクト２０４へのローカル相互接続２１２Ｂが形成される。ローカル相互接続及びゲート開口トレンチを連続物質（ｃｏｎｔｉｎｕｏｕｓ ｍａｔｅｒｉａｌ）（例えば、図１７に示すローカル相互接続１４４Ｃ及びゲート開口トレンチ１４２）とするのではなく、図２９に示すように、ゲート開口トレンチコンタクト２０４は、ローカル相互接続２１２Ｂとの界面を有する。
図２９に示すような実施形態では、双方向型のルーティング及びゲート開口トレンチコンタクト２０４の利用に起因して、ローカル相互接続２１２Ａ，２１２Ｂは、他のルーティングスキームにおいて用いられるローカル相互接続よりも肉厚である。より肉厚のローカル相互接続を用いることにより、ローカル相互接続層内の抵抗が低下するため、トランジスタ性能の向上が可能になる。ある実施形態では、トレンチコンタクト１３２とゲート開口トレンチコンタクト２０４との間のローカル相互接続２１２Ａ，２１２Ｂを用いてルーティングを行うことにより、セル密度が向上し、技術スケーリングも向上し（例えば、スケーリングの１５ｎｍ技術までの低下）、且つ／又は、ライブラリセルのサイズが低減する。いくつかの実施形態において、トレンチコンタクト１３２とゲート開口トレンチコンタクト２０４との間のローカル相互接続２１２Ａ，２１２Ｂを用いてルーティングを行うことにより、絶縁層１３６のトレンチコンタクト及び／又はゲート開口トレンチ間のルーティングにおいて複数の選択肢が可能となるため、ルーティングが柔軟になる。
図２〜図２９に示す実施形態では、ゲートのソース／ドレインへ接続する自己整合型のトレンチコンタクトを用いることができるため、簡単なローカル相互接続スキームを得ることができる。この簡単なローカル相互接続スキームは、置換ゲートフローの上方に延び、トレンチコンタクト及びゲートへと接続する。本明細書に記載されるいくつかの実施形態により、トレンチコンタクトに対する下部ゲートと、ローカル相互接続結合容量とが得られる。本明細書に記載される実施形態を用いることにより、従来の置換ゲートフロー接続スキームの場合と比較して、層間の抵抗界面の数をさらに低減することができる。さらに、本明細書に記載される自己整合プロセスの実施形態により、製造歩留まりが向上する。なぜならば、コンタクト間の不整合の可能性が低下し、また、本明細書に記載のプロセスを用いれば、従来の置換ゲートフロー接続スキーム並びに／又は選択的エッチング層及びより制限的な整合規則を用いたプロセスフローと比較して、より簡単なプロセスフローが可能となるからである。
図２〜図２９について上述したプロセスの実施形態を用いて、例えば、図２に示すような置換ゲートフローを用いた任意の半導体装置を形成することができる。例えば、上述した実施形態を用いて、マイクロプロセッサ、記憶装置（例えば、ＳＲＡＭ装置）、モバイル技術装置又は（製造時において置換ゲートフローを用いる）他の任意の装置技術のために用いられる半導体装置を形成することができる。
当業者は、本記載を考慮して、本発明の多様な態様のさらなる改変的な実施形態、及び、代替的な実施形態を想起するであろう。よって、本記載は、ひとえに例示的なものとして解釈されるべきものであり、当業者に対して本発明の一般的な実行方法を教示する目的のためのものである。本明細書に図示及び記載される本発明の形態は、現在において好適な実施形態としてとられるべきものであることが理解される。当業者が本発明の本記載の恩恵を読めば明らかとなるように、要素及び材料については、本明細書に例示および記載したものとの代替が可能であり、部分およびプロセスの逆転が可能であり、本発明の特定の特徴は独立的に用いることが可能である。本明細書中に記載の要素については、以下の特許請求の範囲に記載されるような本発明の範囲の意図および範囲から逸脱すること無く変更が可能である。

Claims (14)

  1. 半導体装置の製造方法であって、
    複数の置換金属ゲートを含むトランジスタを、ソース及びドレインを有する第１のゲートと、前記第１のゲートから分離された少なくとも１つの第２のゲートと共に半導体基板上に設けるステップであって、前記トランジスタは、前記第１のゲートの周囲の第１の絶縁材料からなるゲートスペーサと、前記ゲートスペーサ間の第２の絶縁材料からなる第１の絶縁層とを含み、前記第２の絶縁材料のうち少なくとも一部が、前記第１のゲートのソース及びドレイン上に設けられる、ステップと、
    前記第１のゲート及び前記第２のゲート上に整合された１つ以上の絶縁マンドレルを形成するステップであって、前記絶縁マンドレルは前記第１の絶縁材料を含む、ステップと、
    前記絶縁マンドレルの周囲にマンドレルスペーサを形成するステップであって、前記マンドレルスペーサは前記第１の絶縁材料を含む、ステップと、
    前記第２の絶縁材料からなる第２の絶縁層を前記トランジスタ上に形成するステップと、
    前記絶縁マンドレル間の前記トランジスタの部分から前記第２の絶縁材料を除去することにより、前記第１のゲートの前記ソース及びドレインまでの１つ以上の第１のトレンチを形成するステップであって、第２の絶縁材料を選択的に除去し、且つ、第１の絶縁材料を除去しないプロセスにおいて、前記第２の絶縁材料を除去することによって、前記第１のゲートの前記ソース及びドレインまでの前記第１のトレンチを形成するステップを含む、ステップと、
    前記第２のゲートの上方の前記第１の絶縁材料及び前記第２の絶縁材料の部分を除去することにより、前記第２のゲートまでの第２のトレンチを形成するステップと、
    導電性材料を前記第１のトレンチ及び前記第２のトレンチに充填して、前記第１のゲートの前記ソース及びドレインに対する第１のコンタクトと、前記第２のゲートに対する第２のコンタクトとを形成するステップと、
    を含む、半導体装置の製造方法。
  2. 前記第１のトレンチ及び前記第２のトレンチに対して導電性材料を単一のプロセスで充填するステップをさらに含む、請求項１に記載の半導体装置の製造方法。
  3. 各マンドレルは、少なくとも下側のゲートと同じ幅を有し、各マンドレルは、少なくとも下側のゲートと同じ幅である、請求項１に記載の半導体装置の製造方法。
  4. 前記マンドレルスペーサは、下部においてより幅広であり、且つ、上部においてより幅狭な傾斜状の外形を有する、請求項１に記載の半導体装置の製造方法。
  5. 前記マンドレルスペーサのうち少なくとも一部は、前記第１のトレンチ内で露出する、請求項１に記載の半導体装置の製造方法。
  6. 前記絶縁マンドレルの縁部は、前記ゲートの縁部を超えて延在する、請求項１に記載の半導体装置の製造方法。
  7. 前記マンドレルスペーサの縁部は、前記ゲートスペーサの縁部を超えて延在する、請求項１に記載の半導体装置の製造方法。
  8. 前記絶縁マンドレルを形成する前に、前記第２の絶縁材料からなる肉薄層を前記トランジスタ上に形成するステップをさらに含む、請求項１に記載の半導体装置の製造方法。
  9. 前記第１のコンタクトは、前記マンドレルスペーサの傾斜によって決定される傾斜を含む、請求項１に記載の半導体装置の製造方法。
  10. 前記第１のトレンチ及び前記第２のトレンチに導電性材料を充填した後に、前記トランジスタを平坦化するステップをさらに含む、請求項１に記載の半導体装置の製造方法。
  11. 前記第１のトレンチ及び前記第２のトレンチを形成するステップは、前記第１のトレンチ及び前記第２のトレンチを規定する、ＣＡＤ（コンピュータ支援設計）設計されたレジストパターンを用いて実行される、請求項１に記載の半導体装置の製造方法。
  12. 前記トランジスタ上に第３の絶縁層を形成するステップと、
    前記第３の絶縁層の一部を除去することにより、前記第３の絶縁層を通じて前記第１のコンタクト及び前記第２のコンタクトまでの第３のトレンチを形成するステップと、
    前記第３の絶縁層を通じて形成された前記第３のトレンチ内に導電性材料を堆積させることにより、前記第１のコンタクト及び前記第２のコンタクトに対してローカル相互接続を形成するステップと、
    をさらに含む、請求項１に記載の半導体装置の製造方法。
  13. 第１の絶縁材料を選択的に除去し、且つ、第２の絶縁材料を除去しないプロセスにおいて、前記第２のトレンチが前記第２のゲートに対して整合するように、前記第２のゲートの上方の前記第１の絶縁材料の部分を除去するステップをさらに含む、請求項１に記載の半導体装置の製造方法。
  14. 複数の命令を記憶するコンピュータ可読記憶媒体であって、前記複数の命令は、実行されると、
    複数の置換金属ゲートを含むトランジスタを、ソース及びドレインを有する第１のゲートと、前記第１のゲートから分離された少なくとも１つの第２のゲートと共に半導体基板上に設けることであって、前記トランジスタは、各第１のゲートの周囲の第１の絶縁材料からなるゲートスペーサと、前記ゲートスペーサ間の第２の絶縁材料からなる第１の絶縁層とを含み、前記第２の絶縁材料のうち少なくとも一部は、前記第１のゲートのソース及びドレイン上に設けられることと、
    前記第１のゲート及び前記第２のゲート上に整合された１つ以上の絶縁マンドレルを形成することであって、前記絶縁マンドレルは、前記第１の絶縁材料を含むことと、
    前記絶縁マンドレルの周囲にマンドレルスペーサを形成することであって、前記マンドレルスペーサは前記第１の絶縁材料を含むことと、
    前記トランジスタ上に前記第２の絶縁材料からなる第２の絶縁層を形成することと、
    前記絶縁マンドレル間の前記トランジスタの部分から前記第２の絶縁材料を除去することにより、前記第１のゲートの前記ソース及びドレインに対して１つ以上の第１のトレンチを形成することであって、第２の絶縁材料を選択的に除去し、且つ、第１の絶縁材料を除去しないプロセスにおいて、前記第２の絶縁材料を除去することによって、前記第１のゲートの前記ソース及びドレインまでの前記第１のトレンチを形成するステップを含む、ことと、
    前記第２のゲートの上方の前記第１の絶縁材料及び前記第２の絶縁材料の部分を除去することにより、前記第２のゲートに対する第２のトレンチを形成することと、
    前記第１のトレンチ及び前記第２のトレンチに導電性材料を充填して、前記第１のゲートの前記ソース及びドレインに対する第１のコンタクトと、前記第２のゲートに対する第２のコンタクトを形成することと、を含む動作を製造処理装置に実行させる、
    コンピュータ可読記憶媒体。
JP2014542328A 2011-11-14 2012-11-01 自己整合コンタクト及びローカル相互接続を形成する方法 Active JP6087943B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/295,574 2011-11-14
US13/295,574 US8716124B2 (en) 2011-11-14 2011-11-14 Trench silicide and gate open with local interconnect with replacement gate process
PCT/US2012/062959 WO2013081767A1 (en) 2011-11-14 2012-11-01 Method of forming self -aligned contacts and local interconnects

Publications (3)

Publication Number Publication Date
JP2015502039A JP2015502039A (ja) 2015-01-19
JP2015502039A5 JP2015502039A5 (ja) 2015-12-17
JP6087943B2 true JP6087943B2 (ja) 2017-03-01

Family

ID=47324377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014542328A Active JP6087943B2 (ja) 2011-11-14 2012-11-01 自己整合コンタクト及びローカル相互接続を形成する方法

Country Status (6)

Country Link
US (2) US8716124B2 (ja)
EP (1) EP2780937B1 (ja)
JP (1) JP6087943B2 (ja)
KR (1) KR101911035B1 (ja)
CN (1) CN103946971B (ja)
WO (1) WO2013081767A1 (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8716124B2 (en) * 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
US8916426B2 (en) * 2012-03-27 2014-12-23 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
KR101929478B1 (ko) * 2012-04-30 2018-12-14 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
US8895397B1 (en) * 2013-10-15 2014-11-25 Globalfoundries Singapore Pte. Ltd. Methods for forming thin film storage memory cells
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9443851B2 (en) * 2014-01-03 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor devices including finFETs and local interconnect layers and methods of fabricating the same
US9231072B2 (en) 2014-02-12 2016-01-05 International Business Machines Corporation Multi-composition gate dielectric field effect transistors
US9379058B2 (en) * 2014-02-14 2016-06-28 Qualcomm Incorporated Grounding dummy gate in scaled layout design
US10490497B2 (en) * 2014-06-13 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective formation of conductor nanowires
KR102183038B1 (ko) 2014-07-16 2020-11-26 삼성전자주식회사 반도체 장치의 제조 방법
US9620417B2 (en) 2014-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of manufacturing fin-FET devices
US9799567B2 (en) * 2014-10-23 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming source/drain contact
US9496394B2 (en) * 2014-10-24 2016-11-15 Globalfoundries Inc. Semiconductor structures with field effect transistor(s) having low-resistance source/drain contact(s)
US9443853B1 (en) 2015-04-07 2016-09-13 International Business Machines Corporation Minimizing shorting between FinFET epitaxial regions
CN106206714B (zh) * 2015-04-30 2020-06-30 联华电子股份有限公司 半导体器件
US9722043B2 (en) 2015-06-15 2017-08-01 International Business Machines Corporation Self-aligned trench silicide process for preventing gate contact to silicide shorts
US9508818B1 (en) * 2015-11-02 2016-11-29 International Business Machines Corporation Method and structure for forming gate contact above active area with trench silicide
US10090249B2 (en) * 2015-12-17 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9881872B2 (en) 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device
DE102016114724B4 (de) 2016-03-25 2021-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zum Ausbilden von Gräben mit unterschiedlichen Tiefen und Vorrichtung
DE102016114779A1 (de) * 2016-05-19 2017-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Struktur und Verfahren für ein Halbleiter-Bauelement
DE112016007034T5 (de) 2016-07-01 2019-03-21 Intel Corporation Trigate- und finfet-bauelemente mit selbstausgerichtetem gate-rand
US10096604B2 (en) * 2016-09-08 2018-10-09 Globalfoundries Inc. Selective SAC capping on fin field effect transistor structures and related methods
US10026647B2 (en) * 2016-12-12 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-metal fill with self-align patterning
US10199265B2 (en) * 2017-02-10 2019-02-05 Globalfoundries Inc. Variable space mandrel cut for self aligned double patterning
KR102292645B1 (ko) 2017-03-09 2021-08-24 삼성전자주식회사 집적회로 소자
US11347925B2 (en) 2017-05-01 2022-05-31 Advanced Micro Devices, Inc. Power grid architecture and optimization with EUV lithography
US11211330B2 (en) * 2017-05-01 2021-12-28 Advanced Micro Devices, Inc. Standard cell layout architectures and drawing styles for 5nm and beyond
KR102336827B1 (ko) 2017-06-08 2021-12-09 삼성전자주식회사 반도체 장치
US10186599B1 (en) 2017-07-20 2019-01-22 International Business Machines Corporation Forming self-aligned contact with spacer first
KR102460076B1 (ko) * 2017-08-01 2022-10-28 삼성전자주식회사 반도체 장치
KR102469885B1 (ko) 2017-09-11 2022-11-22 삼성전자주식회사 반도체 장치
US10600866B2 (en) * 2018-02-01 2020-03-24 Qualcomm Incorporated Standard cell architecture for gate tie-off
CN110504240B (zh) 2018-05-16 2021-08-13 联华电子股份有限公司 半导体元件及其制造方法
KR102585881B1 (ko) 2018-06-04 2023-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US10700128B1 (en) 2018-12-21 2020-06-30 Micron Technology, Inc. Three-dimensional memory array
WO2021034447A1 (en) * 2019-08-20 2021-02-25 Tokyo Electron Limited Deposition process
KR20210111396A (ko) 2020-03-02 2021-09-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20220415792A1 (en) * 2021-06-24 2022-12-29 Intel Corporation Inverse taper via to self-aligned gate contact

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912507A (en) 1998-02-04 1999-06-15 Motorola, Inc. Solderable pad with integral series termination resistor
JP3114931B2 (ja) 1998-03-30 2000-12-04 日本電気株式会社 導電体プラグを備えた半導体装置およびその製造方法
JP3439135B2 (ja) * 1998-10-05 2003-08-25 沖電気工業株式会社 半導体装置の製造方法及び半導体装置
US6277727B1 (en) * 1999-10-20 2001-08-21 United Microelectronics Corp. Method of forming a landing pad on a semiconductor wafer
KR100352909B1 (ko) * 2000-03-17 2002-09-16 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
US6413851B1 (en) 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
JP3819806B2 (ja) 2002-05-17 2006-09-13 富士通株式会社 バンプ電極付き電子部品およびその製造方法
TW558821B (en) 2002-05-29 2003-10-21 Via Tech Inc Under bump buffer metallurgy structure
US20040002210A1 (en) * 2002-06-28 2004-01-01 Goldberg Cindy K. Interconnect structure and method for forming
CN1469434A (zh) * 2002-07-17 2004-01-21 茂德科技股份有限公司 接触孔的形成方法
US7250330B2 (en) 2002-10-29 2007-07-31 International Business Machines Corporation Method of making an electronic package
KR100476690B1 (ko) * 2003-01-17 2005-03-18 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100505062B1 (ko) * 2003-02-22 2005-07-29 삼성전자주식회사 반도체 소자의 제조방법
US7410833B2 (en) 2004-03-31 2008-08-12 International Business Machines Corporation Interconnections for flip-chip using lead-free solders and having reaction barrier layers
KR100549014B1 (ko) * 2004-07-21 2006-02-02 삼성전자주식회사 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
US7037774B1 (en) 2004-10-21 2006-05-02 Integrated Device Technology, Inc. Self-aligned contact structure and process for forming self-aligned contact structure
CN100428414C (zh) 2005-04-15 2008-10-22 中芯国际集成电路制造(上海)有限公司 形成低应力多层金属化结构和无铅焊料端电极的方法
US7678704B2 (en) 2005-12-13 2010-03-16 Infineon Technologies Ag Method of making a contact in a semiconductor device
US7663237B2 (en) * 2005-12-27 2010-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Butted contact structure
US7939939B1 (en) 2007-06-11 2011-05-10 Texas Instruments Incorporated Stable gold bump solder connections
US20090032941A1 (en) 2007-08-01 2009-02-05 Mclellan Neil Under Bump Routing Layer Method and Apparatus
US7915111B2 (en) * 2007-08-08 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-K/dual metal gate
US20090140419A1 (en) 2007-11-29 2009-06-04 Kenneth Rhyner Extended plating trace in flip chip solder mask window
CN102187749A (zh) 2008-10-21 2011-09-14 埃托特克德国有限公司 用于在衬底上形成焊料沉积物的方法
US8099686B2 (en) * 2009-03-27 2012-01-17 Globalfoundries Inc. CAD flow for 15nm/22nm multiple fine grained wimpy gate lengths in SIT gate flow
DE102009043329B4 (de) * 2009-09-30 2012-02-02 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verspannungstechnologie in einer Kontaktebene von Halbleiterbauelementen mittels verspannter leitender Schichten und einem Isolierabstandshalter bei einem Halbleiterbauelement
DE102010029533B3 (de) * 2010-05-31 2012-02-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Selektive Größenreduzierung von Kontaktelementen in einem Halbleiterbauelement
US8564066B2 (en) * 2010-06-18 2013-10-22 International Business Machines Corporation Interface-free metal gate stack
US20120025315A1 (en) * 2010-07-30 2012-02-02 Globalfoundries Inc. Transistor with Embedded Strain-Inducing Material and Dummy Gate Electrodes Positioned Adjacent to the Active Region
US20120175772A1 (en) 2011-01-07 2012-07-12 Leung Andrew K Alternative surface finishes for flip-chip ball grid arrays
US8564030B2 (en) * 2011-06-10 2013-10-22 Advanced Micro Devices Self-aligned trench contact and local interconnect with replacement gate process
US8716124B2 (en) * 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process

Also Published As

Publication number Publication date
US9006834B2 (en) 2015-04-14
KR20140090680A (ko) 2014-07-17
US20130119474A1 (en) 2013-05-16
US8716124B2 (en) 2014-05-06
US20140197494A1 (en) 2014-07-17
WO2013081767A1 (en) 2013-06-06
EP2780937A1 (en) 2014-09-24
EP2780937B1 (en) 2020-09-23
CN103946971B (zh) 2016-11-09
CN103946971A (zh) 2014-07-23
JP2015502039A (ja) 2015-01-19
KR101911035B1 (ko) 2018-10-23

Similar Documents

Publication Publication Date Title
JP6087943B2 (ja) 自己整合コンタクト及びローカル相互接続を形成する方法
US9331171B2 (en) Manufacturing method for forming semiconductor structure
US8564030B2 (en) Self-aligned trench contact and local interconnect with replacement gate process
US11854907B2 (en) Contact air gap formation and structures thereof
TWI719615B (zh) 半導體裝置的形成方法
US8728332B2 (en) Methods of patterning small via pitch dimensions
US8993433B2 (en) Manufacturing method for forming a self aligned contact
KR20200049574A (ko) 반도체 디바이스의 상이한 영역에서 상이한 유전 상수 및 크기를 가지는 유전체 핀들
CN106206412A (zh) 形成半导体器件的互连结构的方法
TW201546961A (zh) 半導體裝置中使用替代金屬閘程序以形成自我對準接觸窗之方法
US9997403B2 (en) Metal layer tip to tip short
TW202015182A (zh) 半導體結構的形成方法
CN110957268A (zh) 集成电路结构及其形成方法
TW201807746A (zh) 在凹陷蝕刻製程期間使用氧化處理凹陷閘極結構之方法
TW202127617A (zh) 半導體結構
US11295977B2 (en) Standard cell device and method of forming an interconnect structure for a standard cell device
TW202013471A (zh) 形成半導體裝置的方法
US10685871B2 (en) Method for forming semiconductor structure
JP2008034793A (ja) 半導体素子及びその製造方法
TW202015174A (zh) 半導體裝置的形成方法
TWI792234B (zh) 半導體結構及其形成方法
TW202245015A (zh) 半導體裝置的形成方法
TWI584433B (zh) 半導體結構及其製作方法
CN110660741A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151028

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151028

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20151028

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20160114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161006

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170202

R150 Certificate of patent or registration of utility model

Ref document number: 6087943

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250