JPH0685071A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0685071A JPH0685071A JP23097492A JP23097492A JPH0685071A JP H0685071 A JPH0685071 A JP H0685071A JP 23097492 A JP23097492 A JP 23097492A JP 23097492 A JP23097492 A JP 23097492A JP H0685071 A JPH0685071 A JP H0685071A
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- interlayer insulating
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- pattern
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Abstract
(57)【要約】 （修正有）
【目的】 下層配線層パターン上に層間絶縁膜の膜厚差
があっても各貫通孔にオーバエッチングが生じにくく
し、また所望の寸法で貫通孔を形成でき、孔内に被覆率
高く上層配線層パターンを形成でき、さらに上下層の配
線パターン間の接触不良を起り難くすることができる半
導体装置の製造方法を提供する。 【構成】 基板１上の下地膜２上に形成された導電性膜
パターン３を覆うように層間絶縁膜４ａ，４ｂを形成す
る。この層間絶縁膜上にそれら絶縁膜とエッチング速度
がほゞ等しい表面平坦化膜６を形成する。次いでこの表
面平坦化膜６と前記層間絶縁膜４ａ，４ｂをドライエッ
チングして、導電性膜パターン３が露出された開口部４
ｃを形成する。その後開口部４ｃ内の導電性膜パターン
３と接触するように導電性膜８を形成する。
があっても各貫通孔にオーバエッチングが生じにくく
し、また所望の寸法で貫通孔を形成でき、孔内に被覆率
高く上層配線層パターンを形成でき、さらに上下層の配
線パターン間の接触不良を起り難くすることができる半
導体装置の製造方法を提供する。 【構成】 基板１上の下地膜２上に形成された導電性膜
パターン３を覆うように層間絶縁膜４ａ，４ｂを形成す
る。この層間絶縁膜上にそれら絶縁膜とエッチング速度
がほゞ等しい表面平坦化膜６を形成する。次いでこの表
面平坦化膜６と前記層間絶縁膜４ａ，４ｂをドライエッ
チングして、導電性膜パターン３が露出された開口部４
ｃを形成する。その後開口部４ｃ内の導電性膜パターン
３と接触するように導電性膜８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、詳しくは、半導体装置におけるスルーホールの
形成方法に適用することができ、特に、所望の寸法でス
ルーホールを形成することができるとともに、スルーホ
ール内に配線層パターンをカバレッジ良く形成すること
ができる半導体装置の製造方法に関する。
に係り、詳しくは、半導体装置におけるスルーホールの
形成方法に適用することができ、特に、所望の寸法でス
ルーホールを形成することができるとともに、スルーホ
ール内に配線層パターンをカバレッジ良く形成すること
ができる半導体装置の製造方法に関する。
【０００２】近年、半導体装置は、年々微細化及び多層
化される傾向にあり、この場合、第ｎ層目配線と第（ｎ
＋１）層目配線とをスルーホールを介してカバレッジ良
くコンタクトをとる必要がある。しかしながら、コンタ
クトをとる配線層パターン上で層間絶縁膜に膜厚のバラ
ツキがあると、このバラツキがある状態で層間絶縁膜を
ドライエッチングしてスルーホールを形成する際、各々
のスルーホールでエッチングオーバー量にバラツキが生
じてしまい、均一な径で各々のスルーホールを形成する
ことができなくなる。そして、その後コンタクト用配線
を形成するとカバレッジ良く形成できない部分が生じて
コンタクト不良が生じる等、信頼性の点で問題があっ
た。
化される傾向にあり、この場合、第ｎ層目配線と第（ｎ
＋１）層目配線とをスルーホールを介してカバレッジ良
くコンタクトをとる必要がある。しかしながら、コンタ
クトをとる配線層パターン上で層間絶縁膜に膜厚のバラ
ツキがあると、このバラツキがある状態で層間絶縁膜を
ドライエッチングしてスルーホールを形成する際、各々
のスルーホールでエッチングオーバー量にバラツキが生
じてしまい、均一な径で各々のスルーホールを形成する
ことができなくなる。そして、その後コンタクト用配線
を形成するとカバレッジ良く形成できない部分が生じて
コンタクト不良が生じる等、信頼性の点で問題があっ
た。
【０００３】そこで、層間絶縁膜の膜厚にバラツキがあ
ったとしても均一な径でスルーホールを形成することが
できる半導体装置の製造方法が要求されている。
ったとしても均一な径でスルーホールを形成することが
できる半導体装置の製造方法が要求されている。
【０００４】
【従来の技術】図３，４は従来の半導体装置の製造方法
を説明する図である。図３，４において、31はＳｉ等の
基板であり、32は基板31上に形成されたＳｉＯ2 等の絶
縁膜であり、33は絶縁膜32上に形成されたＡｌ等の配線
層パターンである。そして、34ａ，34ｂは配線層パター
ン33を覆うように形成され、配線層パターン33が露出さ
れたスルーホール34ｃを有するＰＳＧ等の層間絶縁膜で
あり、35は表面平坦化用のＳＯＧ膜であり、36は層間絶
縁膜34ｂが露出された開口部36ａを有するスルーホール
34ｃ形成のためのレジストマスクであり、37はスルーホ
ール34ｃを介して下層配線層パターン33とコンタクトを
取るために形成されたＡｌ等の上層配線となる導電性膜
である。
を説明する図である。図３，４において、31はＳｉ等の
基板であり、32は基板31上に形成されたＳｉＯ2 等の絶
縁膜であり、33は絶縁膜32上に形成されたＡｌ等の配線
層パターンである。そして、34ａ，34ｂは配線層パター
ン33を覆うように形成され、配線層パターン33が露出さ
れたスルーホール34ｃを有するＰＳＧ等の層間絶縁膜で
あり、35は表面平坦化用のＳＯＧ膜であり、36は層間絶
縁膜34ｂが露出された開口部36ａを有するスルーホール
34ｃ形成のためのレジストマスクであり、37はスルーホ
ール34ｃを介して下層配線層パターン33とコンタクトを
取るために形成されたＡｌ等の上層配線となる導電性膜
である。
【０００５】次に、その半導体装置の製造方法について
説明する。まず、図３（ａ）に示すように、ＣＶＤ法等
によりＳｉ基板31上にＳｉＯ2 を堆積して絶縁膜32を形
成し、スパッタ法等により絶縁膜32上にＡｌを堆積して
Ａｌ膜を形成した後、ＲＩＥ等によりＡｌ膜を異方性エ
ッチングしてパターン幅が異なる配線層パターン33を形
成する。次いで、ＣＶＤ法等により配線層パターン33を
覆うようにＰＳＧを堆積して層間絶縁膜34ａを形成す
る。
説明する。まず、図３（ａ）に示すように、ＣＶＤ法等
によりＳｉ基板31上にＳｉＯ2 を堆積して絶縁膜32を形
成し、スパッタ法等により絶縁膜32上にＡｌを堆積して
Ａｌ膜を形成した後、ＲＩＥ等によりＡｌ膜を異方性エ
ッチングしてパターン幅が異なる配線層パターン33を形
成する。次いで、ＣＶＤ法等により配線層パターン33を
覆うようにＰＳＧを堆積して層間絶縁膜34ａを形成す
る。
【０００６】次に、図３（ｂ）に示すように、全面に表
面平坦化用のＳＯＧを塗布し、キュアしてＳＯＧ膜35を
形成する。この時、ＳＯＧ膜35は幅の広い配線層パター
ン33上で厚く形成されるとともに、幅の狭い配線層パタ
ーン33上で薄く形成される。次に、図３（ｃ）に示すよ
うに、ＲＩＥ等によりＳＯＧ膜35をエッチバックして層
間絶縁膜34ａ表面段差内にＳＯＧ膜35を埋め込んで表面
を平坦化する。この時、幅の狭い配線層パターン33上の
ＳＯＧ膜35部分は、幅の広い配線層パターン33上のＳＯ
Ｇ膜35部分よりも膜厚が薄いため、幅の広い配線層パタ
ーン33上の膜厚の厚いＳＯＧ膜35部分が除去される際、
幅の狭い配線層パターン33上の膜厚の薄いＳＯＧ膜35部
分が除去されるだけでなく、その膜厚の薄いＳＯＧ膜35
部分下の層間絶縁膜34ａ部分までエッチングされてしま
う。このため、幅の広い配線層パターン33と幅の狭い配
線層パターン33上の層間絶縁膜34ａ部分で膜厚差が生じ
てしまう。即ち、幅の広い配線層パターン33上では層間
絶縁膜34ａ部分が厚くなり、幅の狭い配線層パターン33
上では層間絶縁膜34ａ部分が薄くなってしまう。
面平坦化用のＳＯＧを塗布し、キュアしてＳＯＧ膜35を
形成する。この時、ＳＯＧ膜35は幅の広い配線層パター
ン33上で厚く形成されるとともに、幅の狭い配線層パタ
ーン33上で薄く形成される。次に、図３（ｃ）に示すよ
うに、ＲＩＥ等によりＳＯＧ膜35をエッチバックして層
間絶縁膜34ａ表面段差内にＳＯＧ膜35を埋め込んで表面
を平坦化する。この時、幅の狭い配線層パターン33上の
ＳＯＧ膜35部分は、幅の広い配線層パターン33上のＳＯ
Ｇ膜35部分よりも膜厚が薄いため、幅の広い配線層パタ
ーン33上の膜厚の厚いＳＯＧ膜35部分が除去される際、
幅の狭い配線層パターン33上の膜厚の薄いＳＯＧ膜35部
分が除去されるだけでなく、その膜厚の薄いＳＯＧ膜35
部分下の層間絶縁膜34ａ部分までエッチングされてしま
う。このため、幅の広い配線層パターン33と幅の狭い配
線層パターン33上の層間絶縁膜34ａ部分で膜厚差が生じ
てしまう。即ち、幅の広い配線層パターン33上では層間
絶縁膜34ａ部分が厚くなり、幅の狭い配線層パターン33
上では層間絶縁膜34ａ部分が薄くなってしまう。
【０００７】次に、図３（ｄ）に示すように、ＣＶＤ法
により全面にＰＳＧを堆積して層間絶縁膜34ｂを形成す
る。この時、層間絶縁膜34ｂはＣＶＤ法で全面に均一な
膜厚で形成されるため、幅の狭い配線層パターン33と幅
の広い配線層パターン33上では層間絶縁膜34ａ，34ｂの
膜厚差が生じたままである。この層間絶縁膜34ｂは、配
線層パターン33とコンタクトを取る次の上層配線との絶
縁性能を確保するために形成している。
により全面にＰＳＧを堆積して層間絶縁膜34ｂを形成す
る。この時、層間絶縁膜34ｂはＣＶＤ法で全面に均一な
膜厚で形成されるため、幅の狭い配線層パターン33と幅
の広い配線層パターン33上では層間絶縁膜34ａ，34ｂの
膜厚差が生じたままである。この層間絶縁膜34ｂは、配
線層パターン33とコンタクトを取る次の上層配線との絶
縁性能を確保するために形成している。
【０００８】次に、図４（ｅ）に示すように、全面にレ
ジストを塗布し、露光、現像により配線層パターン33上
のスルーホールに対応する領域が除去されるようにレジ
ストパターニングを行って層間絶縁膜34ｂが露出された
開口部36ａを有するレジストマスク36を形成する。次
に、図４（ｆ）に示すように、レジストマスク36を用
い、ＲＩＥにより開口部36ａ内の層間絶縁膜34ｂ，34ａ
をドライエッチングして配線層パターン33が露出された
スルーホール34ｃを形成する。
ジストを塗布し、露光、現像により配線層パターン33上
のスルーホールに対応する領域が除去されるようにレジ
ストパターニングを行って層間絶縁膜34ｂが露出された
開口部36ａを有するレジストマスク36を形成する。次
に、図４（ｆ）に示すように、レジストマスク36を用
い、ＲＩＥにより開口部36ａ内の層間絶縁膜34ｂ，34ａ
をドライエッチングして配線層パターン33が露出された
スルーホール34ｃを形成する。
【０００９】そして、図４（ｇ）に示すように、Ｏ2 ア
ッシング等によりレジストマスク36を除去し、スパッタ
法等により層間絶縁膜34ａ，34ｂ内の下層配線層パター
ン33とコンタクトを取るようにＡｌを堆積して上層配線
となる導電性膜37を形成した後、導電性膜37をパターニ
ングして上層配線層パターンを形成することにより、ス
ルーホール34ｃを介して上層配線層パターンと下層配線
層パターン33がコンタクトされた配線構造を得ることが
できる。
ッシング等によりレジストマスク36を除去し、スパッタ
法等により層間絶縁膜34ａ，34ｂ内の下層配線層パター
ン33とコンタクトを取るようにＡｌを堆積して上層配線
となる導電性膜37を形成した後、導電性膜37をパターニ
ングして上層配線層パターンを形成することにより、ス
ルーホール34ｃを介して上層配線層パターンと下層配線
層パターン33がコンタクトされた配線構造を得ることが
できる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記し
たように、層間絶縁膜34ａ，34ｂが幅の広い配線層パタ
ーン33上で膜厚が厚く、幅の狭い配線層パターン33上で
膜厚が薄いという具合に配線層パターン33上で層間絶縁
膜34ａ，34ｂに膜厚差がある状態で層間絶縁膜34ｂ，34
ａをドライエッチングしてスルーホール34ｃを形成する
と、配線層パターン33上の層間絶縁膜34ａ，34ｂの膜厚
が薄い方の側のスルーホール34ｃは、図５（ａ）に示す
如く、配線層パターン33が露出されても層間絶縁膜34
ａ，34ｂの膜厚が厚い方の側のスルーホール34ｃが形成
されていないため、層間絶縁膜34ａ，34ｂの膜厚の薄い
方の側のスルーホール34ｃは、図５（ｂ）に示す如く、
層間絶縁膜34ａ，34ｂの膜厚が厚い方の側のスルーホー
ル34ｃが形成されるまでオーバーエッチングされる。具
体的には、図５（ｃ）に示す如く、層間絶縁膜34ａ，34
ｂにサイドエッチング（余分なエッチングシフト量）が
入ってしまって所望の寸法のスルーホール34ｃが形成す
ることができなくなってしまう問題があった。
たように、層間絶縁膜34ａ，34ｂが幅の広い配線層パタ
ーン33上で膜厚が厚く、幅の狭い配線層パターン33上で
膜厚が薄いという具合に配線層パターン33上で層間絶縁
膜34ａ，34ｂに膜厚差がある状態で層間絶縁膜34ｂ，34
ａをドライエッチングしてスルーホール34ｃを形成する
と、配線層パターン33上の層間絶縁膜34ａ，34ｂの膜厚
が薄い方の側のスルーホール34ｃは、図５（ａ）に示す
如く、配線層パターン33が露出されても層間絶縁膜34
ａ，34ｂの膜厚が厚い方の側のスルーホール34ｃが形成
されていないため、層間絶縁膜34ａ，34ｂの膜厚の薄い
方の側のスルーホール34ｃは、図５（ｂ）に示す如く、
層間絶縁膜34ａ，34ｂの膜厚が厚い方の側のスルーホー
ル34ｃが形成されるまでオーバーエッチングされる。具
体的には、図５（ｃ）に示す如く、層間絶縁膜34ａ，34
ｂにサイドエッチング（余分なエッチングシフト量）が
入ってしまって所望の寸法のスルーホール34ｃが形成す
ることができなくなってしまう問題があった。
【００１１】また、図５（ｄ）に示す如く、オーバーエ
ッチング時に下地の配線層パターン33をスパッタエッチ
ングしてしまい、この時飛ばされるＡｌが層間絶縁膜34
ｂエッジに堆積して突出物となる。このように、層間絶
縁膜34ｂエッジに突出物（Ａｌ堆積物）が形成された状
態で、Ａｌ導電性膜37を成膜すると、カバレッジ良く形
成することができないため、コンタクト不良が生じ易い
という問題があった。
ッチング時に下地の配線層パターン33をスパッタエッチ
ングしてしまい、この時飛ばされるＡｌが層間絶縁膜34
ｂエッジに堆積して突出物となる。このように、層間絶
縁膜34ｂエッジに突出物（Ａｌ堆積物）が形成された状
態で、Ａｌ導電性膜37を成膜すると、カバレッジ良く形
成することができないため、コンタクト不良が生じ易い
という問題があった。
【００１２】そこで本発明は、下層配線層パターン上に
層間絶縁膜の膜厚差があっても各々スルーホールにオー
バーエッチングを入り難くすることができ、所望の寸法
でスルーホールを形成することができ、スルーホール内
にカバレッジ良く上層配線層パターンを形成することが
でき、下層と上層の配線層パターン間のコンタクト不良
を生じ難くすることができる半導体装置の製造方法を提
供することを目的としている。
層間絶縁膜の膜厚差があっても各々スルーホールにオー
バーエッチングを入り難くすることができ、所望の寸法
でスルーホールを形成することができ、スルーホール内
にカバレッジ良く上層配線層パターンを形成することが
でき、下層と上層の配線層パターン間のコンタクト不良
を生じ難くすることができる半導体装置の製造方法を提
供することを目的としている。
【００１３】
【課題を解決するための手段】本発明による半導体装置
の製造方法は上記目的達成のため、下地の膜上に導電性
膜パターンを形成する工程と、次いで、該導電性膜パタ
ーンを覆うように層間絶縁膜を形成する工程と、次い
で、該層間絶縁膜上に該層間絶縁膜とエッチングレート
が略等しい表面平坦化膜を形成する工程と、次いで、該
表面平坦化膜及び該層間絶縁膜をドライエッチングして
該導電性膜パターンが露出された開口部を形成する工程
と、次いで、該開口部内の該導電性膜パターンとコンタ
クトを取るように導電性膜を形成する工程とを含むもの
である。
の製造方法は上記目的達成のため、下地の膜上に導電性
膜パターンを形成する工程と、次いで、該導電性膜パタ
ーンを覆うように層間絶縁膜を形成する工程と、次い
で、該層間絶縁膜上に該層間絶縁膜とエッチングレート
が略等しい表面平坦化膜を形成する工程と、次いで、該
表面平坦化膜及び該層間絶縁膜をドライエッチングして
該導電性膜パターンが露出された開口部を形成する工程
と、次いで、該開口部内の該導電性膜パターンとコンタ
クトを取るように導電性膜を形成する工程とを含むもの
である。
【００１４】本発明に係る下地の膜には、ＳｉＯ2 、Ｐ
ＳＧ等からなる膜が挙げられ、導電性膜には、Ａｌ、Ｗ
等からなる膜が挙げられる。また、層間絶縁膜には、Ｓ
ｉＯ 2 、ＢＳＧ、ＰＳＧ、ＢＰＳＧ等からなる膜が挙げ
られ、表面平坦化膜には、ノボラック樹脂、耐熱性高分
子（例えばポリイミド）等からなる膜が挙げられる。本
発明においては、層間絶縁膜と表面平坦化膜のエッチン
グレートを等しくする方法としては、例えば、層間絶縁
膜にＰＳＧ膜を用いる場合は、使用する表面平坦化膜の
エッチングレートに等しくなるように予めＰＳＧ膜中の
Ｐ濃度を適宜調整すれば容易に行うことができる。
ＳＧ等からなる膜が挙げられ、導電性膜には、Ａｌ、Ｗ
等からなる膜が挙げられる。また、層間絶縁膜には、Ｓ
ｉＯ 2 、ＢＳＧ、ＰＳＧ、ＢＰＳＧ等からなる膜が挙げ
られ、表面平坦化膜には、ノボラック樹脂、耐熱性高分
子（例えばポリイミド）等からなる膜が挙げられる。本
発明においては、層間絶縁膜と表面平坦化膜のエッチン
グレートを等しくする方法としては、例えば、層間絶縁
膜にＰＳＧ膜を用いる場合は、使用する表面平坦化膜の
エッチングレートに等しくなるように予めＰＳＧ膜中の
Ｐ濃度を適宜調整すれば容易に行うことができる。
【００１５】
【作用】本発明では、後述する実施例の図１，２に示す
如く、幅の異なる配線層パターン３上に形成されたＰＳ
Ｇ層間絶縁膜４ａ，４ｂ上にＰＳＧ層間絶縁膜４ａ，４
ｂとエッチングレートが等しいノボラック樹脂、耐熱性
高分子（例えばポリイミド）からなる表面平坦化膜６を
形成し、パターン幅の広い配線層パターン３上とパター
ン幅の狭い配線層パターン３上での膜厚差を表面平坦化
膜６によりなくすようにし、しかもその部分でのエッチ
ングレートを等しくなるようにした。そして、この状態
でパターンを形成したフォトレジスト膜を用いて表面平
坦化膜６及び層間絶縁膜４ｂ，４ａをエッチングしてス
ルーホール４ｃを形成するようにしたため、パターン幅
の広い配線層パターン３側とパターン幅の狭い配線層パ
ターン３側でのスルーホール４ｃを同時に形成すること
ができる。このため、従来の膜厚差が生じている状態で
エッチングする場合よりも各スルーホール４ｃにオーバ
ーエッチングを入り難くすることができる。
如く、幅の異なる配線層パターン３上に形成されたＰＳ
Ｇ層間絶縁膜４ａ，４ｂ上にＰＳＧ層間絶縁膜４ａ，４
ｂとエッチングレートが等しいノボラック樹脂、耐熱性
高分子（例えばポリイミド）からなる表面平坦化膜６を
形成し、パターン幅の広い配線層パターン３上とパター
ン幅の狭い配線層パターン３上での膜厚差を表面平坦化
膜６によりなくすようにし、しかもその部分でのエッチ
ングレートを等しくなるようにした。そして、この状態
でパターンを形成したフォトレジスト膜を用いて表面平
坦化膜６及び層間絶縁膜４ｂ，４ａをエッチングしてス
ルーホール４ｃを形成するようにしたため、パターン幅
の広い配線層パターン３側とパターン幅の狭い配線層パ
ターン３側でのスルーホール４ｃを同時に形成すること
ができる。このため、従来の膜厚差が生じている状態で
エッチングする場合よりも各スルーホール４ｃにオーバ
ーエッチングを入り難くすることができる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいてつい
て説明する。図１，２は本発明の一実施例に則した半導
体装置の製造方法を説明する図である。図１，２におい
て、１はＳｉ等の基板であり、２は基板１上に形成され
たＳｉＯ2 等の絶縁膜であり、３は絶縁膜２上に形成さ
れたＡｌ等の配線層パターンであり、４ａ，４ｂは配線
層パターン３を覆うように形成され、配線層パターン３
が露出されたスルーホール４ｃを有するＰＳＧ等の層間
絶縁膜であり、５は表面平坦化用のＳＯＧ膜である。そ
して、６は層間絶縁膜４ｂ上に形成された層間絶縁膜４
ａ，４ｂとエッチングレートが等しいノボラック樹脂、
耐熱性高分子（例えばポリイミド）からなる表面平坦化
膜であり、７は表面平坦化膜６が露出された開口部７ａ
を有するスルーホール４ｃ形成用のレジストマスクであ
り、８はスルーホール４ｃ内の下層配線層パターン３と
コンタクトするように形成された上層配線となるＡｌ等
の導電性膜である。
て説明する。図１，２は本発明の一実施例に則した半導
体装置の製造方法を説明する図である。図１，２におい
て、１はＳｉ等の基板であり、２は基板１上に形成され
たＳｉＯ2 等の絶縁膜であり、３は絶縁膜２上に形成さ
れたＡｌ等の配線層パターンであり、４ａ，４ｂは配線
層パターン３を覆うように形成され、配線層パターン３
が露出されたスルーホール４ｃを有するＰＳＧ等の層間
絶縁膜であり、５は表面平坦化用のＳＯＧ膜である。そ
して、６は層間絶縁膜４ｂ上に形成された層間絶縁膜４
ａ，４ｂとエッチングレートが等しいノボラック樹脂、
耐熱性高分子（例えばポリイミド）からなる表面平坦化
膜であり、７は表面平坦化膜６が露出された開口部７ａ
を有するスルーホール４ｃ形成用のレジストマスクであ
り、８はスルーホール４ｃ内の下層配線層パターン３と
コンタクトするように形成された上層配線となるＡｌ等
の導電性膜である。
【００１７】次に、その半導体装置の製造方法について
説明する。まず、図１（ａ）に示すように、ＣＶＤ法等
によりＳｉ基板１上にＳｉＯ2 を堆積して膜厚５０００
Åの絶縁膜２を形成し、スパッタ法等により絶縁膜２上
にＡｌを堆積して膜厚８０００ÅのＡｌ膜を形成した
後、ＲＩＥ等によりＡｌ膜を異方性エッチングしてパタ
ーン幅が１０μｍと１μｍという具合にパターン幅が異
なる配線層パターン３を形成する。次いで、ＣＶＤ法等
により配線層パターン３を覆うようにＰＳＧを堆積して
膜厚８０００Åの層間絶縁膜４ａを形成する。
説明する。まず、図１（ａ）に示すように、ＣＶＤ法等
によりＳｉ基板１上にＳｉＯ2 を堆積して膜厚５０００
Åの絶縁膜２を形成し、スパッタ法等により絶縁膜２上
にＡｌを堆積して膜厚８０００ÅのＡｌ膜を形成した
後、ＲＩＥ等によりＡｌ膜を異方性エッチングしてパタ
ーン幅が１０μｍと１μｍという具合にパターン幅が異
なる配線層パターン３を形成する。次いで、ＣＶＤ法等
により配線層パターン３を覆うようにＰＳＧを堆積して
膜厚８０００Åの層間絶縁膜４ａを形成する。
【００１８】次に、図１（ｂ）に示すように、全面に表
面平坦化用のＳＯＧをスピン塗布法により塗布し、１８
０℃２分キュアして膜厚５０００ÅのＳＯＧ膜５を形成
する。この時、ＳＯＧ膜５は幅の広い配線層パターン３
上で膜厚５０００Åと厚く形成されるとともに、幅の狭
い配線層パターン３上で膜厚２０００Åと薄く形成され
る。
面平坦化用のＳＯＧをスピン塗布法により塗布し、１８
０℃２分キュアして膜厚５０００ÅのＳＯＧ膜５を形成
する。この時、ＳＯＧ膜５は幅の広い配線層パターン３
上で膜厚５０００Åと厚く形成されるとともに、幅の狭
い配線層パターン３上で膜厚２０００Åと薄く形成され
る。
【００１９】次に、図１（ｃ）に示すように、ＲＩＥ等
によりＳＯＧ膜５をエッチバックして層間絶縁膜４ａ表
面段差内にＳＯＧ膜５を埋め込んで表面を平坦化する。
この時、幅の狭い配線層パターン３上のＳＯＧ膜５部分
は、幅の広い配線層パターン３上のＳＯＧ膜５部分より
も膜厚が薄いため、幅の広い配線層パターン３上の膜厚
の厚いＳＯＧ膜５部分が除去される際、幅の狭い配線層
パターン３上の膜厚の薄いＳＯＧ膜５部分が除去される
だけでなく、この膜厚が薄いＳＯＧ膜５部分下の層間絶
縁膜４ａ部分までエッチングされてしまう。このため、
幅の広い配線層パターン３と幅の狭い配線層パターン３
上の層間絶縁膜４ａ部分で膜厚差が生じてしまう。即
ち、幅の広い配線層パターン３上では、層間絶縁膜４ａ
部分が膜厚８０００Åと厚くなり、幅の狭い配線層パタ
ーン３上では膜厚５０００Åと薄くなってしまう。
によりＳＯＧ膜５をエッチバックして層間絶縁膜４ａ表
面段差内にＳＯＧ膜５を埋め込んで表面を平坦化する。
この時、幅の狭い配線層パターン３上のＳＯＧ膜５部分
は、幅の広い配線層パターン３上のＳＯＧ膜５部分より
も膜厚が薄いため、幅の広い配線層パターン３上の膜厚
の厚いＳＯＧ膜５部分が除去される際、幅の狭い配線層
パターン３上の膜厚の薄いＳＯＧ膜５部分が除去される
だけでなく、この膜厚が薄いＳＯＧ膜５部分下の層間絶
縁膜４ａ部分までエッチングされてしまう。このため、
幅の広い配線層パターン３と幅の狭い配線層パターン３
上の層間絶縁膜４ａ部分で膜厚差が生じてしまう。即
ち、幅の広い配線層パターン３上では、層間絶縁膜４ａ
部分が膜厚８０００Åと厚くなり、幅の狭い配線層パタ
ーン３上では膜厚５０００Åと薄くなってしまう。
【００２０】次に、図１（ｄ）に示すように、ＣＶＤ法
により、全面にＰＳＧを堆積して膜厚５０００Åの層間
絶縁膜４ｂを形成する。この時、層間絶縁膜４ｂはＣＶ
Ｄ法で全面に均一な膜厚で形成されるため、幅の広い配
線層パターン３と幅の広い狭い配線層パターン３上では
層間絶縁膜４ａ，４ｂの膜厚差は生じたままである。こ
こでの層間絶縁膜４ｂは、配線層パターン３とコンタク
トを取る次の上層配線との絶縁性能を確保するために形
成している。
により、全面にＰＳＧを堆積して膜厚５０００Åの層間
絶縁膜４ｂを形成する。この時、層間絶縁膜４ｂはＣＶ
Ｄ法で全面に均一な膜厚で形成されるため、幅の広い配
線層パターン３と幅の広い狭い配線層パターン３上では
層間絶縁膜４ａ，４ｂの膜厚差は生じたままである。こ
こでの層間絶縁膜４ｂは、配線層パターン３とコンタク
トを取る次の上層配線との絶縁性能を確保するために形
成している。
【００２１】次に、図２（ｅ）に示すように、ＰＳＧ層
間絶縁膜４ａ，４ｂ上にＰＳＧ層間絶縁膜４ａ，４ｂと
エッチングレートが略等しいノボラック樹脂、耐熱性高
分子（例えばポリイミド）からなる表面平坦化膜６をス
ピン塗布と 250℃、60秒のキュアとにより膜厚２０００
０Åで形成する。ここでのＰＳＧ層間絶縁膜４ａ，４ｂ
はＰＳＧ層間絶縁膜４ａ，４ｂ中のＰ濃度を適宜調整す
ることにより、ノボラック樹脂、耐熱性高分子（例えば
ポリイミド）からなる表面平坦化膜６とエッチングレー
トと等しくすることができるので、ここでは、例えばＰ
濃度を５％とする。次いで、表面平坦化膜６上にレジス
トを塗布し、露光、現像によりスルーホール４ｃに対応
する領域が除去されるようにレジストパターニングを行
って表面平坦化膜６が露出された開口部７ａを有するレ
ジストマスク７を形成する。
間絶縁膜４ａ，４ｂ上にＰＳＧ層間絶縁膜４ａ，４ｂと
エッチングレートが略等しいノボラック樹脂、耐熱性高
分子（例えばポリイミド）からなる表面平坦化膜６をス
ピン塗布と 250℃、60秒のキュアとにより膜厚２０００
０Åで形成する。ここでのＰＳＧ層間絶縁膜４ａ，４ｂ
はＰＳＧ層間絶縁膜４ａ，４ｂ中のＰ濃度を適宜調整す
ることにより、ノボラック樹脂、耐熱性高分子（例えば
ポリイミド）からなる表面平坦化膜６とエッチングレー
トと等しくすることができるので、ここでは、例えばＰ
濃度を５％とする。次いで、表面平坦化膜６上にレジス
トを塗布し、露光、現像によりスルーホール４ｃに対応
する領域が除去されるようにレジストパターニングを行
って表面平坦化膜６が露出された開口部７ａを有するレ
ジストマスク７を形成する。
【００２２】次に、図２（ｆ）に示すように、このレジ
ストマスク７を用い、フレオン系またはフロン系ガスに
よるＲＩＥにより開口部７ａ内の表面平坦化膜６、層間
絶縁膜４ｂ、層間絶縁膜４ａをドライエッチングして配
線層パターン３が露出されたスルーホール４ｃを形成す
る。この時、表面平坦化膜６にもスルーホール４ｃに通
じる開口部６ａが形成される。
ストマスク７を用い、フレオン系またはフロン系ガスに
よるＲＩＥにより開口部７ａ内の表面平坦化膜６、層間
絶縁膜４ｂ、層間絶縁膜４ａをドライエッチングして配
線層パターン３が露出されたスルーホール４ｃを形成す
る。この時、表面平坦化膜６にもスルーホール４ｃに通
じる開口部６ａが形成される。
【００２３】そして、図２（ｇ）に示すように、Ｏ2 ア
ッシング等によりレジストマスク７および表面平坦化膜
６を除去した後、スパッタ法等によりスルーホール４ｃ
内の配線層パターン３とコンタクトを取るようＡｌを堆
積して上層配線となる膜厚１００００Åの導電性膜８を
形成し、導電性膜８をパターニングして上層配線層パタ
ーンを形成することにより、スルーホール４ｃを介して
下層配線層パターン３と上層配線層パターンがコンタク
トされた配線構造を得ることができる。
ッシング等によりレジストマスク７および表面平坦化膜
６を除去した後、スパッタ法等によりスルーホール４ｃ
内の配線層パターン３とコンタクトを取るようＡｌを堆
積して上層配線となる膜厚１００００Åの導電性膜８を
形成し、導電性膜８をパターニングして上層配線層パタ
ーンを形成することにより、スルーホール４ｃを介して
下層配線層パターン３と上層配線層パターンがコンタク
トされた配線構造を得ることができる。
【００２４】このように、本実施例では、幅の異なる配
線層パターン３上に形成されたＰＳＧ層間絶縁膜４ａ，
４ｂ上にＰＳＧ層間絶縁膜４ａ，４ｂとエッチングが等
しいノボラック樹脂、耐熱性高分子（例えばポリイミ
ド）からなる表面平坦化膜６を形成し、パターン幅の広
い配線層パターン３上とパターン幅の狭い配線層パター
ン３上での膜厚差を表面平坦化膜６によりなくすように
し、しかもその部分でのエッチングレートを等しくなる
ようにした。そして、この状態でレジストマスク７を用
いて表面平坦化膜６及び層間絶縁膜４ｂ，４ａをエッチ
ングしてスルーホール４ｃを形成するようにしたため、
パターン幅の広い配線層パターン３側とパターン幅の狭
い配線層パターン３側でのスルーホール４ｃを同時に形
成することができる。このため、従来の膜厚差が生じて
いる状態でエッチングする場合よりも各スルーホール４
ｃにオーバーエッチングを入り難くすることができる。
従って、所望の寸法でスルーホール４ｃを形成すること
ができるとともに、スルーホール４ｃ内にカバレッジ良
く上層配線となる導電性膜８を形成することができ、コ
ンタクト不良を生じ難くすることができる。
線層パターン３上に形成されたＰＳＧ層間絶縁膜４ａ，
４ｂ上にＰＳＧ層間絶縁膜４ａ，４ｂとエッチングが等
しいノボラック樹脂、耐熱性高分子（例えばポリイミ
ド）からなる表面平坦化膜６を形成し、パターン幅の広
い配線層パターン３上とパターン幅の狭い配線層パター
ン３上での膜厚差を表面平坦化膜６によりなくすように
し、しかもその部分でのエッチングレートを等しくなる
ようにした。そして、この状態でレジストマスク７を用
いて表面平坦化膜６及び層間絶縁膜４ｂ，４ａをエッチ
ングしてスルーホール４ｃを形成するようにしたため、
パターン幅の広い配線層パターン３側とパターン幅の狭
い配線層パターン３側でのスルーホール４ｃを同時に形
成することができる。このため、従来の膜厚差が生じて
いる状態でエッチングする場合よりも各スルーホール４
ｃにオーバーエッチングを入り難くすることができる。
従って、所望の寸法でスルーホール４ｃを形成すること
ができるとともに、スルーホール４ｃ内にカバレッジ良
く上層配線となる導電性膜８を形成することができ、コ
ンタクト不良を生じ難くすることができる。
【００２５】
【発明の効果】本発明によれば、下層配線層パターン上
に層間絶縁膜の膜厚差があっても各スルーホールにオー
バーエッチングを入り難くすることができ、所望の寸法
でスルーホールを形成することができ、スルーホール内
にカバレッジ良く上層配線層パターンを形成することが
でき、下層と上層の配線層パターン間のコンタクト不良
を生じ難くすることができるという効果がある。
に層間絶縁膜の膜厚差があっても各スルーホールにオー
バーエッチングを入り難くすることができ、所望の寸法
でスルーホールを形成することができ、スルーホール内
にカバレッジ良く上層配線層パターンを形成することが
でき、下層と上層の配線層パターン間のコンタクト不良
を生じ難くすることができるという効果がある。
【図１】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図２】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図３】従来例の半導体装置の製造方法を説明する図で
ある。
ある。
【図４】従来例の半導体装置の製造方法を説明する図で
ある。
ある。
【図５】従来例の課題を説明する図である。
１ 基板 ２ 絶縁膜 ３ 配線層パターン ４ａ，４ｂ 層間絶縁膜 ４ｃ スルーホール ５ ＳＯＧ膜 ６ 表面平坦化膜 ６ａ，７ａ 開口部 ７ レジストマスク ８ 導電性膜
Claims (1)
- 【請求項１】 下地の膜（２）上に導電性膜パターン
（３）を形成する工程と、 次いで、該導電性膜パターン（３）を覆うように層間絶
縁膜（４ａ，４ｂ）を形成する工程と、 次いで、該層間絶縁膜（４ａ，４ｂ）上に該層間絶縁膜
（４ａ，４ｂ）とエッチングレートが略等しい表面平坦
化膜（６）を形成する工程と、 次いで、該表面平坦化膜（６）及び該層間絶縁膜（４
ａ，４ｂ）を選択的に開口して該導電性膜パターン
（３）が露出された開口部（４ｃ）を形成する工程と、 次いで、該開口部（４ｃ）内の該導電性膜パターン
（３）とコンタクトを取るように導電性膜（８）を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23097492A JPH0685071A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23097492A JPH0685071A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685071A true JPH0685071A (ja) | 1994-03-25 |
Family
ID=16916246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23097492A Withdrawn JPH0685071A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685071A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005525000A (ja) * | 2002-05-09 | 2005-08-18 | フリースケール セミコンダクター インコーポレイテッド | 複数膜厚を有する半導体相互接続及びその形成方法 |
-
1992
- 1992-08-31 JP JP23097492A patent/JPH0685071A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005525000A (ja) * | 2002-05-09 | 2005-08-18 | フリースケール セミコンダクター インコーポレイテッド | 複数膜厚を有する半導体相互接続及びその形成方法 |
| JP4932153B2 (ja) * | 2002-05-09 | 2012-05-16 | フリースケール セミコンダクター インコーポレイテッド | 複数膜厚を有する半導体相互接続の形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |