CN100358125C - 集成电路中的半导体装置及形成内连线结构的方法 - Google Patents
集成电路中的半导体装置及形成内连线结构的方法 Download PDFInfo
- Publication number
- CN100358125C CN100358125C CNB200510075182XA CN200510075182A CN100358125C CN 100358125 C CN100358125 C CN 100358125C CN B200510075182X A CNB200510075182X A CN B200510075182XA CN 200510075182 A CN200510075182 A CN 200510075182A CN 100358125 C CN100358125 C CN 100358125C
- Authority
- CN
- China
- Prior art keywords
- internal connection
- wire structure
- integrated circuit
- dielectric layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种集成电路中的半导体装置及形成内连线结构的方法。在一半导体基底上形成一介电层，在该介电层中形成一开口，在该开口的内壁与该介电层上形成一阻障层，在该阻障层上沉积一导电层并填充该开口。然后，对该导电层进行一平坦化步骤，用以形成该内连线结构，且该内连线结构的顶部表面的边缘不低于该阻障层的顶部表面。本发明所述集成电路中的半导体装置及形成内连线结构的方法，通过研磨速率的调整，可有助于避免内连线结构与阻障层界面间的孔洞的形成。此外，凸形内连线结构有助于在后续沉积覆盖层时产生更好的覆盖效果，进而提升凸形内连线结构元件的可靠度。
Description
技术领域
本发明是有关于一种半导体装置，特别是一种半导体装置中的凸形内连线结构。
背景技术
随着CMOS晶体管的尺寸持续缩小到次微米等级，高效能、高密度的集成电路上可以容纳多达数千万个晶体管，此时需要非常多的高密度金属内连线层。这些金属内连线层的电阻与寄生电容便成为高效能集成电路中的电流速度的主要限制因素。目前减小半导体装置尺寸用以达到更佳电性表现的趋势，是将发展重心放在制造金属内连线时使用非传统材料上。
超大规模集成电路(very large scale integration；VLSI)或极大规模集成电路(ultra large scale inte gration；ULSI)的操作速度是由位于内部装置、整体电路与整个系统之间的内连线的延迟时间所决定。总延迟时间可如下列方程式所示：ttotal＝tgate+RC延迟。内连线所造成的延迟，定义为RC延迟(在此R为内连线电阻，而C为内连线电容)，此为影响半导体效能中的最重要因素之一。今日在次微米半导体装置的设计的一大挑战为减少RC延迟。除此之外，若大块晶片中内部装置的距离太远，且在高的时钟频率(clock frequency)下操作，则LC延迟(在此L为线电感，C为内连线电容)将变成延迟时间中的主要因素。在大块晶片中的长传导线中使用铜/低介电常数材料为材质的内连线结构，是减小LC传递损失的一种不错选择。
传统的半导体装置主要使用铝作为VLSI与ULSI内连线结构的材料。当半导体装置的尺寸缩小到次微米等级时，必须找到一种不同于传统铝内连线结构的材料，才得以改善装置的可靠度、并缩小元件尺寸，以及达到较低的制造成本。例如，以铜为主的内连线结构配合低介电常数的介电层，就是一种不错的替代材料，可用以补偿传统铝内连线结构特性上的不足。 内连线结构的主要挑战为如何减少线电阻、电容以及因迁移而导致失效的数目。铜可用来替代铝，是因为铜的电阻系数(1.67uohm-cm)较铝(2.62uohm-cm)要更低。此外，铜的熔点(1083.4℃)较铝(660℃)为高，可使铜的迁移失效机率较低。铜的电迁移(electro-migration)阻抗能力大体上较铝要大百倍之多。以一例来解释此效应，考虑厚度分别为800nm与400nm的两平行导线的线电容为导线间距(wiring pitch)的函数。 当导线间距缩小时线电容会增加，因为电容值会因为导线彼此之间更靠近而变大。线电容可通过将金属由铝改变为铜以及将厚度由800nm改变为400nm的方式来减小，而不会导致片电阻(sheet resistance)值增大。这是由于铜导线的电阻系数较铝导线来的更小所致。因此，铜内连线结构的使用可轻易达到高密度内连线设计以及减少内连线数目的目的。内连线数目的减少可提升装置的可靠度，并可减少制造成本。另一个减少铜内连线结构电容的方法为使用低介电常数的介电材料。
典型铜内连线结构的形成是经由包括单镶嵌制程(singledamascene)与双镶嵌制程(dual damascene)的镶嵌制程。在镶嵌制程中，沟槽线(trench)是以线型图案的方式形成于介电层中，并将铜沉积其上，用以连通各金属层。而介层窗(via)则在各内连线层中形成插塞图案并填满铜。使用以铜为主的内连线结构的缺点为硅与铜材料之间会产生不良的交互作用。例如铜会污染硅晶圆。然而，为了要避免铜迁移至硅中，最好在以硅为主的介电层中的沟槽线与介层窗上覆盖一阻障层。一些如氮化钛、钽、氮化钽或钽合金的材料可使用于扩散阻障层中。之后，通过例如电化学电镀法(electrochemical plating；ECP)方式将铜沉积于沟槽线或介层窗上。多余的铜则通过使用化学活性研浆(chemical activeslurry)的化学机械研磨(chemical mechanical polishing；CMP)制程加以移除。
图1A至图1D是绘示出传统内连线的制程。如图1A所示，一开口110，形成于以硅为基底的金属间介电层(inter-metaldielectric；IMD)112中。通过晶圆表面涂布一光致抗蚀剂层、施以微影(lithography)图案化步骤，以及非等向性的干蚀刻步骤侵蚀掉一部分的金属间介电层112而形成此开口110。上述的光致抗蚀剂层随即自金属间介电层112中的开口110上被去除。开口110可以是沟槽(trench)或介层窗(via)。沟槽是以线型图案的方式形成于每一个金属层中，而介层窗(由一层连通至另一层的孔洞)则是以插塞的方式形成于层与层之间。一薄阻障层11 4形成于开口110的内壁与底部上。接着形成晶种层，并随即沉积导电层116以填充开口110。多余的导电材料可使用化学机械研磨(ChemicalMechanical Polishing；CMP)步骤加以移除至与开口110表面大体上同高或较低的程度。开口处的导电材料的高度差异是由于导电层116较金属间介电层112有更快的移除速率所致。如图1B所示，导电层116的高度118较阻障层114的顶部表面为低。
如图1C所示，化学机械研磨步骤持续移除阻障层114，直到暴露出金属间介电层112为止。由被研磨的导电层116所构成的内连线结构122的顶部表面形状，主要是经由化学机械研磨步骤中所使用的化学活性研浆(chemical active slurry)的种类所主导。这会导致导电层116与阻障层114之间形成化学势(chemicalpotential)。在此实施例中，阻障层114边缘增强凹陷(barrieredge enhanced recess)效应在开口110的两侧形成孔洞124。阻障层114边缘增强凹陷效应是由于直流电效应(Galvanic effect)以及研磨速率的差异所造成，在此，阻障层114的研磨速率较导电层116为快，而导电层116又较金属间介电层112为快。
如图1D所示，此位于内连线结构122与阻障层114的界面的微小孔洞124可能无法被蚀刻停止层126(etch stop layer；ESL)所填充。这些孔洞124会由于电迁移/应力迁移(electro-migration/stress-migration；EM/SM)的可靠度的下降而变成内连线结构中的弱点。EM/SM测试使用了预先存在于内连线结构与阻障层界面的孔洞作为孔洞成长位置，此位置由于所需的活化能较低之故，所以可提供一较快的扩散路径。
内连线结构容易受到阻障层边缘增强凹陷(barrier edgeenhanced recess；BEER)效应所影响。由于内连线结构与其周遭阻障层之间化学势(chemical potential)的不同所产生的直流电效应(Galvanic effect)，内连线结构与阻障层交界处的部分界面，将会较内连线结构的其它部分有更快的研磨速率。这会导致在化学机械研磨步骤结束后，会有凹陷形成于阻障层与内连线结构的界面处。在传统步骤中，例如蚀刻停止层的覆盖层会形成于内连线结构之上，用以形成镶嵌结构或多层内连线结构。但由于凹陷的存在，将会有孔洞形成于覆盖层与内连线结构及扩散阻障层之间的界面处。这些孔洞是电迁移(electro migration)与应力迁移(stress migration)的弱点，因而产生潜在的可靠度问题。
因此，的确有必要研发一种不会有孔洞形成于阻障层附近的界面处的内连线结构。
发明内容
本发明揭露一种在集成电路中的内连线结构及其制造方法。在本发明所述在集成电路中形成一内连线结构的方法，包括在一半导体基底上形成一介电层，在该介电层中形成一开口，在该开口的内壁与该介电层上形成一阻障层，在该阻障层上沉积一导电层并填充该开口。然后，对该导电层进行一平坦化步骤，用以形成该内连线结构，且该内连线结构的顶部表面的边缘不低于该阻障层的顶部表面，在该平坦化步骤中，该介电层的研磨速率比该导电层的研磨速率大。
本发明所述的在集成电路中形成一内连线结构的方法，该介电层是由介电常数小于4.0的低介电常数材料所构成。
本发明所述的在集成电路中形成一内连线结构的方法，该阻障层是择自由一熔点高于1200℃的耐火性金属、含氮的钽及含氮的钛组成的族群所构成，且该耐火性金属包含钽。
本发明所述的在集成电路中形成一内连线结构的方法，该导电层是以铜为主的材料所构成。
本发明所述的在集成电路中形成一内连线结构的方法，该平坦化步骤包含化学机械研磨步骤(CMP)。
本发明所述的在集成电路中形成一内连线结构的方法，在化学机械研磨步骤，该阻障层的研磨速率较快于该介电层与该导电层的研磨速率。
本发明所述的在集成电路中形成一内连线结构的方法，更包括在内连线结构与该介电层上形成一覆盖层，且该覆盖层与该内连线结构之间没有孔洞形成。
本发明另提供一种集成电路中的半导体装置，所述集成电路中的半导体装置包括：一半导体基底；一介电层，形成于该半导体基底上，该介电层具有一开口；一阻障层，形成于该开口内部与该介电层上；以及至少一内连线结构，形成于该开口中的该阻障层之上，其中该内连线结构具有一凸形顶部表面，且该凸形顶部表面的边缘不低于该阻障层的顶部边缘。
本发明所述的集成电路中的半导体装置，该内连线结构具有一小于75度的夹角，该夹角介于该介电层顶部表面边缘的一切线与水平线之间。
本发明所述的集成电路中的半导体装置，另包括：一第一垂直长度，是由该内连线结构中该凸形顶部表面的最高点量测至该介电层的顶部表面的长度；一第二垂直长度，是由该介电层的顶部表面量测至该阻障层与该介电层的底部界面的长度；其中该第一垂直长度不小于该第二垂直长度的百分之一。
本发明所述的集成电路中的半导体装置，该第一垂直长度是介于100至1000埃之间。
本发明所述的集成电路中的半导体装置，该第二垂直长度是介于0.1至1um之间。
本发明所述的集成电路中的半导体装置，该内连线结构的宽度大于0.05um。
本发明所述的集成电路中的半导体装置，当两个邻近的内连线结构彼此的距离不大于该内连线结构的宽度时，则该第一垂直长度不小于该第二垂直长度的百分之二。
本发明所述的集成电路中的半导体装置，当两个邻近的内连线结构彼此的距离不小于该内连线结构的宽度时，则该第一垂直长度不大于该第二垂直长度的十分之一。
本发明所述的集成电路中的半导体装置，该介电层的介电常数值小于4.0。
本发明所述的集成电路中的半导体装置，该阻障层是择自由一熔点高于1200℃的耐火性金属、含氮的钽及含氮的钛组成的族群所构成，且该耐火性金属包含钽。
本发明所述的集成电路中的半导体装置，该导电层是以铜为主的材料所构成。
本发明所述的集成电路中的半导体装置，更包括一覆盖层，形成于该内连线结构与该介电层之上，且不会有孔洞形成于该覆盖层与该内连线结构或该介电层之间。
本发明所述集成电路中的半导体装置及形成内连线结构的方法，通过研磨速率的调整，可有助于避免内连线结构与阻障层界面间的孔洞的形成。此外，凸形内连线结构有助于在后续沉积覆盖层时产生更好的覆盖效果，进而提升凸形内连线结构元件的可靠度。
附图说明
图1A至图1D是绘示出传统在集成电路上制造内连线结构的实施步骤；
图2A至图2D是绘示出根据本发明的一实施例在集成电路上形成内连线结构的一连串实施步骤；
图3是根据本发明的一实施例所绘示出的内连线结构的截面图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
图2A至图2D是根据本发明的一实施例所绘示出的凸形内连线结构的制程。须注意的是图2A与图1A相同，而图2B与图1B相同，该图示中相同的编号代表相同的结构。而图2C与图2D包括了新步骤的改变，用以形成新的凸形内连线结构。这些步骤将详细讨论如下。
如图2A所示，一开口110，形成于以硅为基底的金属间介电层(inter-metal dielectric；IMD)112中。通过晶圆表面涂布一光致抗蚀剂层、施以微影(lithography)图案化步骤，以及非等向性的干蚀刻步骤侵蚀掉一部分的金属间介电层112而形成此开口110。上述的光致抗蚀剂层随即自金属间介电层112中的开口上被去除。开口110可以是沟槽(trench)或介层窗(via)。沟槽是以线型图案的方式形成于每一个金属层中，而介层窗(由一层连通至另一层的孔洞)则是以插塞的方式形成于层与层之间。一薄阻障层114形成于开口110的内壁与底部上。接着形成晶种层，并随即沉积导电层116以填充开口110。多余的导电材料可使用化学机械研磨(Chemical Mechanical Polishing；CMP)步骤加以移除至与开口110表面大体上同高或较低的程度。开口处的导电材料的高度差异是由于导电层116较金属间介电层112有更快的移除速率所致。如图2B所示，显示出导电层116的高度118较阻障层114的顶部表面为低。
如图2C所示，沉积于介电层112上的阻障层114在化学机械研磨步骤中被部分移除，而暴露出介电层112的顶部表面。在实施化学机械研磨步骤后，残留于开口110中的导电层116便形成内连线结构134。此内连线结构134的最后形状是取决于导电层116、阻障层114以及介电层112的研磨速率。须注意的是，在此实施例中，内连线结构134的顶部存在一凸形区域，而此凸形区域可避免孔洞形成于开口110两侧的内连线结构134与阻障层114的界面区域136中。此凸形区域是由于化学机械研磨制程中所使用的化学活性研浆的不同所造成。此研浆不止促使阻障层114较导电层116与介电层112两者具有更快的研磨速率，也减小了直流电效应的影响。除此之外，介电层112的研磨速率亦不小于导电层116。此效应补偿了导电层116与阻障层114之间界面的化学势。因此，完整的内连线结构134的顶部边缘将不会低于开口110的顶部边缘。
在此实施例中，开口110可以是沟槽或介层窗。介电层112是由介电常数小于4.0，最好是小于3.5的低介电常数材料所构成。阻障层114是由融点高于1200℃的耐火性金属所构成，或由含氮的钽、含氮的钛或钽等含氮混合物所构成。为了减小阻障层114与导电层116之间的化学势，可以将微量的氧注入阻障层114中。内连线结构134是由铜所构成。通过在化学机械研磨制程中使用一预先决定的研浆，则以含氮的钽、含氮的钛或钽为主的材料的研磨速率，将远大于以铜为主以及以低介电常数材料为主的材质的研磨速率，而低介电常数材料的研磨速率亦不小于以铜为主的材料的研磨速率。
通过以上研磨速率的调整，可有助于避免内连线结构134与阻障层114界面间的孔洞的形成。此外，凸形内连线结构134有助于在后续沉积覆盖层126(如图2D中所示的蚀刻停止层)时产生更好的覆盖效果。典型覆盖层126的材料为含氮的介电材料(如SiN，SiCN，SiON)或含碳材料(如SiC)。就此实施例而言，不会有孔洞形成于开口110两侧的界面136中，因此，凸形内连线结构可提升元件的可靠度。
图3是根据本发明的一实施例所制造的半导体装置200。包含开口204的低介电常数介电层202是沉积于半导体基底上(图中并未显示)。阻障层206是沉积于开口204上(每边的厚度约小于或等于150埃)，用以避免内连线结构208迁移至介电层202中。由介电层202中突起的部分内连线结构212具有几何上的限制，才得以形成理想的凸形结构。该几何上的限制可以如下所示：
图中的H介于0.1至1.0um之间，W大于0.05um，以及突出高度h介于100至1000埃之间；
h大于0.01H；或
当开口间距S不大于开口宽度W时，h不小于0.02H；或
当S不小于W时，h不大于0.1H。
除此之外，该突起结构的几何形状与高度亦根据开口的图案化密度(pattern density)有所不同，所谓的图案化密度指的是：在某一范围区域中包含了图案化区域(例如开口区域)以及非图案化区域(例如非开口区域)，而图案化密度指的是已图案化区域除上该整体范围区域后的比值。该突起结构的几何上的限制包括，开口的图案化密度要大于20％，以及介于该凸形结构顶部表面的边缘切线与水平线的夹角214要小于75度。这是通过调整凸形结构的几何性质而使其具有更佳特性的众多例子中的一例。
蚀刻停止层210是由SiN、SiCN、SiON或SiC所构成，并沉积于内连线结构208的表面。就本实施例而言，不会有孔洞形成于内连线结构208与阻障层206的界面。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
110、204：开口
112：金属间介电层
114、206：阻障层
116：导电层
118：高度
122、208：内连线结构
124：孔洞
126、210：蚀刻停止层
202：低介电常数介电层
134：内连线结构
136：界面区域
200：半导体装置
212：部分内连线结构
214：夹角
h：由该内连线结构中该凸形顶部表面的最高点量测至该介电层的顶部表面的长度
H：由该介电层的顶部表面量测至该阻障层与该介电层的底部界面的长度
W：内连线结构的宽度
S：内连线结构彼此的距离
Claims (19)
1、一种在集成电路中形成一内连线结构的方法，所述在集成电路中形成一内连线结构的方法包括：
在一半导体基底上形成一介电层；
在该介电层中形成一开口；
在该开口的内壁与该介电层上形成一阻障层；
在该阻障层上沉积一导电层并填充该开口；以及
施以一平坦化步骤于该导电层上，其特征在于，用以形成该内连线结构，且该内连线结构的顶部表面的边缘不低于该阻障层的顶部表面，在该平坦化步骤中，该介电层的研磨速率比该导电层的研磨速率大。
2、根据权利要求1所述的在集成电路中形成一内连线结构的方法，其特征在于：该介电层是由介电常数小于4.0的低介电常数材料所构成。
3、根据权利要求1所述的在集成电路中形成一内连线结构的方法，其特征在于：该阻障层是择自由一熔点高于1200℃的耐火性金属、含氮的钽及含氮的钛组成的族群所构成，且该耐火性金属包含钽。
4、根据权利要求1所述的在集成电路中形成一内连线结构的方法，其特征在于：该导电层是以铜为主的材料所构成。
5、根据权利要求1所述的在集成电路中形成一内连线结构的方法，其特征在于：该平坦化步骤包含化学机械研磨步骤。
6、根据权利要求5所述的在集成电路中形成一内连线结构的方法，其特征在于：在化学机械研磨步骤，该阻障层的研磨速率较快于该介电层与该导电层的研磨速率。
7、根据权利要求1所述的在集成电路中形成一内连线结构的方法，其特征在于：更包括在内连线结构与该介电层上形成一覆盖层，且该覆盖层与该内连线结构之间没有孔洞形成。
8、一种集成电路中的半导体装置，所述集成电路中的半导体装置包括：
一半导体基底；
一介电层，形成于该半导体基底上，该介电层具有一开口；
一阻障层，形成于该开口内部与该介电层上；以及
至少一内连线结构，形成于该开口中的该阻障层之上，其中该内连线结构具有一凸形顶部表面，且该凸形顶部表面的边缘不低于该阻障层的顶部边缘。
9、根据权利要求8所述的集成电路中的半导体装置，其特征在于：该内连线结构具有一小于75度的夹角，该夹角介于该介电层顶部表面边缘的一切线与水平线之间。
10、据权利要求9所述的集成电路中的半导体装置，其特征在于另包括：
一第一垂直长度，是由该内连线结构中该凸形顶部表面的最高点量测至该介电层的顶部表面的长度；
一第二垂直长度，是由该介电层的顶部表面量测至该阻障层与该介电层的底部界面的长度；
其中该第一垂直长度不小于该第二垂直长度的百分之一。
11、根据权利要求10所述的集成电路中的半导体装置，其特征在于：该第一垂直长度是介于100至1000埃之间。
12、根据权利要求11所述的集成电路中的半导体装置，其特征在于：该第二垂直长度是介于0.1至1um之间。
13、根据权利要求12所述的集成电路中的半导体装置，其特征在于：该内连线结构的宽度大于0.05um。
14、根据权利要求13所述的集成电路中的半导体装置，其特征在于：当两个邻近的内连线结构彼此的距离不大于该内连线结构的宽度时，则该第一垂直长度不小于该第二垂直长度的百分之二。
15、根据权利要求13所述的集成电路中的半导体装置，其特征在于：当两个邻近的内连线结构彼此的距离不小于该内连线结构的宽度时，则该第一垂直长度不大于该第二垂直长度的十分之
16、根据权利要求8所述的集成电路中的半导体装置，其特征在于：该介电层的介电常数值小于4.0。
17、根据权利要求8所述的集成电路中的半导体装置，其特征在于：该阻障层是择自由一熔点高于1200℃的耐火性金属、含氮的钽及含氮的钛组成的族群所构成，且该耐火性金属包含钽。
18、根据权利要求8所述的集成电路中的半导体装置，其特征在于：该导电层是以铜为主的材料所构成。
19、根据权利要求8所述的集成电路中的半导体装置，其特征在于：更包括一覆盖层，形成于该内连线结构与该介电层之上，且不会有孔洞形成于该覆盖层与该内连线结构或该介电层之间。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/940,147 | 2004-09-13 | ||
| US10/940,147 US7291557B2 (en) | 2004-09-13 | 2004-09-13 | Method for forming an interconnection structure for ic metallization |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1750249A CN1750249A (zh) | 2006-03-22 |
| CN100358125C true CN100358125C (zh) | 2007-12-26 |
Family
ID=36034619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200510075182XA Active CN100358125C (zh) | 2004-09-13 | 2005-06-10 | 集成电路中的半导体装置及形成内连线结构的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7291557B2 (zh) |
| CN (1) | CN100358125C (zh) |
| SG (1) | SG121028A1 (zh) |
| TW (1) | TWI263304B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5065674B2 (ja) * | 2006-12-28 | 2012-11-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| US20080174027A1 (en) * | 2007-01-22 | 2008-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor interconnect structure with rounded edges and method for forming the same |
| JP2011029552A (ja) * | 2009-07-29 | 2011-02-10 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| TWI512797B (zh) * | 2011-01-24 | 2015-12-11 | United Microelectronics Corp | 應用於半導體元件製程中之平坦化方法 |
| US8728934B2 (en) | 2011-06-24 | 2014-05-20 | Tessera, Inc. | Systems and methods for producing flat surfaces in interconnect structures |
| US8575022B2 (en) * | 2011-11-28 | 2013-11-05 | International Business Machines Corporation | Top corner rounding of damascene wire for insulator crack suppression |
| US10529662B2 (en) * | 2018-01-29 | 2020-01-07 | International Business Machines Corporation | Method and structure to construct cylindrical interconnects to reduce resistance |
| CN110911287B (zh) * | 2018-09-17 | 2021-09-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| KR20220091660A (ko) | 2020-12-23 | 2022-07-01 | 삼성전자주식회사 | 반도체 소자 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1227402A (zh) * | 1998-02-26 | 1999-09-01 | 联华电子股份有限公司 | 阻挡层及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144635B2 (ja) * | 1998-10-13 | 2001-03-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6136680A (en) * | 2000-01-21 | 2000-10-24 | Taiwan Semiconductor Manufacturing Company | Methods to improve copper-fluorinated silica glass interconnects |
| US6409781B1 (en) * | 2000-05-01 | 2002-06-25 | Advanced Technology Materials, Inc. | Polishing slurries for copper and associated materials |
| US6376376B1 (en) * | 2001-01-16 | 2002-04-23 | Chartered Semiconductor Manufacturing Ltd. | Method to prevent CU dishing during damascene formation |
-
2004
- 2004-09-13 US US10/940,147 patent/US7291557B2/en active Active
-
2005
- 2005-02-04 SG SG200500718A patent/SG121028A1/en unknown
- 2005-05-05 TW TW094114500A patent/TWI263304B/zh active
- 2005-06-10 CN CNB200510075182XA patent/CN100358125C/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1227402A (zh) * | 1998-02-26 | 1999-09-01 | 联华电子股份有限公司 | 阻挡层及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7291557B2 (en) | 2007-11-06 |
| CN1750249A (zh) | 2006-03-22 |
| SG121028A1 (en) | 2006-04-26 |
| US20060057841A1 (en) | 2006-03-16 |
| TWI263304B (en) | 2006-10-01 |
| TW200610099A (en) | 2006-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100358125C (zh) | 集成电路中的半导体装置及形成内连线结构的方法 | |
| US7586175B2 (en) | Semiconductor wafer having embedded electroplating current paths to provide uniform plating over wafer surface | |
| US6426249B1 (en) | Buried metal dual damascene plate capacitor | |
| US6949442B2 (en) | Methods of forming MIM capacitors | |
| US6468894B1 (en) | Metal interconnection structure with dummy vias | |
| US7348672B2 (en) | Interconnects with improved reliability | |
| US7619310B2 (en) | Semiconductor interconnect and method of making same | |
| CN101656229A (zh) | 半导体器件及其制造方法 | |
| CN101924096A (zh) | 硅通孔结构及其形成工艺 | |
| US6750113B2 (en) | Metal-insulator-metal capacitor in copper | |
| US6495448B1 (en) | Dual damascene process | |
| US6169028B1 (en) | Method fabricating metal interconnected structure | |
| US20010001742A1 (en) | Method of fabricating a dual -damascene structure in an integrated cirtcuit with multilevel-interconnect strcture | |
| US9209135B2 (en) | Method for reducing wettability of interconnect material at corner interface and device incorporating same | |
| JP3645129B2 (ja) | 半導体装置の製造方法 | |
| KR100350111B1 (ko) | 반도체 장치의 배선 및 이의 제조 방법 | |
| US8563391B2 (en) | Method for forming MIM capacitor in a copper damascene interconnect | |
| US6512260B2 (en) | Metal capacitor in damascene structures | |
| US6410386B1 (en) | Method for forming a metal capacitor in a damascene process | |
| US6974770B2 (en) | Self-aligned mask to reduce cell layout area | |
| US7169680B2 (en) | Method for fabricating a metal-insulator-metal capacitor | |
| US6794304B1 (en) | Method and apparatus for reducing microtrenching for borderless vias created in a dual damascene process | |
| US6362092B1 (en) | Planarization method on a damascene structure | |
| US20020127849A1 (en) | Method of manufacturing dual damascene structure | |
| JP2006114724A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |