TWI263304B - Interconnection structure for IC metallization and method for fabricating the same - Google Patents

Description

1263304 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置，特別是一種半導體裝置中的凸/ 連線結構。 【先前技術】

隨著CMOS電晶體的尺寸持續縮小到次微米等級，高效能、高宓户 積體電路上可以容納多達數千萬個電晶體，此時f要非常多的高 内連線層。這些金屬内連線層的電阻與寄生電容便成為高效能積體 之電流速度社要關因素。目前減小半導體裝置尺相以達到更: 表現的趨勢，係將發展重心放在製造金屬内連線時使用非傳统 土毛 超大型積體電路(very lai*ge seale integratiQn;心〗)或極大型積體電$ (ultra large scale integration;见邓的操作速度係純於内部裝置了細二 與整個系統之間的内連線之延遲時間所決定。總延遲時間可如下歹:二 所示：Wf W+RC延遲。内連線所造成的延遲，定義為虹 = 為内連線電阻’而C勒連線物，此為影辨導體雜巾的最重要 Γ二=，半_置之設計的一大挑戰為減少rc延遲侧 外，方大塊晶片中内部裴置的距離遠 下操作，収延遲(在此…^ ( kfrequency: 6 I田丰。 电感’C為内連線電容)將變成延遲時間中 ° θ 巾的長傳導射使聊低介電常數材料為材質的 内連線結構，是減小Lc傳遞損失的—種不錯選擇。 A材貝 ======«，顺到―種撕雜内 較低的製造縣。2=；； 姻、元件尺寸，以及達到 就是-種獨崎代㈣ _連_構配合低介電常數的介電層， 戈材科T用以補償傳統_連線結構特性上的不足。

0503-A31126TWF 1263304 内運線結翻主要織為如何減少線電阻、電容，以及g遷移而導致失效 -的數目。銅可用來替代銘，是因為_電阻係數(L67u〇hm-cn推链(2必 _ dim-cm)要更低。此外，銅的熔點(1〇83.4。〇較鋁(660。〇為高，可使銅的遷 移失效機率較低。銅的電遷移(electr⑴migrati〇n)阻抗能力大體上較鋁要大百 倍之多。以-例來解釋此效應，考慮厚度分別為_聰與脑之兩平行 導線的線電容為導線間距(wiringpitch)的函數。當導線間距縮小時線電容合 增加，因為電容值會目為導線彼此之間更靠近而變大。線f容可藉由將^ 屬由銘改變為銅以及將厚度由800nm改變為4〇〇_的方式來減小，而不會 •導致片電阻(Sheetresistance)值增大。這是由於銅導線的電阻係數較鋁導線曰 來的更小賴。因此，銅内連線結構的使用可輕易達到高密度内連線設計 以及減少内連線數目的目的。内連線數目的減少可提升裝置的可靠产，並 ，可減少製造成本。另-個減少_連線結構電容之方法為使用低介電常數 的介電材料。 典型銅内連線結構的形成係經由包括單鑲嵌製程(single d_s_)與 雙鑲嵌製程(dual d__)_絲程。在職製財，溝槽雜係 以線型圖案的方式形成於介電層中，並將知冗積其上，用以連通各金屬層。 而介層t(Via)触仙魏射職織圖錢填滿銅。制_為主的曰内 連線結構之缺點切與銅材料之間會產生不I的交互作用。例如銅會污染 石夕晶圓。然而，為了要避免銅遷移至石夕中，最好在以石夕為主之介電射的 溝槽線與介層窗上覆蓋-轉層。—些如氮化鈦、、氮化组或组合金的 材料可使用於擴散阻障層中。之後，藉由例如電化學電鐘法㈣滅 plating; ECP)方式沉積於溝槽線或介層紅。乡餘的酬勤使用化學 活性研漿(chemical active sluny)的化學機械研磨⑽咖㈣咖如⑽ polishing; CMP)製程加以移除。 第1A圖至第id圖係繪示出傳統内連線之製程。如第认圖所示，一 開口 110，形成於以石夕為基底之金屬間介電層細聰加滅响細叩2

0503-A31126TWF 6 1263304 _ 巾1由晶圓表面塗佈—光阻層、施以微影⑽零aphy)圖案化步驟，以及 非等向性的乾侧步驟侵爾—部分的金制介電層m而形成此開口 . U〇。上述之光阻層隨即自金屬間介電層112中的開口 110上被去除。開口 110可以是溝槽(toneh)或介層窗㈣。溝槽是鱗麵_方式形成於每〆 個金屬層中，而介層窗(由一層連通至另一層的孔洞)則是以插塞的方式形成 於層與層之間。-薄阻障層114形成於開口 11〇的内壁與底部上。接著形 成^種層，並隨郎冗積導電層11β以填充開〇 11〇。多餘的導電材料可1用 化學機械研磨(Chemicd Mechanical P〇lishing; C虜)步驟加以鎌 •=衣社體上同高或較低之程度。開π處之導電材料的高度差異係由於導 $層116較金屬間介電層112有更快的移除速率所致。如第ΐβ圖所示，導 包層116的咼度118較阻障層114之頂部表面為低。 . 。如第1C圖所不，化學機械研磨步驟持續移除阻障層114，直到暴露出 .金^介電層112為止。由被研磨的導電層116所構成之内連線結構122 勺頁邛表面形狀，主要係經由化學機械研磨步驟中所使用之化學活性研漿 (cheimcal active slurry)的種類所主導。這會導致導電層w與阻障層ιΐ4之 間形成化學勢(chemical potential)。在此實施例中，阻障層lu邊緣增強凹 馨陷(bamer edge e麵ced recess)效應在開σ n㈣兩侧形成孔洞以。阻障 層、11田4邊緣增強凹陷效應是由於直流電效應_猶以細)以及^ 的呈異所造成，在此，轉層1M的研磨速輪導電層ιΐ6為快，而導電 層116又較金屬間介電層U2為快。 ^ 如弟ID圖所示，此位於内連線結構122與阻障層ιΐ4之界面的微小孔 洞124可能無法被侧停止層126(触如p layer; ESL)所填充。這些孔洞以 S由於毛遷私/應力遷移(electr〇_migraii〇n/stress_mi抑EM/SM)之可靠度 的下降而變油連線結構中的顯。㈣SM測試使用了預先存在於内連ς 、口構”阻障層界面的孔洞做為孔洞成長位置，此位置由於所需的活化能較 低之故，所以可提供一較快的擴散路徑。

0503-A31126TWF 7 1263304 recess: 内連線結構容易受到阻障層邊緣增強凹陷(Μ— _ enhanced beer)效應所影響。由於隨_撕験其週遭阻障層之間化學勢(如mi㈤ P咖詞的不同所產生的直流電效應(Galvanic effect)，内連_ 乂’ί處的^刀〃面冑會I乂内連線結構的其他部分有更快的研磨速率◦這 會導致在化學顧研齡聽树，會有_軸於啡層翻連線結構 之界面處。在傳、•射’例如蝴停止層的覆蓋層會形成㈣連線結構 之上’用即彡成_結構或多細連線結構，由於_的存在，將會有 孔洞形成於覆翻連線結構及擴散轉叙間的界面處。砂孔洞是 t^#(electromig« ? @ 的可靠度問題。 ^ 内連=構的確有必要研發—種不會有孔洞形成於阻障層附近之界面處的 【發明内容】 本發明揭露一種在積體電路中 , 、内七線結構及其製造方法。在本發明 之-貝關中包括在-半導體基底上 x 開口，在該開π之内壁_介^ μ I層’在該；f琶層中形成一 導電層並填充該開口。然後，對該導 s在°删早層上沉和— 内連線結構，且該内連線結構之Γ二仃—平坦化步驟’用以形成該 面。 頂—邊緣不低於該阻障層之頂部表 為讓本發明之上述目的、特徵 ‘ 施例，並配合所附圖式，作詳細說明如下·b 頭易馇，下文特舉較佳實 【實施方式】 第2A圖至第2D圖係根據本發明之一告a 構之製程。須注意的是第2A 貝％例所績示出的凸形内連線結 一錢圖相同，而第2B圖與第出圖相同，

0503-A31126TWF 8 1263304 該圖示中相同的編號代表相同的結構。而第2 。 的改變，用以形成新的凸形内連線結構。這些步縣;=新步驟 如第2A圖所示，—開。11Q，形成於二=了。 (i~ ^ ^ ^ (Ilt¥Phy爾化㈣’以及轉向㈣乾_步雜_ —政影 d介電層Π2而形成此開口训。上述之光阻層隨即自金屬間介^ 〇金屬 的開口上被去除。開口 11〇可以是溝離响或介層窗⑽）。^ 錢案的方式形成於每一個金屬層中，而介層窗(由一 二以線 I洞)則是以插塞的方式形成於層與層之間。-薄阻障声114料^層的孔 的内壁與底部上。接著形成晶種層，並㈣”二，層m形成於開口 no 多餘的導恭姑粗 日思卜儿^¥电層116以填充開口 11〇。 ===:==層112有更快二速: 表面為低。 出^層116的向度118較阻障層叫之頂部 如第2C圖所示，沉積於介電層112上的 驟中被部分移除，而侧介電層112之頂部表面。在實絲 :=4殘糊口 m中的導電層116便形成内連線結構134。此内連： 相^形狀係取決於導電層116、阻障層ιΐ4以及介電層出的ς $率。須注意的是，在此實施例中，内連線結構丨34之頂 區二而此凸形區域可避免孔洞形綱σ⑽兩側之隨 : 阻M m的界面區域136中。此_域係由於 抑斤 使用之化料师㈣職。崎職舰如 二與伽12兩者具有更快的研磨速率，也減小了直流電效應的影;： =此之外’介立電層m的研磨速率亦不小於導電層116。此效應補償了導曰電 曰II6與阻p早層m之間界面的化學勢。因此，完整的内連線結構^

0503-A31126TWF 9 1263304 頂部邊緣將不會低於開口 no之頂部邊緣。 在此實施例中，開口 1]〇可以Η誉 融點高於1200〇C的财火性金屬所構成，或由含氮 八阻&層114係由 氮混合物所構成。為了減小阻障層114與導電^、錢的欽或麵等含 =的氧植入阻障層114中。内連線結構：係由學勢，可以 夺機械研磨製程中使用一預先、冓成。错由在化 為主之材軸請,:=:===，的錄 材質的研磨速率，而低介電常數材 丨^數村料為主之 的研磨速率。 所&迷卞亦不小於以銅為主之材料 藉由以上研磨速率的調整’可有助 界面間之孔洞的形成。此外，凸形辦4 = 阻障層114 層啊如第2D圖㈣示的_停止續沉積覆蓋 /貝也1。不會有孔洞形成於開σ 11〇兩側之界面η 凸形内连線結構可提升元件之可靠度。 口匕 第^圖域據本發明之_實補所製造辭導縣置· 204的低介電常數介兩爲。Λ ° ^ & r " ^ 儿積於半導體基底上(圖中並未顯 層竭沉積於開口 204上(每邊之厚度約小 ㈣^ 連線結構208遷移至介雷展加+丄入 矢）用以避免内 禮…呈她 中。由介電層2G2中突起之部分内連線結 ,/、、51 _制’才得以形成理想的凸形結構。該幾何上的限制 可以如下所示： 圖中的Η介於〇 ] $ , Λ 於至職埃之間至―w大觸5·，以及突出高度⑻介 h大於0.01Η ;或 畲開口間距⑻不大於開口寬度(W)時 ’ h不小於〇·〇2Η ;或

0503-A31126TWF 10 1263304 當S不小於W時，h不大於0.1H。 除此之外，該突起結構的幾何形狀與高度亦根據開口的圖案化您_ (pattern density)有所不同，所謂的圖案化密度指的是··在某一範圍區域中Z 含了圖案化區域(例如開口區域)以及非圖案化區域('例如非開口區域），而固 案化岔度指的是已圖案化區域除上該整體範圍區域後的比值。該突起纟士才= 之幾何上的_包括，開統密度要大於鹰，以及介於該凸开^士 構頂部表面之邊緣赠與水平線之夾角214要小於75度。這是藉由調整^ 形結構之幾何性質而使其具有更佳特性的眾多例子中之一例。 1

姓刻停止層210係由SiN、SiCN、 線結構208之表面。就本實施例而言， 與阻障層206之界面。

SiON或SiC所構成，並沉積於内連 不會有孔洞形成於内連線結構208 何孰月，實施職如上，然其並非用以限定本發明，任 界定者為準 心===：：=侧働潤飾，

_3~A31126TWF 1263304 [圖式簡單說明】 施 步驟第1A圖至第1D圖翁示出傳統在積體電路上製造内連線結構的實 第2A圖至第2〇圖係繪示出根據本發明之一 内連線結構的-料實齡驟。 、蝴在顧電路上形成 圖 弟3圖係根據本發明之一實施例所繪示出的内連線結構々截面 【主要元件符號說明】 習知 112〜金屬間介電層； 116〜導電層； 122、208〜内連線結構 126、210〜蝕刻停止層 136〜界面區域； 212〜部分内連線結構； 110、204〜開口； 114、206〜阻障層； 118〜高度； 124〜孔洞； 202〜低介電常數介電層 本發明 134〜内連線結構； 200〜半導體裝置； 214〜夹角； 部表：；=連線結構中該凸形頂《蚊最—該介電層之頂 長度介電層^部表面量測至該阻障層與該介電層之底部界面的 W〜内連線結構之寬度；S〜内連線結構彼此的距離。

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Claims (1)

1263304 十、申請專利範圍·· 卿㈠魏崎法，包括： 二牛基底上形成一介電層； 在该介電層中形成-開口； 在該：:内壁與該介電層上形成，障層； '、U沉積-導電層並填充該開U ;以及 ’该導電層進行一平坦化步驟， 結構之陆 4勒連、輯構，且該内連線

2^^:1緣不低於該阻障層之頂部表面。 甲明專利乾圍第1項所述之在土 法，其中齡〜J 她電財料―铸體裝置的方 3如申^他1電常數小於4Ό之低介電常減料所構成。 •如申#專利範圍第1項所述之在積體 法，其中該轉層包含-熔靡戰之耐=屬噴置的方 法盆：Γ翻耗15第3顿述之在魏電路巾製造—半導體裝置的方 去，其中該耐火性金屬包含鈕。 如申明專利乾圍第i項所述之在積體電路中製造一半導體装置的方 法，其中該阻障層包含含氮的钽。 6.士申明專利範圍第i項所述之在積體電路中製造一半導體裝置的方 法，其中該阻障層包含含氮的鈦。 7·如申δ月專利範圍第1項所述之在積體電路中製造-半導體裝置的方 法’其中該導電層係以銅為主之材料所構成。 8·如申睛專利範圍第1項所述之在積體電路中製造一半導體裝置的方 法，其中该平坦化步驟包含以一預定種類的研漿對該導電層進行化學機械 研磨步驟(CMP) ’藉以使該介電層的研磨速率較該導電層為快。 9·如申请專利範圍第§項所述之在積體電路中製造一半導體裝置的方 法，其中該研漿在化學機械研磨步驟中提供該阻障層較該介電層與該導電 層為快的研磨速率。 0503-A31126TWF 13 1263304 、10·如巾請專利範圍第1項所述之在積體電路中製造〆半_裝置的方 法/更包括仙連線結構與該介電層切成—覆蓋H該覆蓋層與該内 連線結構之間沒有孔洞形成。 11·如申4專利祀圍第〗〇項所述之在積體電路中料〆半導體裝置的 方法，其中該覆蓋層包含一含氮材料。 衣 12·如申料她圍第η項所述之在積體電路”造一半導體裝置的 方法，其中該含氮材料係以氮化矽為主之材料所構成/

13·如申請專利範圍第1Q項所述之在積體電路 〆半導體裝置的 方法，其中該覆蓋層包含一含碳材料。 、 、4·如申明專利細帛D項所述之在積體電路中製造〆半導體裝置的 方法，其找含碳娜係以碳姆為主之材料所構成。 B·—種積體電路中的半導體裝置，包括·· 一半導體基底； 二1層’形成於該半導體基底上，該介電層具有一開口； 阻Μ ’形成於該介電層上且覆蓋該開口之内部；以及 至少-内連線結構，形成於該開口中 結構具^雜卩早層之上，其巾該内連線 部邊緣。 卩表面，且該凸形頂部表㈣邊緣不低於該阻障層之頂 16·如申請專利範圍第15項所述之積體 連線結構具有-小於75 h ^ 4 + ί^ 料體衣置’其中該内 切線舆水平線之間。 ^於該介電層頂部表面邊緣的- 至該介電層之頂部表面的長度^^構巾部表面之最高點量測 -第二垂直長度，係、 層之底部界面的長度； S頁邛表面量測至該阻障層與該介電 0503-A31126TWF 14 ，其中該第 ，其中該第 ，其中該内 當其中兩 ，則該第一 ，當其中兩 則該第一 ，其中該介 '其中該阻 其中該耐 ，其中該阻 1其中該阻 其中該導 更包括一 1263304 其中該第—垂直長度不小於該第二垂直長度的百分之一。 -垂吉專利粑圍弟17項所述之積體電路中的半導體裝置 土直長度係介於100至1000埃之間。 二m請專概圍_撕叙碰t路巾辭導體裝置 一垂直長度係介於0.1至lum之間。 連2Γ轉解刪19項職之積體電路巾醉導體裝置 遷線結構之寬度大於0.05um。 21•如中請專利範㈣2Q顧述之積體電路中 工直長度不大於該第二垂直長度的十分之_。 23·如中請翻細f 15顧述之積體電 電層的介電常數值小於4.0。 钟W衣且 細娜15項輯之積體電路中的半導體裝置， 早^已括溶點鬲於l2〇00C之耐火性金屬。 25. 如中請專利範圍第24項所述之積體 火性金屬包括Is。 ㈣料脰叙置 26. 如巾請翻第Μ摘叙频電路 I1 早層包括含氮的钽。 牛V版衣置 27·如申請專利範圍第15項 障層包括錢的鈦。 ^ “成巾辭導體裝置， 28. 如_請翻範目第項所述之·轉巾辭導體 包層係以銅為主之材料所構成。 、乂 29. 如申請專利範圍第15項所述之積體電路中的半導體裝置 0503-A31126TWF 15 1263304 覆蓋層，形成於該内連線結構與該介電 蓋層與該内連線結構或該介電層之間。9 ’且不會有孔洞形成於該覆 30.如申請專利範圍第29項所述之積 蓋層包括-含氮材料。 的+導Ιέϋ其中韻 3L如申請專利範圍㈣項所述 氮材料係以氮化石夕為主之材料所構成。路中的料體裝置，其中騎 32·如申請專利範圍第29項所述之積體電路中的半導體…… 蓋層包括-含碳材料。 ^的+ ¥«置，其中錢

* 33.如申明專利视圍第32項所述之積體電路中的半導體裝置，其中該 碳材料係以碳化矽為主之材料所構成。 、/、 Μ -種在積體電路中製造—轉體裝置的方法，包括： 在-半導體基底上形成一低介電常數介電層； 在該低介電常數介電層中形成一開口； 在該開口之内壁與該低介電常數介電層上形成一阻障層； 在該阻障層上沉積-以銅為主之導電層並填充該開口； 對以銅為主之該導電層進行—平坦化步驟，用以形成該内連線結構， 且該内連線結構之了頁部表面的邊緣不低於該阻障層之項部表面；以及 在該内連線結構與該介電層上形成—覆蓋層，且不會有孔洞形成於該 覆盍層與該内連線結構或該介電層之間。 35·如申請專利範圍第34項所述之在積體電路中製造_半導體裝置的 方法，其中該低介電常數介電層的介電常數值小於4.〇。 见如申請專利範圍第34項所述之在積體電路中製造—半導體裝置的 方法，其中該阻障層包括熔點高K12〇(rc之耐火性金屬。 37. 如申請專利範圍第36項所述之在積體電路中製造一半導體裝置的 方法，其中該耐火性金屬包括钽。 38. 如申請專利範圍第34項所述之在積體電路中製造一半導體裝置的 0503-A31126TWF 16 ^63304 广甲罐_故含氮的纽。 方法’·9·Ζ!請專利範圍第34項所述之在積體電路中夢、皮〜 、中雜障層包括含氮的鈦。 叫+導體裝置民 方去4^=請專概轉μ顧狀在積體電财 導雷岸=該平坦化步驟包括彻—默種類之研磨㈣2_裝置的 -曰上&仃一化學機 亡該以鋼為主之 磨速率較該以銅為主之導;;(：)…错啊^ 方法，复巾4G項所述之在積體電路中製造-半導體裝置的 電層與一 介_介 方法，Γ申明專利祀圍帛34項所述之在積體電路中製造〆半導體裝置的 /，/、中該覆蓋層包括一含氮材料。 ^ 3·如申明專利乾圍帛42項所述之在積體電路中梦造z半導體裝置的 方次，其中該含氮材料係以氮切為主之材料所構成。、 44·如申请專利範圍第％項所述之在積體電路中制造/半導體裝置的 方法，其中該覆蓋層包括一含碳材料。 本 、心·如申胡專利範圍f 44 j員所述之在積體電路中製造/半導體袭置的 方去，其中該含碳材料係以碳化矽為主之材料所構成。 0503-A31126TWF 17