CN1227402A - 阻挡层及其制造方法 - Google Patents
阻挡层及其制造方法 Download PDFInfo
- Publication number
- CN1227402A CN1227402A CN 98105263 CN98105263A CN1227402A CN 1227402 A CN1227402 A CN 1227402A CN 98105263 CN98105263 CN 98105263 CN 98105263 A CN98105263 A CN 98105263A CN 1227402 A CN1227402 A CN 1227402A
- Authority
- CN
- China
- Prior art keywords
- barrier layer
- opening
- layer
- dielectric layer
- conducting shell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
一种阻挡层，包括：一半导体基底，所述半导体基底上已设有一传导层；一介电层，形成于所述传导层与所述半导体基底上，且在所述介电层中有一开口，所述开口露出所述传导层；一第一阻挡层，形成于所述开口中以及周缘，所述第一阻挡层中含有硅；以及一第二阻挡层，形成于所述第一阻挡层上。
Description
本发明涉及一种阻挡层(barrier layer)与其制造方法，特别是涉及一种可用于低介电系数介电层(10w-k dielectric)中，加强介电层窗(via)的附着力的阻挡层结构与制造方法。
一般来说，当集成电路的集成度增加，其所需的金属内连线(metalinterconnect)数目也会跟着增加。尤其是在深亚微米(deep sub-micron)的超大规模集成电路的制作工艺中，其对金属内连线的要求是，在非常小的接触面积下具有良好的导电性能。目前用于做内连线材料的多为铝，但是在集成度日益增加的情况下，由于铜具有低阻抗与高熔点的优点，便逐渐成为取代铝作为内连线的良好材料，但是其也有许多问题需要克服。
请参照图1，绘示出现有的一种在介质层窗中阻挡层结构的剖面示意图。其中，在半导体基底10上，已形成有传导层11，例如为金属线的结构。然后，在传导层11上形成介电层12，其材料例如为低介电系数的介电层。在介电层12中形成介质层窗(via)14的结构，介质层窗14中填有传导性好的传导材料，例如钨、铜或铝等。通常，在介质层窗14与传导层11之间，以及在介质层窗14与介电层12之间，还会形成有阻挡层13的结构，其目的是用以增加介质层窗14中传导材料的附着力，以及阻止传导材料的扩散。一般来说，阻挡层13常用的材料包括钛/氮化钛(Ti/TiN)、氮化钨(WN)、钽(Ta)或氮化钽(TaN)。
接着，请参照图2，其绘示出现有的一种在镶嵌工艺(Damascene process)中阻挡层结构的剖面示意图。其中，在半导体基底20上，已形成有传导层21，例如为第一金属线的结构。然后，在传导层21上形成介电层32，其材料例如为低介电系数的介电层。在介电层22中依次形成第二开口24与第一开口23。接着，在第一开口23与第二开口24中形成阻挡层25的结构。一般来说，阻挡层13常用的材料包括钛/氮化钛(Ti/TiN)、氮化钨(WN)、钽(Ta)或氮化钽(TaN)，其目的是用以增加后续沉积的传导材料的附着力，以及阻止传导材料的扩散。然后，沉积传导层26，例如传导性好的传导材料，例如钨、铜或铝等。接着，再进行化学机械研磨(CMP)，于是完成现有的镶嵌工艺。镶嵌工艺的优点在于可以一次同时形成介质层窗与第二层金属线的结构，例如在第一开口23中形成的为介质层窗结构，而在第二开口24中形成的为第二层金属线结构。
上述所形成的阻挡层，其具有许多缺点，如果在介质层窗中所填的传导材料为铜(其为未来应用的趋势)，而因为铜与介电材料间的扩散能力很强，现有的阻挡层材料已不能使用，无法具有良好的阻挡能力。此外，因为目前的介电层材料多为有机的低介电系数介电层，所以会使得现有的阻挡层材料与低介电系数介电层之间的附着力不好，其原因是低介电系数介电层的吸水性很强，特别是有机的低介电系数介电层(organic low-k dielectric)，其表面通常会附着一层水气，使得后续沉积的阻挡层材料与传导材料的附着力变差。
有鉴于此，本发明的主要目的在于提供一种阻挡层与其制造方法，可增强低介电系数介电层与阻挡层的附着力，以及增强阻挡层阻止传导材料扩散的能力。此外，更可以保护低介电系数介电层的表面，降低其吸水性的影响。
为了实现上述目的，本发明提出一种阻挡层，其包括：一半导体基底，其上已设有一传导层；一介电层，形成于传导层与半导体基底上，在介电层中有一开口，露出传导层，此介电层例如为具有低介电系数的有机介电层；一第一阻挡层，形成于上述开口中以及周缘，第一阻挡层中含有硅或掺杂的硅层(doped-Si)；以及一第二阻挡层，形成于第一阻挡层上，第二阻挡层例如为钛/氮化钛(Ti/TiN)、氮化钨(WN)、钽(Ta)或氮化钽(TaN)。
本发明另一方面提出一种阻挡层的制造方法，包括：首先，提供一半导体基底，在其上已形成有一传导层。然后，在传导层与半导体基底上形成介电层，例如为具有低介电系数的有机介电层，在介电层中形成一开口，使其露出传导层。接着，在上述开口中以及周缘形成第一阻挡层，第一阻挡层中含有硅或掺杂的硅层(doped-Si)，其形成方式可为等离子增强化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、电子束蒸镀法(e-beam evaporation)或溅射法(sputtering)。然后，在第一阻挡层上形成第二阻挡层，例如为钛/氮化钛(Ti/TiN)、氮化钨(WN)、钽(Ta)或氮化钽(TaN)。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中：
图1绘示一种现有技术的在介质层窗中的阻挡层的剖面示意图；
图2绘示一种现有技术的在镶嵌制作工艺中阻挡层的剖面示意图；
图3A至图3D绘示根据本发明的一优选实施例的一种用于介质层的阻挡层制造流程的剖面示意图；以及
图4A至图4D绘示根据本发明的另一优选实施例的一种用于镶嵌制作工艺的阻挡层制造流程的剖面示意图。
第一实施例
图3A至图3D绘示根据本发明的一优选实施例的一种用于介质层窗(via)的阻挡层(barrier layer)的制造流程的剖面示意图。
首先，请参照图3A，提供一半导体基底30，在其上已形成有传导层31，例如晶体管的源极/漏极区或金属线等结构。然后，在传导层31与半导体基底30上形成介电层32，例如具有低介电系数的有机介电层(organic low-kdielectric)或氧化层(oxide)。对介电层32构图，在介电层32中形成开口33，使得开口33露出传导层31。
接着，请参照图3B，进行清洗步骤(clean)，清洗半导体基底30与介电层23的表面，其方式包括干式或湿式清洗法。然后，再进行等离子处理步骤(plasma treatment)，以含氩(Ar)、氢(H2)或氩/氢的等离子来清洗半导体基底30与介电层32的表面。之后，在开口33中以及周缘形成薄的第一阻挡层34，第一阻挡层34优选的是掺杂的硅层(doped-Si)或其中含有硅，且其厚度在约300埃以下。此第一阻挡层34为本发明的特征，其形成方式可为等离子增强化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、电子束蒸镀法(e-beam evaporation)或是溅射法(sputtering)，第一阻挡层34可用以增强与低介电系数的有机介电层的附着力，并降低有机介电层的吸水能力。
接着，请参照图3C，在第一阻挡层34上形成第二阻挡层35，例如钛/氮化钛(Ti/TiN)、氮化钨(WN)、钽(Ta)或氮化钽(TaN)。第二阻挡层35的形成方式可为化学气相沉积法(CVD)。
接着，请参照图3D，在开口33填满传导层，例如钨、铜或铝等传导性好的传导材料。再进行化学机械研磨(CMP)，研磨传导层直到露出介电层32的表面，形成介质层窗36的结构。第二实施例
请参照图4A至图4D，其绘示根据本发明的另一优选实施例的一种用于镶嵌制作工艺(Damascene process)的阻挡层制造流程的剖面示意图。
首先，请参照图4A，提供一半导体基底40，在其上已形成有传导层41，例如晶体管的源极/漏极区或金属线等结构。然后，在传导层41与半导体基底40上形成介电层42，例如为具有低介电系数的有机介电层或氧化层。对介电层42构图，先在介电层42中形成第一开口44，第一开口44的深度比介电层42小。然后，继续挖深第一开口44，在第一开口44下形成第二开口43，使得第二开口43露出传导层41，且第二开口43的宽度小于或等于第一开口44的宽度。
接着，请参照图4B，进行清洗步骤，清洗半导体基底40与介电层42的表面，其方式包括干式或湿式清洗法。然后，再进行等离子处理步骤，以含氩(Ar)、氢(H2)或氩/氢的等离子来清洗半导体基底40与介电层42的表面。之后，在第一开口44与第二开口43中及周缘形成第一阻挡层45，第一阻挡层45优选的是掺杂的硅层(doped-Si)或者其中含有硅，且其厚度在约300埃以下。此第一阻挡层45为本发明的特征，其形成方式可为等离子增强化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、电子束蒸镀法或是溅射法，第一阻挡层45可用以增强与低介电系数的有机介电层的附着力，并降低有机介电层的吸水能力。
接着，请参照图4C，在第一阻挡层45上形成第二阻挡层46，例如为钛/氮化钛(Ti/TiN)、氮化钨(WN)、钽(Ta)或氮化钽(TaN)。
接着，请参照图4D，在第一开口44与第二开口43填满传导层，例如钨、铜或是铝等传导性佳的传导材料。再进行化学机械研磨(CMP)，研磨传导层直到露出介电层42的表面，于是完成形成本发明的镶嵌制作工艺。镶嵌制作工艺的优点在于可以一次同时形成介层窗与第二层金属线的结构，在第二开口43中形成的为介质层窗结构，而在第一开口44中形成的为第二层金属线结构。
综上所述，本发明所提供的阻挡层的结构与制造方法，具有以下的特点：
(1)本发明所提供的第一阻挡层34，例如为掺杂的硅层(doped-Si)，其可以增强与低介电系数的有机介电层32的附着力。
(2)本发明所提供的第一阻挡层34，其可以保护低介电系数的有机介电层32的表面，降低其吸水性的影响。
(3)本发明所提供的第一阻挡层34，可以减少后续填入金属层36与介电层23之间的应力。
(4)本发明所提供的第一阻挡层34，其与第二阻挡层35搭配，可以增强阻止后续金属层36扩散的能力。
虽然已结合一优选实施例揭露了本发明，但是其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当由后附的权利要求限定。
Claims (40)
1．一种阻挡层，包括：
一半导体基底，所述半导体基底上已设有一传导层；
一介电层，形成于所述传导层与所述半导体基底上，且在所述介电层中有一开口，所述开口露出所述传导层；
一第一阻挡层，形成于所述开口中以及周缘，所述第一阻挡层中含有硅；以及
一第二阻挡层，形成于所述第一阻挡层上。
2．如权利要求1所述的阻挡层，其中所述传导层包括晶体管的源极/漏极区。
3．如权利要求1所述的阻挡层，其中所述传导层为金属线。
4．如权利要求1所述的阻挡层，其中所述介电层包括低介电系数的有机介电层。
5．如权利要求1所述的阻挡层，其中所述介电层包括二氧化硅介电层。
6．如权利要求1所述的阻挡层，其中所述第一阻挡层包括掺杂的硅层。
7．如权利要求1所述的阻挡层，其中所述第一阻挡层的厚度在约0埃到约300埃之间。
8．如权利要求1所述的阻挡层，其中所述第二阻挡层包括钛/氮化钛层。
9．如权利要求1所述的阻挡层，其中所述第二阻挡层包括氮化钨。
10．如权利要求1所述的阻挡层，其中所述第二阻挡层包括钽。
11．如权利要求1所述的阻挡层，其中所述第二阻挡层包括氮化钽。
12．一种阻挡层的制造方法，所述方法包括下列步骤：
提供一半导体基底，在所述半导体基底上已形成有一传导层；
在所述传导层与所述半导体基底上形成一介电层，且在所述介电层中形成一开口，使得所述开口露出所述传导层；
在所述开口中以及周缘形成一第一阻挡层，所述第一阻挡层中含有硅；以及
在所述第一阻挡层上形成一第二阻挡层。
13．如权利要求12所述的方法，其中所述传导层包括晶体管的源极/漏极区。
14．如权利要求12所述的方法，其中所述传导层包括金属线。
15．如权利要求12所述的方法，其中所述介电层包括低介电系数的有机介电层。
16．如权利要求12所述的方法，其中所述介电层包括二氧化硅介电层。
17．如权利要求12所述的方法，其中所述第一阻挡层包括掺杂的硅层。
18．如权利要求12所述的方法，其中所述第一阻挡层的厚度在约0埃到约300埃之间。
19．如权利要求12所述的方法，其中所述第一阻挡层的形成方式为等离子增强化学气相沉积法。
20．如权利要求12所述的方法，其中所述第一阻挡层的形成方式为低压化学气相沉积法。
21．如权利要求12所述的方法，其中所述第一阻挡层的形成方式为电子束蒸镀法。
22．如权利要求12所述的方法，其中所述第一阻挡层的形成方式为溅射法。
23．如权利要求12所述的方法，其中所述第二阻挡层包括钛/氮化钛层。
24．如权利要求12所述的方法，其中所述第二阻挡层包括氮化钨。
25．如权利要求12所述的方法，其中所述第二阻挡层包括钽。
26．如权利要求12所述的方法，其中所述第二阻挡层包括氮化钽。
27．如权利要求12所述的方法，其中还包括在所述开口填满一传导材料，并进行化学机械研磨。
28．如权利要求27所述的方法，其中所述传导材料为选自一族群，所述族群包括钨、铜、铝与传导性好的传导材料。
29．一种阻挡层的制造方法，可应用于镶嵌制作工艺中，所述方法包括下列步骤：
提供一半导体基底，在所述半导体基底上已形成有一传导层；
在所述传导层与所述半导体基底上形成一介电层，且在所述介电层中形成一第一开口，所述第一开口的深度比所述介电层小；
继续挖深所述第一开口，在所述第一开口下形成一第二开口，使得所述第二开口露出所述传导层，所述第二开口的宽度比所述第一开口的宽度小；
在所述第一开口与所述第二开口中及周缘形成一第一阻挡层，所述第一阻挡层中含有硅；以及
在所述第一阻挡层上形成一第二阻挡层。
30．如权利要求29所述的方法，其中所述介电层包括低介电系数的有机介电层。
31．如权利要求29所述的方法，其中所述介电层包括二氧化硅介电层。
32．如权利要求29所述的方法，其中所述第一阻挡层包括掺杂的硅层。
33．如权利要求29所述的方法，其中所述第一阻挡层的厚度在约0埃到约300埃之间。
34．如权利要求29所述的方法，其中所述第一阻挡层的形成方式为等离子增强化学气相沉积法。
35．如权利要求29所述的方法，其中所述第一阻挡层的形成方式为低压化学气相沉积法。
36．如权利要求29所述的方法，其中所述第一阻挡层的形成方式为电子束蒸镀法。
37．如权利要求29所述的方法，其中所述第一阻挡层的形成方式为溅射法。
38．如权利要求29所述的方法，其中所述第二阻挡层的材料选自一第一族群，所述第一族群包括钛/氮化钛层、氮化钨、钽与氮化钽。
39．如权利要求29所述的方法，其中还包括在所述第一开口与所述第二开口中填满一传导材料，并进行化学机械研磨。
40．如权利要求39所述的方法，其中所述传导材料选自一第二族群，所述第二族群包括钨、铜、铝与传导性好的传导材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 98105263 CN1227402A (zh) | 1998-02-26 | 1998-02-26 | 阻挡层及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 98105263 CN1227402A (zh) | 1998-02-26 | 1998-02-26 | 阻挡层及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1227402A true CN1227402A (zh) | 1999-09-01 |
Family
ID=5218741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 98105263 Pending CN1227402A (zh) | 1998-02-26 | 1998-02-26 | 阻挡层及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1227402A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100358125C (zh) * | 2004-09-13 | 2007-12-26 | 台湾积体电路制造股份有限公司 | 集成电路中的半导体装置及形成内连线结构的方法 |
| CN102479750A (zh) * | 2010-11-29 | 2012-05-30 | 中国科学院微电子研究所 | 一种化学机械平坦化的方法 |
| CN107195616A (zh) * | 2016-03-15 | 2017-09-22 | 英飞凌科技股份有限公司 | 包括金属粘附和阻挡结构的半导体器件及其形成方法 |
| CN108231596A (zh) * | 2018-01-24 | 2018-06-29 | 德淮半导体有限公司 | 半导体结构及其形成方法 |
-
1998
- 1998-02-26 CN CN 98105263 patent/CN1227402A/zh active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100358125C (zh) * | 2004-09-13 | 2007-12-26 | 台湾积体电路制造股份有限公司 | 集成电路中的半导体装置及形成内连线结构的方法 |
| CN102479750A (zh) * | 2010-11-29 | 2012-05-30 | 中国科学院微电子研究所 | 一种化学机械平坦化的方法 |
| CN102479750B (zh) * | 2010-11-29 | 2015-12-16 | 中国科学院微电子研究所 | 一种化学机械平坦化的方法 |
| CN107195616A (zh) * | 2016-03-15 | 2017-09-22 | 英飞凌科技股份有限公司 | 包括金属粘附和阻挡结构的半导体器件及其形成方法 |
| US10475743B2 (en) | 2016-03-15 | 2019-11-12 | Infineon Technologies Ag | Semiconductor device having a metal adhesion and barrier structure and a method of forming such a semiconductor device |
| CN107195616B (zh) * | 2016-03-15 | 2019-12-27 | 英飞凌科技股份有限公司 | 包括金属粘附和阻挡结构的半导体器件及其形成方法 |
| US10777506B2 (en) | 2016-03-15 | 2020-09-15 | Infineon Technologies Ag | Silicon carbide semiconductor device having a metal adhesion and barrier structure and a method of forming such a semiconductor device |
| CN108231596A (zh) * | 2018-01-24 | 2018-06-29 | 德淮半导体有限公司 | 半导体结构及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6025264A (en) | Fabricating method of a barrier layer | |
| KR0134121B1 (ko) | 반도체 디바이스 | |
| US6410419B1 (en) | Silicon carbide barrier layers for porous low dielectric constant materials | |
| CN1191623C (zh) | 以金属硬遮罩层制作双镶嵌插销的方法 | |
| CN100372078C (zh) | 半导体装置及其制造方法 | |
| US20050277298A1 (en) | Adhesion of copper and etch stop layer for copper alloy | |
| US20040157431A1 (en) | Barrier free copper interconnect by multi-layer copper seed | |
| US20040048468A1 (en) | Barrier metal cap structure on copper lines and vias | |
| CN1835206A (zh) | 利用保护性通路盖层形成半导体器件的双镶嵌布线的方法 | |
| KR20010031049A (ko) | 하이드로겐-실세스퀴옥산（ｈｓｑ）으로 갭이 채워진패터닝된 금속층을 사용한 경계 없는 비아들 | |
| JPH10340865A (ja) | ビア中に自己整合銅拡散バリヤを形成する方法 | |
| CN1627477A (zh) | 具有金属－绝缘体－金属电容器的半导体器件及制造方法 | |
| US6083842A (en) | Fabrication of a via plug having high aspect ratio with a diffusion barrier layer effectively surrounding the via plug | |
| US6140231A (en) | Robust diffusion barrier for Cu metallization | |
| US6864137B2 (en) | MIM capacitor with diffusion barrier | |
| KR20030001318A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN1239318A (zh) | 层间介电层平坦化制造方法 | |
| CN1540744A (zh) | 改善蚀刻中止层与金属层间的粘着性的工艺与结构 | |
| US20010036753A1 (en) | Method of forming an on-chip decoupling capacitor with bottom hardmask | |
| US5851915A (en) | Method of manufacturing a semiconductor device through a reduced number of simple processes at a relatively low cost | |
| CN101271880B (zh) | 半导体器件及其制造方法 | |
| CN1574285A (zh) | 使用于双镶嵌蚀刻方法的双层金属硬屏蔽 | |
| CN1227402A (zh) | 阻挡层及其制造方法 | |
| US7670948B2 (en) | Semiconductor device having diffusion barriers and a method of preventing diffusion of copper in a metal interconnection of a semiconductor device | |
| CN101192513A (zh) | 金属-绝缘体-金属电容器及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |