CN110911287B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底内形成有焊垫且基底露出焊垫，基底上形成有再分布层，再分布层与焊垫电连接且露出部分焊垫；在再分布层和焊垫中的一个或两个的顶部上形成绝缘层；在基底上形成覆盖再分布层、绝缘层和焊垫的介电层；图形化介电层，在再分布层部分顶部上方的介电层内、以及焊垫部分顶部上方的介电层内形成贯穿介电层的第一开口。本发明在再分布层和焊垫中的一个或两个的顶部上形成绝缘层，由于绝缘层具备不导电的特性，因此在图形化介电层的过程中，绝缘层能够防止再分布层和焊垫同时与图形化介电层所采用的溶液相接触，从而防止再分布层和焊垫之间发生贾凡尼效应，进而提高封装结构的良率和可靠性。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
晶圆级封装(wafer level chip scale package，WLCSP)是一种可以使晶圆以正面朝下(face down)的方式贴装到印刷电路板(printed circuit board，PCB)上的封装技术。在晶圆级封装过程中，通常先在晶圆的衬底上形成集成电路器件(例如：晶体管等)，然后在集成电路器件上形成与所述集成电路器件电连接的金属互连结构，之后在所述金属互连结构上形成与所述金属互连结构上电连接的焊垫(pad)，在所述焊垫上形成凸块(bump)，从而通过所述凸块将芯片封装结构电连接至印刷电路板的互连金属层上或将两芯片封装结构电连接。
目前，为了满足不同的应用需求，在晶圆级封装工艺中引入了再分布技术。在该工艺中，在芯片封装结构中引入再分布层(redistribution layer，RDL)，用于与所述焊垫实现电连接，采用聚酰亚胺(polyimide)等聚合物材料层作为所述再分布层的介电层，并通过凸块底部金属层(under bump metallization，UBM)电连接所述再分布层和凸块。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高封装结构的良率和可靠性。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有焊垫，且所述基底露出所述焊垫，所述基底上形成有再分布层，所述再分布层与所述焊垫电连接且露出部分所述焊垫；在所述再分布层和焊垫中的一个或两个的顶部上形成绝缘层；在所述基底上形成覆盖所述再分布层、绝缘层和焊垫的介电层；图形化所述介电层，在所述再分布层部分顶部上方的介电层内、以及所述焊垫部分顶部上方的介电层内形成贯穿所述介电层的第一开口。
可选的，所述再分布层和焊垫中顶部待形成所述绝缘层的为待处理层，形成所述绝缘层的步骤包括：对所述待处理层表面进行预处理，将部分厚度的所述待处理层转化为所述绝缘层。
可选的，对所述待处理层表面进行预处理的步骤包括：对所述待处理层表面进行氧化处理，将部分厚度的待处理层转化为氧化层；在所述氧化处理后，在含氮氛围下，对所述氧化层进行等离子体处理，将所述氧化层转化为氮化层，所述氮化层用于作为所述绝缘层。
可选的，所述氧化处理的步骤包括：在常压下，对所述待处理层进行烘焙处理。
可选的，所述烘焙处理的参数包括：工艺温度为120摄氏度至150摄氏度，工艺时间为120秒至300秒。
可选的，所述等离子体处理的参数包括：反应气体为N2、N2O或NH3，射频功率为100瓦特至1000瓦特，工艺温度为25摄氏度至40摄氏度，工艺时间为120秒至240秒，工艺压强为150毫托至1000毫托。
可选的，所述绝缘层的材料为氮化铜或氮化铝。
可选的，所述绝缘层的厚度为
Figure BDA0001803417850000021
至
Figure BDA0001803417850000022
可选的，在所述基底上形成覆盖所述再分布层、绝缘层和焊垫的介电层的步骤中，所述介电层的材料为光敏材料；图形化所述介电层的工艺为光刻工艺。
可选的，所述介电层的材料为光敏聚酰亚胺、光敏苯并环丁烯或光敏聚苯并噁唑。
可选的，所述焊垫的材料为金属材料，所述再分布层的材料为金属材料，且所述焊垫的材料和所述再分布层的材料不同。
可选的，所述焊垫的材料为铝、铜或金，所述再分布层的材料为铝、铜或金。
可选的，所述焊垫的材料为铝，所述再分布层的材料为铜；形成所述绝缘层的步骤中，所述绝缘层位于所述再分布层顶部。
可选的，图形化所述介电层后，还包括：去除所述第一开口露出的绝缘层，在所述绝缘层内形成第二开口；在所述第一开口和第二开口内形成电连接结构，所述电连接结构与所述再分布层和所述焊垫实现电连接。
可选的，去除所述第一开口露出的绝缘层的步骤包括：采用惰性气体，对所述第一开口露出的绝缘层进行等离子体溅射。
可选的，所述等离子体溅射的参数包括：所述惰性气体为氩气，所述惰性气体的气体流量为1标准毫升/分钟至20标准毫升/分钟，射频功率为300瓦特至1200瓦特，工艺时间为15秒至120秒，工艺压强为150毫托至1000毫托。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底内形成有焊垫，且所述基底露出所述焊垫；再分布层，位于所述基底上，所述再分布层与所述焊垫电连接且露出部分所述焊垫；绝缘层，位于所述再分布层和焊垫中的一个或两个的顶部上；介电层，位于所述基底上且覆盖所述焊垫、再分布层和绝缘层；第一开口，贯穿所述再分布层部分顶部上方的介电层、以及所述焊垫部分顶部上方的介电层；第二开口，贯穿所述第一开口露出的绝缘层；电连接结构，位于所述第一开口和第二开口内，所述电连接结构与所述再分布层和所述焊垫实现电连接。
可选的，所述绝缘层的材料为氮化铜或氮化铝。
可选的，所述绝缘层的厚度为
Figure BDA0001803417850000031
至
Figure BDA0001803417850000032
可选的，所述介电层的材料为光敏材料。
可选的，所述介电层的材料为光敏聚酰亚胺、光敏苯并环丁烯或光敏聚苯并噁唑。
可选的，所述焊垫的材料为金属材料，所述再分布层的材料为金属材料，且所述焊垫的材料和所述再分布层的材料不同。
可选的，所述焊垫的材料为铝、铜或金，所述再分布层的材料为铝、铜或金。
可选的，所述焊垫的材料为铝，所述再分布层的材料为铜；所述绝缘层位于所述再分布层顶部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在基底上形成覆盖再分布层和焊垫的介电层之前，在所述再分布层和焊垫中的一个或两个的顶部上形成绝缘层，所述介电层相应还覆盖所述绝缘层；由于所述绝缘层具备不导电的特性，因此在图形化所述介电层的过程中，所述绝缘层能够防止所述再分布层和焊垫同时与图形化所述介电层所采用的溶液相接触，从而防止所述再分布层和焊垫之间发生贾凡尼效应(galvanic effect)，使得所述第一开口的形貌质量和尺寸能够满足工艺需求，进而提高封装结构的良率和可靠性。
可选方案中，所述再分布层和焊垫中顶部待形成所述绝缘层的为待处理层，形成所述绝缘层的步骤包括：对所述待处理层表面进行预处理，将部分厚度的所述待处理层转化为绝缘层；与采用沉积的方式形成覆盖所述待处理层的绝缘层的方案相比，通过将部分厚度的待处理层转化为绝缘层的方式，能够选择性在所述待处理层表面形成所述绝缘层，有利于简化形成所述绝缘层的工艺步骤、减小工艺风险，而且还能防止封装结构体积变大的问题。
可选方案中，所述绝缘层的厚度为
Figure BDA0001803417850000041
至
Figure BDA0001803417850000042
通过合理设定所述绝缘层的厚度，使得所述绝缘层能够有效降低所述再分布层和焊垫之间发生贾凡尼效应的概率，而且所述绝缘层的厚度不会过大，有利于降低后续去除所述第一开口露出的绝缘层的工艺难度，从而防止对形成于所述第一开口和第二开口内的电连接结构的电连接性能产生不良影响。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4是采用图1至图3所述形成方法所形成第一开口的电镜图；
图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图13是采用图5至图12所述形成方法所形成第一开口的电镜图。
具体实施方式
目前封装结构的良率和可靠性有待提高。现结合一种半导体结构的形成方法分析其良率和可靠性有待提高的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供晶圆10，所述晶圆10内形成有焊垫15，且所述晶圆10表面露出所述焊垫15，所述晶圆10上形成有再分布层20，所述再分布层20与所述焊垫15电连接且露出部分所述焊垫15。
参考图2，在所述晶圆10上形成覆盖所述再分布层20和焊垫15的介电层30。
参考图3，图形化所述介电层30，在所述再分布层20部分顶部上方的介电层30内、以及所述焊垫15部分顶部上方的介电层30内形成贯穿所述介电层30的开口31。
在封装过程中，所述介电层30通常为光敏材料，例如聚酰亚胺等，因此，相应通过曝光显影的方式图形化所述介电层30。
所述焊垫15的材料通常为铝，所述再分布层20的材料通常为铜，所述焊垫15和再分布层20是两种不同材料的导电介质，在显影过程中，所述开口31同时露出所述再分布层20和所述焊垫15，暴露在显影液中的导电介质材料相应不同，且所述再分布层20与所述焊垫15电连接，所述开口31露出的再分布层20和焊垫15之间产生电位差，因此在显影过程中容易发生贾凡尼效应，从而降低显影液中离子分布的均匀性，导致显影液中的离子聚集于特定区域，进而导致显影均一性的下降，特定开口出现过显或者显影不够的问题。具体地，在所述焊垫15的材料为铝、所述再分布层20的材料为铜的情况下，所述再分布层20上方的开口31容易出现过显的问题，导致所述再分布层20上方的开口31的形貌和开口尺寸难以满足工艺需求，所述焊垫15上方的开口31容易出现显影不够的问题，从而影响所述焊垫15与外部电路的电连接，封装结构的良率和可靠性则相应下降。
结合参考图4，示出了采用上述形成方法所形成的开口31的电镜图，且所述电镜图中的开口31露出所述再分布层20(如图3所示)。由图可知，在图形化所述介电层30时，所述再分布层20上方的开口31出现了过显的问题，所述开口31的侧壁形貌质量较差，且所述开口31的开口尺寸也较大。
目前，为了改善由贾凡尼效应引起的问题，改变了显影方式，从旋覆浸没式(puddle mode)显影改为喷雾模式(spray mode)显影。在喷雾模式显影过程中，始终采用新的显影液和冲洗液，有利于改善显影液中离子分布的均匀性。但是，改变显影方式仍无法有效防止贾凡尼效应，且采用喷雾模式显影后，还会增加显影液的用量，导致工艺成本的增加。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有焊垫，且所述基底露出所述焊垫，所述基底上形成有再分布层，所述再分布层与所述焊垫电连接且露出部分所述焊垫；在所述再分布层和焊垫中的一个或两个的顶部上形成绝缘层；在所述基底上形成覆盖所述再分布层、绝缘层和焊垫的介电层；图形化所述介电层，在所述再分布层部分顶部上方的介电层内、以及所述焊垫部分顶部上方的介电层内形成贯穿所述介电层的第一开口。
本发明实施例在基底上形成覆盖再分布层和焊垫的介电层之前，在所述再分布层和焊垫中的一个或两个的顶部上形成绝缘层，所述介电层相应还覆盖所述绝缘层；由于所述绝缘层具备不导电的特性，因此在图形化所述介电层的过程中，所述绝缘层能够防止所述再分布层和焊垫同时与图形化所述介电层所采用的溶液相接触，从而防止所述再分布层和焊垫之间发生贾凡尼效应，使得所述第一开口的形貌质量和尺寸能够满足工艺需求，进而提高封装结构的良率和可靠性。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底100，所述基底100内形成有焊垫150，且所述基底100露出所述焊垫150，所述基底100上形成有再分布层200，所述再分布层200与所述焊垫150电连接且露出部分所述焊垫150。
所述基底100内还形成有各种器件结构(图未示)和功能结构(图未示)，例如：半导体衬底、形成于所述半导体衬底上的集成电路器件、与所述集成电路器件电连接的互连层、位于所述互连层和焊垫150顶部且露出部分所述焊垫150的钝化(passivation)层等。
本实施例中，所述基底100为完成器件制作的晶圆(wafer)。
所述基底100表面露出所述焊垫150，所述焊垫150用于实现所述基底100内的器件与其他电路之间的电性连接，例如：MOS晶体管的电信号通过所述焊垫150引出。因此，所述焊垫150的材料为金属材料。
由于铝工艺较为简单，且工艺成本较低，因此在半导体制造过程中通常采用Alpad技术，相应的，本实施例中，所述焊垫150的材料为铝。在其他实施例中，所述焊垫的材料还可以为金或铜。
所述再分布层200与所述焊垫150实现电连接，用于对所述焊垫150进行再分布，并使后续形成的焊区满足对凸块最小间距的要求、使新焊区能够按照阵列排布。因此，所述再分布层200的材料也为金属材料。
所述再分布层200的材料和所述焊垫150的材料通常不同。本实施例中，所述再分布层200的材料为铜，铜RDL制作工艺在封装界是普遍采用的工艺制程。在其他实施例中，所述再分布层的材料还可以为铝或金。
本实施例中，所述再分布层200覆盖所述基底100，且所述再分布层200内形成有露出所述焊垫150的通孔201，从而为后续实现所述焊垫150与外部电路的电连接提供工艺基础。
结合参考图6至图8，在所述再分布层200和焊垫150中的一个或两个的顶部上形成绝缘层250(如图8所示)。
所述绝缘层250用于对所述再分布层200和焊垫150中的一个或两个的顶部起到保护作用。
在后续制程中，形成覆盖所述再分布层200和焊垫150的介电层后，还需图形化所述介电层，从而在所述再分布层部分顶部上方的介电层内、以及所述焊垫部分顶部上方的介电层内形成贯穿所述介电层的开口；由于所述绝缘层250具备不导电的特性，因此在图形化所述介电层的过程中，所述绝缘层250能够防止所述再分布层200和焊垫150同时与图形化所述介电层所采用的溶液相接触，从而防止所述再分布层200和焊垫150之间发生贾凡尼效应，进而提高封装结构的良率和可靠性。
由贾凡尼效应的原理可知，发生贾凡尼效应需同时满足三个条件，分别为：1、由两个化学活性不同的导电介质作为电极；2、所述两个导电介质都与同一溶液相接触；3、所述两个导电介质间实现电连接。因此，通过所述绝缘层250，破坏了发生贾凡尼效应所需的条件，从而有效防止所述再分布层200和焊垫150之间发生贾凡尼效应。
具体地，所述再分布层200和焊垫150中顶部待形成所述绝缘层250的用于作为待处理层215(如图6所示)；形成所述绝缘层250的步骤包括：对所述待处理层215表面进行预处理，将部分厚度的所述待处理层215转化为所述绝缘层250。
与采用沉积的方式形成覆盖所述待处理层的绝缘层的方案相比，通过将部分厚度的所述待处理层215转化为所述绝缘层250的方式，能够选择性在剩余待处理层215表面形成所述绝缘层250，有利于简化形成所述绝缘层250的工艺步骤、减小工艺风险，而且还能防止封装结构体积变大的问题。
本实施例中，所述再分布层200为所述待处理层215，即所述绝缘层250形成于所述再分布层200顶部。所述再分布层200的材料为铜，铜较容易实现材料的转化，因此通过在所述再分布层200顶部形成所述绝缘层250的方式，有利于降低形成所述绝缘层250的工艺难度。
而且，只要所述再分布层200顶部形成有所述绝缘层250，既可破坏发生贾凡尼效应所需的条件，因此，通过仅在所述再分布层200上形成所述绝缘层250的方式，有利于简化形成所述绝缘层250的工艺步骤，且还有利于节省工艺成本。
在其他实施例中，根据实际工艺情况，也可以在所述焊垫顶部形成所述绝缘层，所述焊垫相应为所述待处理层；或者，在所述再分布层顶部和焊垫顶部均形成所述绝缘层，相应的，所述再分布层和焊垫均为所述待处理层。
为此，本实施例中，形成所述绝缘层250的步骤中，对所述再分布层200表面进行预处理，从而将部分厚度的所述再分布层200转化为所述绝缘层250。
本实施例中，所述再分布层200的材料为铜，相应的，所述绝缘层250的材料为氮化铜。
所述绝缘层250的材料为氮化层材料，与氧化层材料相比，氮化层材料的致密度更高，后续图形化所述介电层所采用的溶液对所述氮化层的损耗较小，从而提高了所述绝缘层250对所述再分布层200顶部的保护效果，有效防止了所述再分布层200和焊垫150之间发生贾凡尼效应；而且，氮化层材料的稳定性更高，有利于减小工艺风险。
在其他实施例中，当所述再分布层的材料为铝时，所述绝缘层的材料相应为氮化铝。
需要说明的是，所述绝缘层250的厚度T1(如图8所示)不宜过小，也不宜过大。如果所述绝缘层250的厚度T1过小，所述绝缘层250对所述再分布层200顶部的保护效果相应变差，后续图形化所述介电层所采用的溶液容易消耗所述绝缘层250，从而导致所述再分布层200顶部暴露在所述溶液中，进而导致所述再分布层200和焊垫150之间发生贾凡尼效应的概率变大；如果所述绝缘层250的厚度T1过大，则相应会增加后续刻蚀所述绝缘层250的工艺难度，而且还会导致剩余再分布层200的厚度过小，容易对所述再分布层200的电连接性能、以及封装结构的性能产生不良影响。为此，本实施例中，所述绝缘层250的厚度T1为
Figure BDA0001803417850000094
至
Figure BDA0001803417850000095
因此，通过合理设定所述250的厚度T1，使得所述绝缘层250能够有效降低所述再分布层200和焊垫150之间发生贾凡尼效应的概率，而且所述绝缘层250的厚度T1不会过大，有利于降低后续刻蚀所述绝缘层250的工艺难度，从而防止对所形成封装结构与外部电路的电连接产生不良影响。
本实施例中，对所述待处理层215(即所述再分布层200)表面进行预处理的步骤包括：对所述待处理层215表面进行氧化处理，将部分厚度的待处理层215转化为氧化层210(如图6所示)；在所述氧化处理后，在含氮氛围下，对所述氧化层210进行等离子体处理211(如图7所示)，将所述氧化层210转化为氮化层，所述氮化层用于作为所述绝缘层250(如图8所示)。
通过先进行氧化处理，再在含氮氛围下进行等离子体处理211的方式，提高了形成所述氮化层的工艺可行性。
本实施例中，所述再分布层200的材料为铜、所述绝缘层250的材料为氮化铜，即所述氮化层的材料为氮化铜，所述氧化层210的材料相应为氧化铜。在其他实施例中，当所述再分布层的材料为铝、所述绝缘层的材料为氮化铝时，所述氧化层的材料相应为氧化铝。
本实施例中，所述绝缘层250的厚度T1为
Figure BDA0001803417850000091
至
Figure BDA0001803417850000092
对所述再分布层200表面进行氧化处理后，所述氧化层210的厚度t1(如图7所示)相应为
Figure BDA0001803417850000093
至
Figure BDA0001803417850000101
本实施例中，所述氧化处理的步骤包括：在常压下，对所述待处理层215进行烘焙(bake)处理。
在所述烘焙处理的过程中，所述待处理层215在一定温度下与空气相接触，从而实现了氧化效果。烘焙处理的工艺较为简单，从而简化了所述氧化处理的工艺步骤。
所述烘焙处理的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，则会降低对所述待处理层215的氧化速率，从而导致所述氧化层210的厚度t1难以满足工艺需求，相应导致所述绝缘层250的厚度T1难以满足工艺需求，或者，为了使所述绝缘层250的厚度T1能够满足工艺需求，相应会增加所述烘焙处理的工艺时间，从而导致制造效率的下降；如果所述工艺温度过高，则容易导致所述待处理层215发生过度氧化，从而导致所述氧化层210的厚度t1过大，相应导致所述绝缘层250的厚度T1过大，而且还容易对所述基底100内的集成电路器件性能产生不良影响。为此，本实施例中，所述烘焙处理的工艺温度为120摄氏度至150摄氏度。
所述烘焙处理的工艺时间不宜过长，也不宜过短。如果所述烘焙处理的工艺时间过短，则容易导致所述绝缘层250的厚度T1难以满足工艺需求；如果所述烘焙处理的工艺时间过长，则容易导致所述绝缘层250的厚度T1过大，且还会造成工艺时间的浪费。为此，本实施例中，所述烘焙处理的工艺时间为120秒至300秒。
在实际工艺过程中，需合理设定所述烘焙处理的工艺温度和工艺时间，并使所述烘焙处理的工艺温度和工艺时间合理搭配，从而提高形成所述绝缘层250的工艺效率，使得所述绝缘层250的厚度T1能够满足工艺需求，并有效降低工艺风险。
本实施例中，对所述再分布层200表面进行氧化处理的过程中，所述再分布层200的顶部和侧壁均暴露在所述氧化处理的工艺环境中，因此，所述氧化处理不仅对所述再分布层200顶部进行氧化，还对所述再分布层200侧壁进行氧化，所述氧化层210覆盖剩余再分布层200的顶部和侧壁。相应的，所述氧化处理后的再分布层200厚度小于所述氧化处理前的再分布层200厚度，所述氧化处理后的再分布层200宽度小于所述氧化处理前的再分布层200宽度。
在所述等离子体处理211的过程中，所述氧化层210暴露于含氮的等离子体环境中，氮等离子体对所述氧化层210表面进行轰击，破坏所述氧化层210材料的化学键，且氮等离子体中的氮与所述氧化层210表面的悬挂键相结合，从而将所述氧化层210转化为所述氮化层。因此，所述等离子体处理211所采用的反应气体为含氮气体。
本实施例中，所述等离子体处理211所采用的反应气体为N2。采用N2进行等离子体处理是工艺常用的方法，有利于防止污染(contamination)问题，且有利于提高所述等离子体处理211的工艺稳定性。在其他实施例中，所述等离子体处理所采用的反应气体还可以为N2O或NH3。
所述等离子体处理211的射频功率不宜过小，不宜过大。如果射频功率过小，则容易导致所述反应气体解离不充分，从而降低所述等离子体处理211的效果，增加将所述氧化层210完全转化为所述氮化层的难度；如果射频功率过大，则容易引起等离子体损伤(plasma damage)的问题，从而对所述再分布层200、焊垫150和基底100产生不良影响。为此，本实施例中，所述等离子体处理211的射频功率为100瓦特至1000瓦特。
所述等离子体处理211的工艺温度不宜过低，也不宜过高。如果工艺温度过低，则容易降低将所述氧化层210转化为所述氮化层的速度，增加将所述氧化层210完全转化为所述氮化层的难度；如果工艺温度过高，则容易降低所述等离子体处理211的均匀性和工艺稳定性。为此，本实施例中，所述等离子体处理211的工艺温度为25摄氏度至40摄氏度。
所述等离子体处理211的工艺时间不宜过短，也不宜过长。如果工艺时间过短，则容易导致所述氧化层210无法完全转化为所述氮化层；如果工艺时间过长，反而会造成工艺时间的浪费，从而导致制造效率的下降。为此，本实施例中，所述等离子体处理211的工艺时间为120秒至240秒。
所述等离子体处理211的工艺压强过小或过大均会降低所述等离子体处理211的均匀性和工艺稳定性。因此，本实施例中，为了保证所述等离子体处理211的工艺效果，所述等离子体处理211的工艺压强为150毫托至1000毫托。
在实际工艺过程中，合理设定所述等离子体处理211的参数并将各个参数合理搭配，从而在保证所述绝缘层250的形成质量的同时，减少副作用的产生。
本实施例中，对所述再分布层200进行氧化处理后，所述氧化层210覆盖剩余再分布层200的顶部和侧壁，相应的，在所述等离子体处理211后，所述绝缘层250覆盖剩余再分布层200的顶部和侧壁。
需要说明的是，本实施例中，所述焊垫150的材料为铝，铝材料接触空气后易发生氧化，从而在所述焊垫150表面形成一层致密的自然氧化层(即Al2O3层)，所述自然氧化层能有效降低所述氧化处理和等离子体处理211对所述焊垫150的影响。
参考图9，在所述基底100上形成覆盖所述再分布层200、绝缘层250和焊垫150的介电层300。
所述介电层300用于对后续所形成的电连接结构进行绝缘，此外，还能够起到防水、防氧化和防污染等作用。
本实施例中，所述介电层300的材料为光敏材料。相应的，后续可以通过光刻工艺对所述介电层300进行图形化，因此与刻蚀材料相比，有利于简化工艺步骤、降低工艺成本。
本实施例中，所述介电层300的材料为光敏聚合物材料。聚合物材料具有较低的介电常数和较小的损耗角正切值。
具体地，所述介电层300的材料为光敏聚酰亚胺(polyimide，PI)、光敏苯并环丁烯(benzocyclobutene，BCB)或光敏聚苯并噁唑(polybenzoxazole，PBO)。
所述材料的介电层300具有低吸湿性和高玻璃化温度，能够较好地满足工艺需求；而且，在形成所述介电层300的过程中，所述介电层300具有较好的流平性。
本实施例中，通过涂布的方式，在所述基底100上形成覆盖所述再分布层200、绝缘层250和焊垫150的所述介电层300，所述介电层300相应还填充于所述通孔201内(如图5所示)。
参考图10，图形化所述介电层300，在所述再分布层200部分顶部上方的介电层300内、以及所述焊垫150部分顶部上方的介电层300内形成贯穿所述介电层300的第一开口301。
通过图形化所述介电层300，从而为后续实现所述再分布层200和焊垫150与外部电路的电连接提供工艺基础。
其中，所述第一开口301用于为后续形成与所述再分布层200、以及所述焊垫150电连接的电连接结构提供空间位置。
本实施例中，所述介电层300为光敏材料，因此图形化所述介电层300，的工艺为光刻工艺。
光刻工艺通常包括曝光和显影的步骤，由于所述再分布层200顶部形成有所述绝缘层250，在显影过程中，所述绝缘层250能够防止所述再分布层200和焊垫150同时与显影液相接触，从而防止所述再分布层200和焊垫150之间发生贾凡尼效应；贾凡尼效应的抑制，使得显影液中离子分布的均一性得到保障，进而提高了显影效果的均一性，降低出现过显或者显影不够的问题的概率，使得所述开口301的形貌和开口尺寸能够满足工艺需求，相应提高了封装结构的良率和可靠性。
本实施例中，所述绝缘层250形成于所述再分布层200顶部，因此所述再分布层200部分顶部上方的所述第一开口301露出部分绝缘层250，所述焊垫150部分顶部上方的第一开口301露出所述焊垫150。
结合参考图13，示出了采用本发明实施例所述形成方法所形成第一开口301的电镜图，且所述电镜图中的第一开口301位于所述再分布层200部分顶部上方。由图可知，通过形成所述绝缘层250(如图10所示)，使得所述再分布层200部分顶部上方的第一开口301的侧壁形貌质量较好，且能显著改善所述第一开口301位置处的过显问题。
继续参考图11，图形化所述介电层300后，还包括：去除所述第一开口301露出的绝缘层250，在所述绝缘层250内形成贯穿所述绝缘层250的第二开口255。
本实施例中，形成所述第一开口301后，所述再分布层200部分顶部上方的所述第一开口301露出部分绝缘层250，因此形成所述第二开口255后，所述第二开口255顶部与所述再分布层200部分顶部上方的第一开口301底部相贯通，从而为后续实现所述再分布层200与外部电路的电连接提供工艺基础。
相应的，所述第二开口255也用于为后续形成所述电连接结构提供空间位置。
去除所述第一开口301露出的绝缘层250的步骤包括：采用惰性气体，对所述第一开口301露出的绝缘层250进行等离子体溅射251。
对所述第一开口301露出的绝缘层250进行等离子体溅射的过程中，所述惰性气体实现等离子体化后，以等离子体轰击的方式对所述第一开口301露出的绝缘层250进行轰击，从而去除所述第一开口301露出的绝缘层250，以露出所述再分布层200。
采用惰性气体进行等离子体溅射是半导体工艺中经常采用的刻蚀方式，而且，以等离子体轰击的方式去除所述第一开口301露出的绝缘层250的同时，还能够清洁所述第二开口255露出的再分布层200表面、去除所述焊垫150表面的自然氧化层，从而提高后续电连接结构与所述再分布层200、以及所述焊垫150的粘附性和电连接效果。
本实施例中，所述惰性气体为氩气。通过采用氩气，有利于提高所述等离子体溅射251的工艺稳定性。
所述等离子体溅射251的射频功率不宜过下，也不宜过大。如果射频功率过小，则容易导致所述惰性气体解离不充分，从而降低去除所述第一开口301露出的绝缘层250的效果，容易导致所述第二开口255无法露出所述再分布层250，进而影响后续所述再分布层250与外部电路的电连接；如果射频功率过大，则容易引起等离子体损伤的问题，从而对所述再分布层200、焊垫150和基底100产生不良影响。为此，本实施例中，所述等离子体溅射251的射频功率为300瓦特至1200瓦特。
所述惰性气体的气体流量不宜过下，也不宜过大。如果所述惰性气体的气体流量过小，则等离子体的密度较低，容易降低去除所述第一开口301露出的绝缘层250的效果，且还容易降低所述绝缘层250的去除速率均一性；如果所述惰性气体的气体流量过大，则容易降低工艺稳定性，且还容易所述再分布层200、焊垫150和基底100产生不良影响。为此，本实施例中，所述惰性气体的气体流量为1标准毫升/分钟至20标准毫升/分钟。
所述等离子体溅射251的工艺时间不宜过短，也不宜过长。如果工艺时间过短，则容易导致所述第二开口255无法露出所述再分布层250，进而影响后续所述再分布层250与外部电路的电连接；如果工艺时间过长，则容易所述再分布层200、焊垫150和基底100造成损伤，且还会造成工艺时间的浪费。为此，本实施例中，所述等离子体溅射251的工艺时间为15秒至120秒。
所述等离子体溅射251的工艺压强过小或过大均会降低所述等离子体溅射251的均匀性和工艺稳定性。因为，本实施例中，为了保证所述等离子体溅射251的工艺效果，所述等离子体溅射251的工艺压强为150毫托至1000毫托。
因此，参考图12，去除所述第一开口301露出的绝缘层250后，还包括：在所述第一开口301(如图11所示)和第二开口255(如图11所示)内形成电连接结构400，所述电连接结构400与所述再分布层200和所述焊垫150实现电连接。
所述电连接结构400用于实现所述再分布层200与外部电路的电连接、以及所述焊垫150与外部电路的电连接。
本实施例中，所述电连接结构400为凸块底部金属层。
集成电路的封装结构通常包括凸块(图未示)，所述凸块作为所述基底100上的接触点，用于与另一基底(例如：另一芯片、封装基板或印刷电路板等)上的接触点实现电性连接，后续所述凸块形成于所述电连接结构400上，所述电连接结构400用于电连接所述再分布层200和所述凸块，还用于电连接所述焊垫150和所述凸块，且通过所述电连接结构400，有利于防止所述凸块的材料发生扩散。
对所述凸块底部金属层和凸块的具体描述，本实施例在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。继续参考图11至图12，示出了本发明半导体结构一实施例的结构示意图。其中，图11是未示意出电连接结构的结构示意图，图12是示意出电连接结构的结构示意图。
所述半导体结构包括：基底100，所述基底100内形成有焊垫150，且所述基底100露出所述焊垫150；再分布层200，位于所述基底100上，所述再分布层200与所述焊垫150电连接且露出部分所述焊垫150；绝缘层250，位于所述再分布层200和焊垫150中的一个或两个的顶部上；介电层300，位于所述基底100上且覆盖所述焊垫150、再分布层200和绝缘层250；第一开口301(如图11所示)，贯穿所述再分布层200部分顶部上方的介电层300、以及所述焊垫150部分顶部上方的介电层300；第二开口255(如图11所示)，贯穿所述第一开口301露出的绝缘层250；电连接结构400(如图12所示)，位于所述第一开口301和第二开口255内，所述电连接结构400与所述再分布层200和所述焊垫150实现电连接。
所述基底100内还形成有各种器件结构(图未示)和功能结构(图未示)，例如：半导体衬底、形成于所述半导体衬底上的集成电路器件、与所述集成电路器件电连接的互连层、位于所述互连层和焊垫150顶部且露出部分所述焊垫150的钝化层等。
本实施例中，所述基底100为完成器件制作的晶圆。
所述基底100表面露出所述焊垫150，所述焊垫150用于实现所述基底100内的器件与其他电路之间的电性连接，例如：MOS晶体管的电信号通过所述焊垫150引出。因此，所述焊垫150的材料为金属材料。
由于铝工艺较为简单，且工艺成本较低，因此在半导体制造过程中通常采用Alpad技术，相应的，本实施例中，所述焊垫150的材料为铝。在其他实施例中，所述焊垫的材料还可以为金或铜。
所述再分布层200与所述焊垫150实现电连接，用于对所述焊垫150进行再分布，并使后续形成的焊区满足对凸块最小间距的要求、使新焊区能够按照阵列排布。因此，所述再分布层200的材料也为金属材料。
所述再分布层200的材料和所述焊垫150的材料通常不同。本实施例中，所述再分布层200的材料为铜，铜RDL制作工艺在封装界是普遍采用的工艺制程。在其他实施例中，所述再分布层的材料还可以为铝或金。
所述绝缘层250用于对所述再分布层200和焊垫150中的一个或两个的顶部起到保护作用。
所述第一开口301通过对所述介电层700进行图形化的方式所形成，由于所述绝缘层250具备不导电的特性，因此在图形化所述介电层700的过程中，所述绝缘层250能够防止所述再分布层200和焊垫150同时与图形化所述介电层700所采用的溶液相接触，从而破坏发生贾凡尼效应所需的条件，以防止所述再分布层200和焊垫150之间发生贾凡尼效应，进而提高封装结构的良率和可靠性。
本实施例中，所述绝缘层250位于所述再分布层200顶部，且所述绝缘层250由部分厚度的所述再分布层200转化而成。
与采用沉积的方式形成覆盖所述再分布层的绝缘层的方案相比，通过将部分厚度的所述再分布层200转化为所述绝缘层250的方式，能够选择性在剩余再分布层200表面形成所述绝缘层250，有利于简化形成所述绝缘层250的工艺步骤、减小工艺风险，而且还能防止封装结构体积变大的问题。
而且，所述再分布层200的材料为铜，铜较容易实现材料的转化，因此通过在所述再分布层200顶部形成所述绝缘层250的方式，有利于降低形成所述绝缘层250的工艺难度。此外，只要所述再分布层200顶部形成有所述绝缘层250，既可破坏发生贾凡尼效应所需的条件，因此，通过仅在所述再分布层200上形成所述绝缘层250的方式，有利于简化形成所述绝缘层250的工艺步骤，且还有利于节省工艺成本。
在其他实施例中，根据实际工艺情况，所述绝缘层也可以位于所述焊垫顶部；或者，所述绝缘层位于所述再分布层顶部和所述焊垫顶部。
本实施例中，所述再分布层200的材料为铜，所述绝缘层250的材料相应为氮化铜。
所述绝缘层250的材料为氮化层材料，与氧化层材料相比，氮化层材料的致密度更高，图形化所述介电层700所采用的溶液对所述氮化层的损耗较小，从而提高了所述绝缘层250对所述再分布层200顶部的保护效果，有效防止了所述再分布层200和焊垫150之间发生贾凡尼效应；而且，氮化层材料的稳定性更高，有利于减小工艺风险。
在其他实施例中，当所述再分布层的材料为铝时，所述绝缘层的材料相应为氮化铝。
需要说明的是，所述绝缘层250的厚度T1(如图8所示)不宜过小，也不宜过大。如果所述绝缘层250的厚度T1过小，所述绝缘层250对所述再分布层200顶部的保护效果相应变差，图形化所述介电层300所采用的溶液容易消耗所述绝缘层250，从而导致所述再分布层200顶部暴露在所述溶液中，进而导致所述再分布层200和焊垫150之间发生贾凡尼效应的概率变大；所述第二开口255通过图形化所述绝缘层250的方式形成，如果所述绝缘层250的厚度T1过大，则相应会增加图形化所述绝缘层250的工艺难度，而且所述绝缘层250由部分厚度的所述再分布层200转化而成，相应还会导致所述再分布层200的厚度(未标示)过小，容易对所述再分布层200的电连接性能、以及封装结构的性能产生不良影响。为此，本实施例中，所述绝缘层250的厚度T1为
Figure BDA0001803417850000181
至
Figure BDA0001803417850000182
因此，通过合理设定所述250的厚度T1，使得所述绝缘层250能够有效降低所述再分布层200和焊垫150之间发生贾凡尼效应的概率，而且所述绝缘层250的厚度T1不会过大，有利于降低图形化所述绝缘层250的工艺难度，从而防止对所述再分布层200与外部电路的电连接产生不良影响。
还需要说明的是，由于所述再分布层200的顶部和侧壁均会暴露形成所述绝缘层250的工艺环境中，因此所述绝缘层250相应还覆盖所述再分布层200的侧壁，位于所述再分布层200侧壁的绝缘层250由所述再分布层200侧壁的部分厚度材料转化而成。
所述介电层300用于对所述电连接结构400进行绝缘，此外，还能够起到防水、防氧化和防污染等作用。
本实施例中，所述介电层300的材料为光敏材料。相应的，可以通过光刻工艺对所述介电层300进行图形化，以形成所述第一开口301，与刻蚀材料相比，有利于简化工艺步骤、降低工艺成本。
本实施例中，所述介电层300的材料为光敏聚合物材料。聚合物材料具有较低的介电常数和较小的损耗角正切值。具体地，所述介电层300的材料为光敏聚酰亚胺、光敏苯并环丁烯或光敏聚苯并噁唑。
所述材料的介电层300具有低吸湿性和高玻璃化温度，能够较好地满足工艺需求；而且，在形成所述介电层300的过程中，所述介电层300具有较好的流平性。
所述第一开口301和第二开口255用于为所述电连接结构400的形成提供空间位置。
需要说明的是，图形化所述介电层300的工艺为光刻工艺，光刻工艺通常包括曝光和显影的步骤，由于所述再分布层200顶部形成有所述绝缘层250，在显影过程中，所述绝缘层250能够防止所述再分布层200和焊垫150同时与显影液相接触，从而防止所述再分布层200和焊垫150之间发生贾凡尼效应；贾凡尼效应的抑制，使得显影液中离子分布的均一性得到保障，提高了显影效果的均一性，降低出现过显或者显影不够的问题的概率，进而使得所述第一开口301的形貌和开口尺寸能够满足工艺需求，相应提高了封装结构的良率和可靠性。
所述电连接结构400用于实现所述再分布层200与外部电路的电连接、以及所述焊垫150与外部电路的电连接。
本实施例中，所述绝缘层250位于所述再分布层200顶部，因此，与所述再分布层200电连接的电连接结构400位于所述再分布层200上方的第一开口301和第二开口255内，与所述焊垫150电连接的电连接结构400位于所述焊垫150上方的第一开口301内。
本实施例中，所述电连接结构400为凸块底部金属层。集成电路的封装结构通常包括凸块(图未示)，所述凸块作为所述基底100上的接触点，用于与另一基底(例如：另一芯片、封装基板或印刷电路板等)上的接触点实现电性连接，且所述凸块通常位于所述电连接结构400上，所述电连接结构400用于电连接所述再分布层200和所述凸块，还用于电连接所述焊垫150和所述凸块，且通过所述电连接结构400，有利于防止所述凸块的材料发生扩散。
对所述凸块底部金属层和凸块的具体描述，本实施例在此不再赘述。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (24)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内形成有焊垫，且所述基底露出所述焊垫，所述基底上形成有再分布层，所述再分布层与所述焊垫电连接且露出部分所述焊垫；
在所述再分布层和焊垫中的一个或两个的顶部上形成绝缘层；
在所述基底上形成覆盖所述再分布层、绝缘层和焊垫的介电层；
图形化所述介电层，在所述再分布层部分顶部上方的介电层内、以及所述焊垫部分顶部上方的介电层内形成贯穿所述介电层的第一开口。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述再分布层和焊垫中顶部待形成所述绝缘层的为待处理层，形成所述绝缘层的步骤包括：对所述待处理层表面进行预处理，将部分厚度的所述待处理层转化为所述绝缘层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，对所述待处理层表面进行预处理的步骤包括：对所述待处理层表面进行氧化处理，将部分厚度的待处理层转化为氧化层；
在所述氧化处理后，在含氮氛围下，对所述氧化层进行等离子体处理，将所述氧化层转化为氮化层，所述氮化层用于作为所述绝缘层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述氧化处理的步骤包括：在常压下，对所述待处理层进行烘焙处理。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述烘焙处理的参数包括：工艺温度为120摄氏度至150摄氏度，工艺时间为120秒至300秒。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，所述等离子体处理的参数包括：反应气体为N2、N2O或NH3，射频功率为100瓦特至1000瓦特，工艺温度为25摄氏度至40摄氏度，工艺时间为120秒至240秒，工艺压强为150毫托至1000毫托。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述绝缘层的材料为氮化铜或氮化铝。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述绝缘层的厚度为
Figure FDA0002952717840000011
至
Figure FDA0002952717840000012
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成覆盖所述再分布层、绝缘层和焊垫的介电层的步骤中，所述介电层的材料为光敏材料；
图形化所述介电层的工艺为光刻工艺。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介电层的材料为光敏聚酰亚胺、光敏苯并环丁烯或光敏聚苯并噁唑。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述焊垫的材料为金属材料，所述再分布层的材料为金属材料，且所述焊垫的材料和所述再分布层的材料不同。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述焊垫的材料为铝、铜或金，所述再分布层的材料为铝、铜或金。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述焊垫的材料为铝，所述再分布层的材料为铜；
形成所述绝缘层的步骤中，所述绝缘层位于所述再分布层顶部。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述介电层后，还包括：去除所述第一开口露出的绝缘层，在所述绝缘层内形成第二开口；
在所述第一开口和第二开口内形成电连接结构，所述电连接结构与所述再分布层和所述焊垫实现电连接。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，去除所述第一开口露出的绝缘层的步骤包括：采用惰性气体，对所述第一开口露出的绝缘层进行等离子体溅射。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述等离子体溅射的参数包括：所述惰性气体为氩气，所述惰性气体的气体流量为1标准毫升/分钟至20标准毫升/分钟，射频功率为300瓦特至1200瓦特，工艺时间为15秒至120秒，工艺压强为150毫托至1000毫托。
17.一种半导体结构，其特征在于，包括：
基底，所述基底内形成有焊垫，且所述基底露出所述焊垫；
再分布层，位于所述基底上，所述再分布层与所述焊垫电连接且露出部分所述焊垫；
介电层，位于所述基底上且覆盖所述焊垫和再分布层；
绝缘层，位于所述介电层与所述再分布层和焊垫中的一个或两个的顶部之间；
第一开口，贯穿所述再分布层部分顶部上方的介电层、以及所述焊垫部分顶部上方的介电层；
第二开口，贯穿所述第一开口露出的绝缘层；
电连接结构，位于所述第一开口和第二开口内，所述电连接结构与所述再分布层和所述焊垫实现电连接。
18.如权利要求17所述的半导体结构，其特征在于，所述绝缘层的材料为氮化铜或氮化铝。
19.如权利要求17所述的半导体结构，其特征在于，所述绝缘层的厚度为
Figure FDA0002952717840000033
至
Figure FDA0002952717840000032
20.如权利要求17所述的半导体结构，其特征在于，所述介电层的材料为光敏材料。
21.如权利要求17所述的半导体结构，其特征在于，所述介电层的材料为光敏聚酰亚胺、光敏苯并环丁烯或光敏聚苯并噁唑。
22.如权利要求17所述的半导体结构，其特征在于，所述焊垫的材料为金属材料，所述再分布层的材料为金属材料，且所述焊垫的材料和所述再分布层的材料不同。
23.如权利要求22所述的半导体结构，其特征在于，所述焊垫的材料为铝、铜或金，所述再分布层的材料为铝、铜或金。
24.如权利要求17所述的半导体结构，其特征在于，所述焊垫的材料为铝，所述再分布层的材料为铜；
所述绝缘层位于所述再分布层顶部。
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