KR20050033694A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 방법은, 조밀한 금속배선 형성 영역과 넓은 금속배선 형성 영역을 갖는 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 포함한 기판 결과물 상에 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계와, 상기 제2산화막의 소정부분을 식각하여 질화막을 노출시키는 수개의 트렌치를 형성하는 단계와, 상기 조밀한 금속배선 형성 영역의 트렌치 하부의 질화막 및 제2산화막을 선택적으로 식각하여 게이트 및 반도체 기판을 각각 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 및 트렌치를 매립하도록 기판 결과물에 텅스텐막을 증착하는 단계와, 상기 제2산화막이 노출되도록 금속막 연마용 슬러리를 이용하여 1차로 CMP하는 단계 및 상기 1차 연마된 금속막을 표면 평탄화가 이루어지도록 산화막 연마용 슬러리를 이용하여 2차로 CMP하는 단계를 포함한다. 본 발명에 따르면, 통상의 금속배선 형성을 위한 다마신 공정에서 CMP에 의한 디싱 및 침식에 따른 평탄도가 떨어지는 것을 억제하기 위하여, CMP를 금속막과 산화막에 대한 슬러리를 달리하여 두번에 나누어 수행함으로써, 디싱과 침식을 억제하여 평탄도를 개선시킬 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 다마신(Damascene) 공정을 이용한 금속배선 형성방법에 관한 것이다.
현재의 반도체 공정은 반도체 소자의 고집적화와 초소형화에 따라 엄격한 제조환경을 요구하고 있다.
금속 배선 공정에 있어서, 반도체 소자가 고집적화와 초소형화 됨에 따라 보다 작은 선폭의 금속 배선을 구현하기 위해 보다 엄격한 초점심도 (DOF : Depth of focus)와 디자인 룰(Design Rule)이 적용이 요구되고 있다.
상기 요구에 부합하여, 금속배선은 건식식각 공정 대신에 다마신 공정을 이용하여 형성하고 있다. 상기 다마신 공정을 이용한 금속배선 형성방법은 층간 절연막의 형성중에 하층 도전 패턴을 노출시키는 콘택홀 및 금속배선에 형성될 영역을 한정하는 트렌치를 형성하고, 그런다음, 상기 콘택홀 및 트렌치 내에 금속막을 매립시켜 금속배선을 형성하는 방법이다.
이러한 다마신 공정에 따르면, 기존의 건식 식각 공정을 이용한 경우보다 상대적으로 우수한 전기적 특성을 얻을 수 있으며, 아울러, 공정 비용이 적으므로, 점차 그 이용이 확대되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소정의 하부 패턴들(도시안됨)이 형성된 반도체 기판상(11)에 상기 하부 패턴들을 덮도록 제1산화막(12)과 제2산화막(13) 및 콘택홀 형성용 제1레지스트패턴(도시안됨)를 차례로 형성한다. 그런다음, 상기 제1레지스트패턴을 이용해서 제1산화막(12)이 노출되도록 상기 제2산화막(13)을 식각하여 트렌치(14)를 형성한다.
도 1b를 참조하면, 상기 제1레지스트패턴을 제거하고, 그런다음, 상기 트렌치를 포함한 기판 결과물 상에 콘택홀 형성용 제2레지스트 패턴(도시안됨)을 형성한다.
다음으로, 제2레지스트패턴을 이용해서 반도체 기판(11)이 노출되도록 제2산화막(13)을 식각해서 콘택홀(15)를 형성한다. 이어서, 제2레지스트패턴을 제거한다.
도 1c를 참조하면, 상기 콘택홀(15) 및 트렌치(14)가 매립 되도록 금속막(16)을 증착하고, 그런다음, 제2산화막이 노출되도록 기판 결과물 표면을 CMP하여 금속배선을 형성한다.
여기서, 상기 CMP는 연마제에 의한 기계적인 연마 효과에 산 또는 염기 용액에 의한 화학적 반응 효과를 결합하여 최적의 평탄화를 추구한다.
CMP장치는 일반적으로 신축성있는 패드와, 회전하는 웨이퍼를 지지하는 헤드로 구성되어 있고, 또한, 미세한 입자의 연마제를 함유한 액상 슬러리가 웨이퍼와 패드 사이에 공급된다.
CMP공정은 주로 반도체 칩의 층간 절연막 평탄화와 금속배선 형성에 사용되며, 배선층이 증가함에 따라 공정횟수도 증가한다. 특히, CMP는 구리배선이 필요한 반도체 제조에 필수적이며, CMP만이 다층의 구리 다마신 구조를 형성할 수 있다.
그러나, 전술한 바와 같은 종래의 다마신 공정을 이용한 금속배선 형성방법에서 CMP는 다음과 같은 문제점이 있다.
첫째, 금속배선의 패턴 밀도(Pattern Density), 금속배선의 라인 및 스페이스의 높이 및 크기, 금속배선의 모양 그리고 금속막과 절연막과의 연마 선택비 등에 의해 디싱(Dishing) 및 침식(Erosion)이 발생하는 문제점을 안고 있는데, 특히, 금속 CMP시 잔여물 없이 금속 배선을 아이솔레이션(Isolation)시키기 위해 보통 5~15% 오버(Over) CMP를 실시할 경우 웨이퍼 레벨에서 CMP 평탄도(Planarity)는 더욱 열악하게 되며, 이에 따라, 디싱 및 침식의 정도 또한 웨이퍼 위치별로 다이 레벨(Die level)에서 심각하게 차이를 나타내게 된다.
상기와 같은 이유로, 웨이퍼 레벨, 또는, 다이 레벨에서의 금속 배선의 전체적인 Rs(Sheet Resistance)의 불균일한 분포를 초래하게 되며, 이것은 곧, 소자의 전기적 특성을 열화시키는 원인이 된다.
둘째, 이러한 디싱 및 침식에 의한 WIDNU(within Die Nonuniformity)와 WIWNU(within Wafer Nonuniformity)의 악화는 후속 공정에서 국부적인 단차 유발 및 웨이퍼 레벨에서의 평탄도를 떨어뜨려 후속 리소그라피 공정 및 식각 공정을 어렵게 하는 원인이 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 다마신 공정을 이용한 금속배선 형성시 CMP 공정에서 발생하는 디싱 및 침식에 의한 평탄도를 떨어뜨리는 것을 개선 시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 조밀한 금속배선 형성 영역과 넓은 금속배선 형성 영역을 갖는 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함한 기판 결과물 상에 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계; 상기 제2산화막의 소정부분을 식각하여 질화막을 노출시키는 수개의 트렌치를 형성하는 단계; 상기 조밀한 금속배선 형성 영역의 트렌치 하부의 질화막 및 제2산화막을 선택적으로 식각하여 게이트 및 반도체 기판을 각각 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 및 트렌치를 매립하도록 기판 결과물에 텅스텐막을 증착하는 단계; 상기 제2산화막이 노출되도록 금속막 연마용 슬러리를 이용하여 1차로 CMP하는 단계; 및 상기 1차 연마된 금속막을 표면 평탄화가 이루어지도록 산화막 연마용 슬러리를 이용하여 2차로 CMP하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
여기서, 상기 금속막은 3000~7000Å의 두께로 하여 증착한다.
또한, 상기 금속막 연마용 슬러리를 이용한 CMP는 연마속도를 50~110Å/초로 하고, 2~10%의 과도 연마를 실시하며, 상기 산화막 연마용 슬러리를 이용한 CMP는 연마속도를 10~20Å/sec의 속도로 수행하며, 300~1000Å의 두께를 타겟으로 하여 수행한다.
여기서, 상기 금속 CMP용 슬러리는 실리카(Silica) 및 알루미나(Alumina)를 연마제로 사용하고, 2.0~5.0의 pH, 130~300nm의 연마제의 입자크기 및 25:1 이상의 산화막에 대한 텅스텐막의 선택비를 갖으며, 상기 산화막 CMP용 슬러리는 실리카(Silica)를 연마제로 사용하고, 10~12의 pH, 50~250nm의 입자크기, 및 50:1 이상인 산화막에 대한 텅스텐막의 선택비를 갖고, 또 다른 조건은, 상기 산화막 CMP용 슬러리는 실리카(Silica)를 연마제로 사용하고, 2.0~6.0의 pH, 70~230nm의 입자크기, 및 1.5:1~3:1인 산화막에 대한 텅스텐막의 선택비를 갖는다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a를 참조하면, 조밀한 금속배선 패턴 영역과 넓은 금속배선 패턴영역이 존재하는 반도체 기판(21) 상에 공지된 공정에 따라 스페이서(23)를 포함한 게이트(22)를 형성하고, 상기 게이트(22)를 포함한 기판 결과물 상에 층간절연막 물질로서 제1산화막(24)을 증착하고 평탄화 시킨다. 여기서, 상기 평탄화의 결과로 게이트(22) 위로 5000Å, 반도체 기판(21)으로 부터 11000Å의 두께의 제1산화막(24)이 형성된다.
다음으로, 상기 제1산화막(24) 상에 식각방지막 물질로서 질화막(25) 및 층간절연막 물질로서 제2산화막(26)을 차례로 형성한다. 여기서, 상기 질화막(25)은 500Å의 두께로 형성하며, 제2산화막(26)은 5000Å의 두께로 형성한다.
도 2b를 참조하면, 상기 제2산화막(26)의 일부를 선택적으로 제거하여 질화막(25)을 노출시키는 트렌치(27)를 형성하고, 그런다음, 질화막(25) 및 제2산화막(26)의 일부를 선택적으로 제거하여 게이트(22) 및 반도체 기판(21)을 노출시키는 콘택홀(28)을 형성한다.
도 2c를 참조하면, 상기 기판 결과물 상에 베리어금속막(도시안됨)을 100~500Å의 두께로 증착하고, 그런다음, 상기 베리어금속막이 증착된 트렌치(27) 및 콘택홀(28)을 포함한 기판 결과물이 매립되도록 금속막 물질로서 텅스텐막(29)을 3000~7000Å의 두께로 증착한다. 여기서, 상기 금속방지막은 후속의 금속막 물질인 텅스텐막(29)의 증착시 하부 기판을 보호하는 역할을 하며, Ti 또는 TiN 등을 사용한다.
여기서, 본 발명에서는 상기 금속배선의 금속막 물질로 텅스텐을 사용하였으나, 텅스텐(W), 알루미늄(Al), 또는, 구리(Cu)를 사용할 수 있다.
도 2d를 참조하면, 상기 제2산화막(26)이 노출되도록 텅스텐막(29)을 1차로 CMP한다. 여기서, 제1선반(Platen)에서 금속막 연마용 슬러리(Slurry)를 이용하여 CMP를 실시하는데, 이때, 2~10%정도 과도 연마(Over CMP)를 실시하여 메탈 라인의 디싱 및 침식을 최소화 한다.
여기서, 상기 금속막 연마용 슬러리를 이용한 CMP는 연마속도를 50~110Å/초로 하여 수행한다. 또한, 상기 금속막 연마용 슬러리는 실리카(Silica) 및 알루미나(Alumina)를 연마제로 사용하고, 2.0~5.0의 pH, 130~300nm의 연마제의 입자크기 및 25:1 이상의 산화막에 대한 금속막의 선택비를 갖는 것을 사용한다.
도 2e를 참조하면, 제2선반에서 산화막 연마용 슬러리를 이용하여 상기 기판 결과물 2차로 CMP를 실시하여, 이에따라, 금속배선을 형성한다. 여기서, 상기 CMP는 메탈 라인간의 아이솔레이션(Isolation)을 확실히 하고, 또한, 1차의 CMP시 발생한 텅스텐막(29)과 제2산화막(26)의 단차를 제거한다.
여기서, 상기 산화막 연마용 슬러리를 이용한 CMP는 연마속도를 10~20Å/초의 속도로 수행하며, 300~1000Å의 두께를 타겟으로 하여 수행한다.
또한, 상기 산화막 CMP용 슬러리는 실리카(Silica)를 연마제로 사용하고, 10~12의 pH, 50~250nm의 입자크기, 및 50:1 이상인 산화막에 대한 금속막의 선택비를 갖는다.
또 다른 조건으로는, 상기 산화막 CMP용 슬러리는 실리카(Silica)를 연마제로 사용하고, 2.0~6.0의 pH, 70~230nm의 입자크기, 및 1.5:1~3:1인 산화막에 대한 금속막의 선택비를 갖는다.
이에 더해서, 상기 금속CMP 용 슬러리를 및 산화막 CMP용 슬러리를 사용한 CMP 모두 하드성 패드 또는 소프트성 패드 상에 하드성 패드를 부착한 복합(Composite) 패드를 사용할 수 있다.
다음으로, 상기 두번의 CMP 후에 초순수(DI Water)를 이용한 버핑(Buffing)은 장비의 쓰루-풋(Through-put)을 고려하여 진행할 수도 있다.
도시한 바와 같이, 금속막 연마용 슬러리를 이용한 CMP는 디싱 및 침식 현상이 나타난다. 따라서, 후속의 산화막 연마용 슬러리를 이용한 CMP를 실시하여 디싱 및 침식 현상을 최소화하였다.
본 발명에 따르면, 통상의 금속배선 형성을 위한 다마신 공정에서 CMP에 의한 디싱 및 침식에 의하여 평탄도가 떨어지는 것에 따른 부정적인 효과, 예컨데, 웨이퍼 레벨에서의 금속 배선의 전체적인 Rs(Sheet Resistance)의 불균일한 분포 및 후속의 리소그라피 공정 및 식각 공정의 어려움을 억제하기 위하여, CMP를 금속막과 산화막에 대한 슬러리를 달리하여 두번에 나누어 수행함으로써, 디싱과 침식을 억제하고, CMP결과물 표면의 이물질에 대한 단차를 제거할 수 있다.
이상에서와 같이, 본 발명에 따르면, 통상의 금속배선 형성을 위한 다마신 공정에서 CMP에 의한 디싱 및 침식에 따른 평탄도가 떨어지는 것을 억제하기 위하여 CMP를 금속막과 산화막에 대한 슬러리를 달리하여 두번에 나누어 수행함으로써, 디싱과 침식을 억제하여 평탄도를 개선시킬 수 있다. 이에따라, 금속 배선의 Rs 특성을 향상시킬 수 있다.
따라서, 본 발명은 소자 자체의 신뢰성을 확보할 수 있고, 소자 특성도 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 및 1b는 종래 기술에 따른 공정을 설명하기 위한 공정별 단면도.
도 2a 및 도 2e는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21: 반도체 기판 22: 게이트
23: 스페이서 24: 제1산화막
25: 질화막 26: 제2산화막
27: 트렌치 28: 콘택홀
29: 텅스텐막
Claims (8)
- 조밀한 금속배선 형성 영역과 넓은 금속배선 형성 영역을 갖는 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트를 포함한 기판 결과물 상에 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계;상기 제2산화막의 소정부분을 식각하여 질화막을 노출시키는 수개의 트렌치를 형성하는 단계;상기 조밀한 금속배선 형성 영역의 트렌치 하부의 질화막 및 제2산화막을 선택적으로 식각하여 게이트 및 반도체 기판을 각각 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 및 트렌치를 매립하도록 기판 결과물에 금속막을 증착하는 단계;상기 제2산화막이 노출되도록 금속막 연마용 슬러리를 이용하여 1차로 CMP하는 단계; 및상기 1차 연마된 금속막을 표면 평탄화가 이루어지도록 산화막 연마용 슬러리를 이용하여 2차로 CMP하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 금속막은 3000~7000Å의 두께로 하여 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 금속막 연마용 슬러리를 이용한 CMP는 연마속도를 50~110Å/초로 하고, 2~10%의 과도 연마를 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 산화막 연마용 슬러리를 이용한 CMP는 연마속도를 10~20Å/sec의 속도로 수행하며, 300~1000Å의 두께를 타겟으로 하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 금속 CMP용 슬러리는 실리카(Silica) 및 알루미나(Alumina)를 연마제로 사용하고, 2.0~5.0의 pH, 130~300nm의 연마제의 입자크기 및 25:1 이상의 산화막에 대한 금속막의 선택비를 갖는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 산화막 CMP용 슬러리는 실리카(Silica)를 연마제로 사용하고, 10~12의 pH, 50~250nm의 입자크기, 및 50:1 이상인 산화막에 대한 금속막의 선택비를 갖는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 산화막 CMP용 슬러리는 실리카(Silica)를 연마제로 사용하고, 2.0~6.0의 pH, 70~230nm의 입자크기, 및 1.5:1~3:1인 산화막에 대한 금속막의 선택비를 갖는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 상기 금속막 물질로서 텅스텐, 알루미늄 또는 구리를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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| KR (1) | KR20050033694A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707591B1 (ko) * | 2005-12-27 | 2007-04-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
-
2003
- 2003-10-07 KR KR1020030069534A patent/KR20050033694A/ko not_active Application Discontinuation
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