TW569330B - Forming a semiconductor structure using a combination of planarizing methods and electropolishing - Google Patents

Forming a semiconductor structure using a combination of planarizing methods and electropolishing Download PDF

Info

Publication number
TW569330B
TW569330B TW091118584A TW91118584A TW569330B TW 569330 B TW569330 B TW 569330B TW 091118584 A TW091118584 A TW 091118584A TW 91118584 A TW91118584 A TW 91118584A TW 569330 B TW569330 B TW 569330B
Authority
TW
Taiwan
Prior art keywords
conductive layer
patent application
item
layer
scope
Prior art date
Application number
TW091118584A
Other languages
English (en)
Inventor
Xiang Yu Yao
Ru Kao Chang
Peihaur Yih
Hui Wang
Original Assignee
Acm Res Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Acm Res Inc filed Critical Acm Res Inc
Application granted granted Critical
Publication of TW569330B publication Critical patent/TW569330B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25FPROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F3/00Electrolytic etching or polishing
    • C25F3/16Polishing
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B23MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23HWORKING OF METAL BY THE ACTION OF A HIGH CONCENTRATION OF ELECTRIC CURRENT ON A WORKPIECE USING AN ELECTRODE WHICH TAKES THE PLACE OF A TOOL; SUCH WORKING COMBINED WITH OTHER FORMS OF WORKING OF METAL
    • B23H5/00Combined machining
    • B23H5/06Electrochemical machining combined with mechanical working, e.g. grinding or honing
    • B23H5/08Electrolytic grinding
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/04Lapping machines or devices; Accessories designed for working plane surfaces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrochemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

569330 A7 __B7___ 五、發明説明(i ) 有關的應用之交互參考 (請先閱讀背面之注意事項再填寫本頁) 本應用申請較早歸檔的臨時應用U · S ·序號6 0/ 3 1 3,086的優先權,名爲使用CMP及電子拋光的 組合而平面化銅鑲嵌結構之方法,刊於2 0 0 1,8, 1 7,其整個內容在此被倂入參考。 發明背景 1. 領域 本發明一般是關於半導體裝置,且更特別是使用平面 化方法及電光拋光的組合而平面化金屬鑲嵌結構之方法。 2. 相關技藝的說明 經濟部智慧財產苟員工消費合作杜印製 半導體裝置係使用一些不同處理步驟以產生電晶體及 互接元件而製造或組裝於半導體晶圓。爲電子連接與半導 體晶圓,導體(如金屬)溝道,孔洞,或其類似相關之電 晶體端子係以電介質材料當作半導體裝置的零件而形成。 溝道及孔洞耦合電子訊號及功率於電晶體,半導體裝置的 內部電路,以及至半導體裝置外部之電路之間。 在形成互接元件中,半導體晶圓也許進行,例如,遮 罩,蝕刻,及沈澱處理以形成半導體裝置想要的電子電路 。特別是,多重遮罩及蝕刻步驟可被執行以形成電介質層 之嵌壁區的圖樣於作爲導線之孔洞及溝道之半導體晶圓上 。沈澱處理接著也許被執行以沈澱金屬層於沈澱金屬於溝 道及孔洞之半導體晶圓上且也於電介質層的非嵌壁區上。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -4- 569330 A7 _B7 五、發明説明(2 ) 爲隔離嵌壁區的圖樣且形成互接元件,沈激於半導體晶圓 的非嵌壁區上之金屬被移除。 移除沈澱於半導體晶圓的非嵌壁區上之金屬的習知方 法包括,例如,化學機械拋光(C Μ P ) 。C Μ Ρ法被廣 泛地使用在拋光且平面化具有電介質層的非嵌壁區之溝道 及孔洞內之金屬層以形成導線之半導體工業中。 C Μ Ρ處理中,晶圓組件被定位於位於平台或網狀組 織上之CMP墊上。晶圓組件包括具有一或更多層及/或 特性之基底,如在電介質中形成之互接元件。一壓力接著 被應用以對著C Μ Ρ墊下壓晶圓組件。C Μ Ρ墊及基底組 件係彼此對照且相應地移除同時應用該壓力以拋光且平面 化晶圓的表面。拋光溶液,經常稱爲拋光泥漿,被施行於 C Μ Ρ墊上以助拋光。拋光泥漿典型包含硏磨料且係化學 地反應以選擇地自晶圓移除不想要的材料,例如,金屬層 ,較其它材料更迅速,例如,電介質材料。 因此,CMP也許被用以達成晶圓上之表面的整體及 區域性的平面化。更進一步,C Μ Ρ也許用以移除一層材 料以曝露下面的結構或層。然而,C Μ Ρ法在下面的結構 上可能有數個有害的效果因爲相當強的物理力牽扯在內的 關係。例如,當互接幾何移至· 1 3微米及以下時,可能 存在導電材料,例如銅,的物理特性及用在典型鑲嵌處理 之低k膜間之大差異。例如,低k電介質膜的Y〇ung Modulus也許大於較銅的低之強度的1 〇級。因此,在 C Μ P處理中應用在電介質膜及銅上之相當強的物理力, 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) .--£-------- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局W工消費合作社印製 569330 A7 __._B7 五、發明説明(3 ) 在其它事之間,可造成包括分層,凹陷,侵蝕,膜提升, 擴散,或其類似之半導體結構上之壓力相關的缺陷。 (請先閲讀背面之注意事項再填寫本頁) 發明節要 在一範例中,一方法被提供作爲形成半導體結構。該 方法包括形成具有嵌壁區及非嵌壁區之電介質層於半導體 晶圓上,形成導電層於電介質之上以覆蓋嵌壁區及非嵌壁 區,平面化導電層的表面以減少導電層的表面的拓樸之變 化,且接著電子拋光導電層以曝光非嵌壁區。 本發明於下結合附圖及申請專利範圍根據詳細說明的 考慮是更易了解。 圖形的簡要說明 圖1A及1B示例半導體裝置的示範電子拋光處理; 圖2 A到2 D示例半導體裝置的示範平面化及電子拋 光處理; 圖3示例示範鑲嵌處理的流程圖; 經濟部智慧財產笱員工消費合作杜印製 圖4 A及4 B示例也許被平面化且拋光之半導體結構 上形成之金屬層的示範拓樸; 圖5示例示範化學機械拋光設備的橫截面圖; 圖6示例示範拋光設備的橫截面圖。 符號說明 10 0 基底 本紙張尺度適用中國國家標準(CNS ) A4規格(2〖0X297公釐) -6 - 569330 A7 B7 五、發明説明(4) 經濟部智慧財產局員工消費合作社印製 1 〇 2 電介質層 1 〇 5 埋/種子層 1 〇 6 金屬層 1 〇 8 小丘 1 1 2 嵌壁 1 1 0 殘餘 1 1 4 嵌壁 1 0 2 r 嵌壁區 1 〇 2 π 非嵌壁區 3 〇 0 鑲嵌處理 3 〇 2 區塊 3 0 4 區塊 3 0 6 區塊 3 0 8 區塊 1 0 7 具有犧牲性的材料 4 0 0 C Μ P設備 4 1 1 拋光平台 4 1 2 拋光墊 4 1 3 晶圓載子 4 1 4 箭頭 4 1 了 噴嘴 5 〇 0 電子拋光設備 5 〇 1 半導體晶圓 5 0 6 金屬層 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 569330 A7 B7 五、發明説明(5 ) 5 4 0 噴 嘴 5 2 0 電 解 液 1 0 6 電 解 液 5 5 0 電 源 供應 5 3 0 電 極 (請先閲讀背面之注意事項再填寫本頁) 發明的詳細說明 爲了提供本發明更徹底的了解,下列說明提出數個特 定的細節,如特定的材料,參數,及其類似。然而,應認 知該說明不想當作本發明的範圍上之限制,但想要提供致 使示範實施例更好的說明。 經濟部智慧財產局員工消費合作社印製 化學機械拋光(CMP )是平面化且拋光半導體表面 之已知的方法,然而,C Μ P可能對下面的結構如凹陷, 侵蝕,膜提升,擴散,或其類似造成壓力有關的缺陷。反 之,電子拋光是提供相當免壓力的拋光方法之拋光金屬( 如銅)之處理。然而,如下說明,電子拋光是等向蝕刻處 理,其中它以接近相同的速率不管高度之差異而鈾刻金屬 層。因此,如果金屬層的拓樸的一般形狀或外觀在被電子 拋光前是非平面,接著金屬層的拓樸的一般形狀或外觀在 被電子拋光後典型地保留。 圖1 Α及1 Β示例拋光有非平面拓蹼之半導體結構之 電子拋光法的示範處理流程。圖1 A示例具有在基底 1 0 0之上形成之嵌壁及非嵌壁區型樣之電介質層1 〇 2 。障礙/種晶層1 0 5已被形成於電介質層1 〇 2及基底 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -8- 經濟部智慧財產局員工消費合作社印製 569330 A7 _ B7 五、發明説明(6 ) 1 0 0之上。最後,金屬層1 0 6已被沈澱,例如,經由 電子拋光,於障礙/種晶層1 0 5之上且覆蓋電介質層 1 0 2的嵌壁及非嵌壁區。金屬層1 0 6有包括位於電介 質層中各種結構之上之嵌壁1 1 2及小丘1 0 8之非平面 拓樸。金屬層1 0 6的非平面拓樸在電子拋光處理中可能 ,例如,由電鍍化學造成。 現在由參考圖1 B,金屬層1 0 6典型地被回拋光至 非嵌壁區的表面以致於嵌壁區內之金屬層1 0 6 ,即,溝 道,被隔離以形成金屬導線。通常,在具有環繞在嵌壁區 中形成之金屬層1 0 6之非嵌壁區的頂表面之嵌壁區平面 內想要有金屬層1 0 6的頂表面。 應了解平面之參考不想要求或建議金屬層1 0 6的頂 表面是具有非嵌壁區的頂表面之絕對平面;而是,想要傳 達金屬層1 0 6的頂表面的水平面被做的更具有嵌壁區的 頂表面的水平面。因此,一般對減少金屬層1 0 6的頂表 面的水平面及嵌壁區的頂表面的水平面間之變化是有益的 〇 此範例中,假設金屬層1 0 6被電子拋光。因此,如 圖1 A描繪,假設金屬層1 〇 6的拓樸的一般形狀或外觀 在電子拋光前是非平面。如上述,電子拋光是等向蝕刻處 理。如此,如圖1 B描繪,金屬層1 0 6的拓樸的一般形 狀或非平面外觀可在電子拋光後被留下。 更特別地,在此範例中,如圖1 A描繪,假設金屬層 1 0 6的拓樸在電子拋光前包括小丘1 0 8及凹面部分 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -------I I I --I 11 I 丁—— ' ___ -5贷 (請先閲讀背面之注意事項再填寫本頁) -9- 569330 A7 — _B7 ___ 五、發明説明(7 ) (請先閱讀背面之注意事項再填寫本頁) 1 1 2。如圖1 B描繪,假設小丘1 〇 8及凹面部分 1 1 2 (圖1A)在電子拋光後留下殘餘1 1 〇及嵌壁 1 1 4 °殘餘1 1 〇是在電介質層i 〇 2之上高度Η之金 屬層1 0 6的區域。殘餘1 1 〇可能造成殘餘1 1 0之下 t溝道區域中形成之導線間之電子短路。嵌壁1 1 4是金 屬層1 0 6中之嵌壁或溝道其中溝道內之金屬層1 0 6的 表面是在電介質層1 〇 2的表面下之深度R。嵌壁1 1 4 導致可能造成經形成的導線的導電的減少之溝道內之金屬 或銅損耗。因此,如上述,對減少非嵌壁區的表面之上或 $下之金屬層1 〇 6的表面的高度之變化是有益的。 因此,在一示範的實施例中,經型樣的電介質層之上 形成之金屬層在電子拋光金屬層以隔離導線前被平面化。 電子拋光金屬層背面前平面化金屬層之一優點是金屬導線 可以對金屬層下面之結構較習知平面化技術更少的損害在 電介質層中形成,且因此增加互接元件的可靠度由於當嵌 壁金屬被曝露至CMP墊時對該結構之更多的損害發生。 經濟部智慧財產局員工消費合作社印製 圖2 A到2 D示例平面化及電子拋光包括具有非平面 拓樸之金屬層1 0 6之示範的半導體結構之方法的示範處 理流程。圖2 A示例具有在電介質層1 0 2中形成之嵌壁 區1 0 2 r及非嵌壁區1 0 2 η之示範半導體結構的橫截 面圖。嵌壁區1 0 2 η及非嵌壁區1 0 2 η在電介質層 1 0 2中形成導線的圖樣。電介質層1 〇 2可使用習知的 沈澱法,如熱或電漿化學汽相沈澱,旋塗’噴鍍,或其類 似被習知地沈澱且形成於基底層1 〇 〇上。進一步,電介 -10- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 569330 A7 ___B7_ 五、發明説明(8 ) (請先閱讀背面之注意事項再填寫本頁) 質層1 0 2可經由已知的圖樣法如光遮罩,光微影術,微 影術’或其類似型樣。電介質材料也許,例如,是二氧化 矽(S i〇2)。對許多應用想要選擇具有低電介質常數之 電介質層材料,通常稱爲” k ”値材料。低k値材料(即 接近少於3 . 〇 )由減少電容耦合提供導線間之較佳的電 子隔離及相鄰線間之”干擾” (c r 〇 s s t a 1 k )。此低k値材料 包括經氟化的矽酸玻璃,聚亞胺,經氟化的聚亞胺,合成 物/複合物’砂氧院,有機聚合物,〔α〕一 C : F, S i -〇一 C ,聚對一二甲苯基/經氟化的聚對一二甲苯 基,聚四氟乙烯,八孔二氧化矽,八孔有機物,或其類似 〇 電介質層1 0 2被形成於基底層1 0 0上。基底層 1 0 0也許是,例如,下層半導體晶圓,在經形成的電介 質層之前,或其它半導體結構。基底層1 〇 〇根據特別的 應用也許包括,例如,矽及/或其它各種半導體材料,如 砷化鎵,或其類似。 經濟部智慧財產局員工消費合作社印製 障礙及/或種晶層1 〇 5也許也由各種方法,如化學 汽相沈澱(CVD),物理汽相沈澱(PVD),原子層 沈澱(A L D ),或其類似被沈澱於電介質層上,以致於 障礙層覆蓋包括電介質層1 〇 2的壁之經圖樣的電介質層 1 0 2於嵌壁區1 0 2 I•內。障礙層作用爲避免金屬(如 銅)在隨後的金屬層1 0 6沈澱後擴散進入電介質層 102 (圖2B)。任何銅進入電介質層1〇2的擴散也 許不利地增加電介質層1 0 2的電介質常數。障礙/種晶 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -11 - 569330 Α7 Β7 五、發明説明(9) 層1 0 5可能係阻止銅的擴散之適當的導電材料,如欽, 鉬,鎢,氮化駄,氮化钽,氮化鎢,或其它適當的材料开多 成的。某些應用中,障礙層可被省略。例如,如果電介質 材料是充分地阻抗金屬層1 0 6的擴散,或如果金屬層 1 0 6的任何擴散將不利地影響半導體裝置的效能,障礙 層也許被省略。 種晶層典型地被沈澱,例如,如果金屬層1 〇 6隨後 被電子拋光於電介質層1 0 2之上。種晶層典型是銅或其 它金屬層1 0 6可被電子拋光於導電材料上的薄層。進〜 步’障礙/種晶層1 〇 5的材料或單層也許作用爲障礙層 及種晶層。 現在參考圖2 B,金屬層1 〇 6被沈澱於障礙/種晶 層1 0 5的表面上,或於電介質層1 〇 2,如果障礙/種 晶層1 0 5被省略。金屬層1 〇 6塡溝道或嵌壁區 1 02 r且也覆蓋非嵌壁區1 〇2n。金屬層1 〇 6也許 係由PVD,CVD,ALD,電子拋光,無電電鍍,或 任何其它習知的方法沈澱。金屬層1 〇 6是,例如,銅或 其它適當的導電材料如鋁,鎳,鉻,鋅,鎘,銀,金,鍺 ,鈀,鉑,錫,鉛,鐵,銦,或其類似。 如圖2 Β所示,金屬層1 〇 6的拓樸也許由它的拓樸 之變化之非平面。例如,金屬層1 〇 6的沈澱可能在電介 質層1 0 2的各種特性上產生小丘1 〇 8及/或凹面部分 1 1 2。特別是,如果金屬層1 〇 6被電子拋光於電介質 層1 0 2之上’小丘1 0 8可能形成於窄且高密度溝道區 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) Γ - - S ! i 1— I (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -12- 569330 A7 _B7_ 五、發明説明(1〇) (請先閲讀背面之注意事項再填寫本頁) 域之上,且凹面部分1 1 2可能形成於電介質層1 0 2的 寬-低密度溝道區域之上。該效果可特別地盛行於因爲電 鍍化學的關係之電介質層1 0 2之上之電子拋光金屬層 1 0 6的例子中。然而,應了解小丘1 0 8及凹面部分 1 1 2的形狀及位置僅被示例且金屬層1 0 6的其它非平 面拓樸特性如以下圖4 A及4 B所述是可能的。 經濟部智慧財產局員工消費合作社印製 參考圖2 C,金屬層1 〇 6被平面化成拓樸的弄平或 減少特性。例如,化學機械拋光(C Μ P )處理被應用至 該結構以拋光且平面化金屬層1 0 6。CMP金屬層 1 0 6減少拓樸,即,小丘1 0 8,嵌壁1 1 2,及金屬 層1 0 6的表面的其它非平面拓樸特性以在電子拋光金屬 層1 06前弄平金屬層1 06。例如,CMP處理被執行 以拋光金屬層1 0 6至下層基底1 0 0之上之第一高度” a ” ,其中” a ”大於高度” b ” ,等於電介質層1 0 2 的高度。所以,CMP處理停止移除自電介質層10 2的 非嵌壁區之金屬層1 0 6的短路且儘可能與電介質層 1 0 2接觸。更確切地說,CMP處理拋光金屬層1 0 6 以平面化且減少金屬層1 0 6的拓樸之變化。 應了解平面化及平面之參考,特別是金屬層1 0 6之 參考,不想要求或建議金屬層1 0 6的表面絕對是平面; 更確切地說,是想要傳達金屬層1 0 6的表面被做的更弄 平或平面。尤其,平面化金屬層1 0 6的表面減少電子拋 光前之金屬層1 0 6的拓樸之變化。 此示範法的C Μ P處理可對於平面化效率最佳化,由 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -13- 569330 Α7 Β7 五、發明説明(n) (請先閱讀背面之注意事項再填寫本頁) 於較少強調放於維護電介質層1 0 2及下層結構因爲 C Μ P設備的拋光墊(圖5 )不直接地接觸下層結構,如 電介質層1 0 2。例如,拋光墊的僵硬或硬度也許被調整 以維護下層電介質層1 0 2。具有鑽石頂端附加的小件嵌 於其內之硬墊或其類似可被用在該方法的此範例的C Μ Ρ 部分。進一步,免泥漿或免硏磨拋光處理可被用以減少金 屬層1 0 6之抓痕。 拋光墊的壓力可能是控制且避免損害經型樣的電介質 層1 0 2之因素,且互接結構,特別是爲具有銅及低k電 介質膜之整合計劃。典型拋光墊的壓力範圍自每平方吋( PSI) 〇 · 1 磅至 10PSI ,例如 5PSI。在 C Μ P處理期間移除之金屬層1 〇 6的厚度視,至少部分 ,於電介質層1 0 2之上形成之金屬層1 0 6的拓樸及所 使用之CMP的平面化效率而定。典型地,移除的厚度大 於或等於金屬層拓樸的高及低點間之差。 經濟部智慧財產局員工消費合作社印製 然而,應了解在此說明之C Μ Ρ處理僅作爲示例用。 平面化金屬層1 0 6的另一方法也許被使用代替,或具有 ,上述之示範的C Μ Ρ處理。例如,具有犧牲性的材料也 許被加於金屬層1 0 6之上以平面化金屬層1 0 6之上之 表面。具有犧牲性的材料可能是導電或非導電的如旋塗式 玻璃,抗光劑,金屬合金,金屬複合物,或其類似。金屬 層1 0 6接著也許被平面化,例如,由蝕刻掉金屬層 1 0 6的部分及具有犧牲性的材料。具有犧牲性的材料及 金屬層1 0 6應有相同或類似的蝕刻率以致於蝕刻處理以 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -14- 569330 A7 B7 五、發明説明(12 ) 類似速率移除具有犧牲性的層及金屬層1 〇 6。蝕刻經平 面化的金屬層1 0 6及金屬層1 〇 6的部分將產生經平面 化的金屬層1 0 6。處理的範例被描繪在圖4 A且說明於 下。 蝕刻處理可能是乾蝕刻處理或濕蝕刻處理。乾蝕刻包 括電漿蝕刻,化學汽相蝕刻’及其類似。電漿蝕刻源也許 包括高密度電漿源如He 1 i con電漿源,感應耦合電 漿源(I C P ),及其類似。蝕刻氣體也許包括鹵素群如 氯基氣體。電漿鈾刻處理之狀況的兩範例被詳列於下表·’
表I 高溫電漿蝕刻處理的示範參數 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 電源功率: 500 至 1500W,800W 爲佳 氣體壓力: 10至50m陶爾,20m陶爾爲佳 水溫: 300°C 至 500°C,40CTC 爲佳 蝕刻氣體: 氯(Ch) 表II 低溫電漿蝕刻處理的示範參數 步驟1: 電源功率: 500 至 1500W,800W 爲佳 氣體壓力: 10至50m陶爾,20m陶爾爲佳 水溫: 20°C 至 100°C,50°C 爲佳 蝕刻氣體: 氯(Ch) 在步驟1後,銅複合物及銅的頂端部分將被轉成氯化 -15- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 569330 A7 ___B7 五、發明説明(13 ) 銅(C u C 1 X )。 步驟2 : (請先閱讀背面之注意事項再填寫本頁) 由使用經稀釋的H C L溶液而濕蝕刻C u C 1 X 複合物。HCL的濃度也許是在1至6百分比重的範圍, 3百分比爲佳。 另外,類似於用在平板顯示器工業以退火非晶S i ( a - S i )成多- S i於玻璃之平面化技術也許由使用雷 射以修改導致經平面化的表面之金屬層1 0 6在電鍍金屬 層1 0 6後被用以流回銅。另一另外的方法包括可自平行 於基底1 0 0表面之方向照射以由蒸發移除金屬層1 〇 6 的較高部分之高頻率且短脈衝雷射。雷射的短脈衝被用以 保護大量的銅且環繞電介質免於由雷射產生之高溫的效應 ,即減少熱電預算。雷射可能是固態雷射如紅寶石雷射, N d —玻璃雷射,N d : Y A G (釔鋁石榴石, Y3A15〇12)雷射,氣體雷射,如He—Ne雷射, 經濟部智慧財產局員工消費合作社印製 C〇2雷射,H F雷射,或其類似。雷射光束可能被掃描於 基底1 0 0的整個表面之上以平面化金屬層1 0 6。進一 步,非接觸式表面拓樸感應器在此處理中可被用作末點偵 測器。此平面化處理之示範狀況被詳列於下表:
表III
經脈衝的雷射平面化處理的示範參數 平均雷射功率: 100至5000W 脈衝長度: 兆分之一秒至微秒
水溫: -100至20°C 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 仏 569330 Α7 Β7 五、發明説明(14 ) (請先閲讀背面之注意事項再填寫本頁) 現在參考圖2D,在金屬層1 〇 6已被平面化後,金 屬層1 0 6被電子拋光。特別地,金屬層1 0 6係自電介 質層1 0 2的非嵌壁區1 0 2 η電子拋光以致於金屬層 1 0 6在嵌壁區1 〇 2 r ,或溝道內被隔離,以形成導線 。金屬層1 0 6可被拋光與非嵌壁區相同的高度。另外, 金屬層1 0 6可被拋光成非嵌壁區之下之高度。金屬層 1 0 6可由引導電解液(未顯示)的流至金屬層1 0 6之 電子拋光設備(圖6 )電子拋光。電解液是,例如,任何 習知的電子拋光液,如磷酸,正磷酸(Η 3 P〇4 ),或其 類似。 經濟部智慧財產局員工消費合作社印製 進一步,障礙/種晶層1 0 5係自電介質層1 〇 2的 非嵌壁區1 0 2 η的曝光區域移除。如果層1 〇 5是,或 包括,種晶層,例如,拋光金屬層1 0 6之電子拋光處理 也許移除它。如果層1 0 5是,或包括,障礙層,例如, 電漿乾蝕刻,濕鈾刻,或其類似也許移除它。因此,如果 金屬層1 0 6被電子拋光成小於非嵌壁區之高度,非嵌壁 區也可在此時被蝕刻以平面化該表面。下表,表I V,提 供可被用在電漿乾蝕刻處理以移除障礙層之參數的示範範 圍: 本紙張尺度適用中國國家標準(CNS ) Α4規格(21〇Χ297公釐) -17- 569330 A7 B7 五、發明説明(15
表IV 電漿功率: 真空: 水溫: 氣體及流率: 氣壓: TaN的移除率: TiN的移除率: Si〇2的移除率: (請先閱讀背面之注意事項再填寫本頁)
電漿乾蝕刻處理的示範參數 500至 2000W 30至100m陶爾 接近20°C SF6 = 50sccm(或 CF4 = 50sccm,或 〇2=10sccm) 0.1至50m陶爾 250nm/分 300nm/分 20nm/分 這些參數導致T a N及T i N,兩個可能的障礙層 1 0 5材料,的移除率大於s i〇2,可能的電介質層 1 0 2材料,的移除率。該選擇性可被以此方式選擇以在 障礙層1 0 5的移除期間減少蝕刻或損害下層電介質層 1 〇 2。然而,應注意其它選擇性可由改變參數獲得。 經濟部智慧財產局員工消費合作社印製 圖3是示例包括平面化處理及電鍍處理之示範鑲嵌處 理3 0 0之流程圖。具有嵌壁及非嵌壁區之晶圓被提供在 區塊3 0 2中。設於晶圓上之經型樣的電介質層也許確定 嵌壁區及非嵌壁區的界線。經型樣的電介質層也許被形成 於下層半導體結構上,包括其它先前形成的電介質層,晶 圓’或其類似。進一步,晶圓也許被分成包括將在處理的 稍後狀態被分成個別半導體裝置之嵌壁及非嵌壁區之個別 的小方塊。金屬層接著被沈澱在區塊3 〇 4中,以致於金 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -18- 569330 A7 B7 五、發明説明(16 ) (請先閲讀背面之注意事項再填寫本頁) 屬層塡電介質層內之嵌壁區以及覆蓋電介質層的非嵌壁區 。金屬層接著在區塊3 0 6中被平面化。例如,金屬層進 行C Μ P處理以平面化且弄平金屬層的拓樸。經平面化的 金屬層接著在區塊3 0 8中被電子拋光以曝光電介質層的 非嵌壁區且隔離嵌壁區內之金屬層以形成金屬導線。 應了解數種修改可被做成流程圖中描繪之示範的處理 3 0 0。例如,障礙/種晶層可在金屬層的沈澱於區塊 3 0 4之前被選擇地加入,在此例中,在非嵌壁區被曝光 後,障礙/種晶層係自電介質層而蝕刻。因此,圖3之各 區塊可包括許多未明顯地在此說明之處理,如遮罩及蝕刻 晶圓以形成嵌壁區,或平面化該表面之前及/或之後淸除 金屬層。進一步,示範鑲嵌處理3 0 0是可應用至單及雙 鑲嵌的應用。 經濟部智慧財產局員工消費合作社印製 圖4 Α及4 Β示例也許被平面化且接著電子拋光以形 成互接結構之金屬層1 0 6的額外的示範拓樸。關於圖 4A,金屬層1 〇 6有粗略地對應於下層電介質層1 〇 2 的形狀之拓樸。此拓樸可被產生,例如,由噴鍍於電介質 層102之上之金屬層106。金屬層1〇6接著被平面 化,例如,由加具有犧牲性的材料1 0 7且接著回頭鈾刻 具有犧牲性的材料1 0 7及金屬層1 0 6的部分以致於金 屬層1 0 6被平面化成點線” P ” 。如上述,具有犧牲性 的材料1 0 7可能是金屬,具溶劑之金屬複合物’如具有 溶劑之銅,旋塗式玻璃,抗光劑,或其類似。具有犧牲性 的材料1 0 7可能是有如下層金屬層1 0 6類似的蝕刻率 -19- 本紙浪尺度適用中國國家標準(CNS ) A4規格(21〇><297公釐) 569330 A7 B7_ 五、發明説明(17 ) 之任何材料,且鈾刻處理可能是在具有犧牲性的材料 (請先閱讀背面之注意事項再填寫本頁) 1 0 7及金屬層1 0 6間不具選擇性之習知的乾或濕蝕刻 〇 線” P ”的位置是僅作爲示例用,且可根據平面化的 方法及應用被調整向上或向下。金屬層1 0 6的拓樸特性 已被平面化後,類似於圖2 C,金屬層1 0 6接著如關於 圖2 D以上說明被電子拋光。 圖4 B示例另一具有不規則表面拓樸之示範金屬層 1 0 6。金屬層1 0 6的不規則表面拓樸也許是由於範圍 自沈澱法至下層結構之任意數的原因。金屬層1 0 6係由 第一平面化該表面成線” P ”類似於圖4 A拋光,由 C Μ P拋光,加具有犧牲性的材料且回蝕刻,短暫地以雷 射或其類似加熱金屬層1 〇 6。金屬層1 0 6接著被電子 拋光。應自圖4 Α及4 Β 了解,數種金屬層拓樸可由此不 由於損害下層電介質層1 0 2之方法被平面化且電子拋光 〇 經濟部智慧財產局員工消費合作社印製 現在參考圖5,示範的CMP設備4 0 0及處理被說 明。CMP設備4 0 0也許被使用以平面化金屬層1 0 6 。示範的C Μ P處理由壓且旋轉對著經弄濕的拋光表面之 晶圓的表面進行。該處理係經由C Μ Ρ設備4 0 0的化學 ,壓力,以及溫度狀況控制。示範C Μ Ρ設備4 0 0包括 可旋轉拋光平台411以及裝在拋光平台411上之拋光 墊4 1 2。CMP設備400也包括由箭頭4 1 4指示之 方向定位且應用壓力至晶圓4 0 1之可旋轉晶圓載子 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -20- 569330 Α7 Β7 五、發明説明(18) (請先閱讀背面之注意事項再填寫本頁) 4 1 3。化學泥漿係經由噴嘴4 1 7供應至C Μ P設備 4 0 0且分配於拋光4 1 2上。化學泥漿係經由噴嘴 4 1 7,例如,自經溫度控制的貯存器(未顯示)供應。 進一步,化學泥漿包含拋光劑,如與其它經選擇的化學物 一起用作硏磨料以拋光晶圓4 0 1的表面之鋁’ silica ’或 其類似。 影響拋光率之主要參數是對著拋光墊4 1 2,晶圓載 子4 1 3及拋光平台4 1 1的旋轉速度,化學泥漿的溫度 及成分,以及拋光墊4 1 2的成分於晶圓4 1 0上之向下 壓力4 1 4。這些參數的調整允許CMP設備4 0 0的平 面化效率及拋光率的控制。 經濟部智慧財產局員工消費合作社印製 CMP設備4 0 0及參考圖5說明之處理是僅爲示例 用。應了解其它CMP設備架構及設定也許被使用。例如 ,可旋轉拋光平台411及拋光墊412可以移動晶圓載 子4 1有關之拋光墊4 1 2之帶子取代。而且,將了解, 拋光墊4 1 2有關之晶圓4 0 1的移動可以數種方式達成 。所以,圖5描‘述之CMP設備4 0 0不是想要成爲也許 被使用之方法或C Μ P設備的限制。 圖6示例可被用以電子拋光於半導體晶圓5 0 1上形 成之金屬層5 0 6之電子拋光設備5 0 0的示範橫截面圖 。半導體晶圓5 0 1也許進一步包括,例如,基底層 100,電介質層102,以及障礙/種晶層1〇5 (圖 2Α到2D)。進一步,金屬層506的拓樸將已在,例 如,由CMP設備4 0 0 (圖5 )電子拋光前被平面化。 本紙張尺度適用中國國家標準(CNS ) Α4規格(21〇Χ 297公釐) ~ 569330 A7 ___ B7_ 五、發明説明(19 ) 電子拋光設備5 0 0的噴嘴5 4 0引導電解液5 2 0 的流至金屬層5 0 6的表面。其它範例中,晶圓5 0 1可 被完全地或部分地浸在電解液5 0 2中。電解液5 0 2包 括任何習知的電子拋光液,如磷酸,正磷酸(Η 3 P〇4 ) ,或其類似。例如,在一範例中,電解液是具有大約6 〇 %比重及8 5 %比重間之濃度之正.磷酸。因此,電解液 1 0 6可包括,例如,1 0至4 0 %之乙二醇(對照酸的 重量)。然而,應了解電解液的濃度及成分可根據特別應 用而變化。 當電子拋光設備5 0 0引導電解液5 0 0的流至金屬 層5 0 6,電源供應5 5 0供應相對的電荷至定位於噴嘴 540之電極530 (陰極)及耦合至金屬層506之電 極(陽極)。電源供應5 5 0可,例如,以固定電流或固 定電壓模式操作。由於架構以事先充電金屬層5 0 6相關 之電解液5 2 0之電源供應5 5 0,金屬層5 0 6的金屬 離子係自該表面移除。以此方式,電解液的流電子拋光與 電解液的流接觸之金屬層5 0 6的部分。 進一步,如圖6描繪,晶圓5 0 1係沿著軸X旋轉且 移動至電解液5 2 0的流之金屬層5 0 6的整個表面之位 置且均勻地電子拋光該表面。例如,電解液5 2 0可由旋 轉晶圓5 0 1沿著金屬層5 0 6的表面做螺旋路徑同時以 X方向移動晶圓501。另外,晶圓501可被不動地固 定同時噴嘴5 4 0被移動以應用電解液5 2 0的流至金屬 層5 0 6要求的位置。進一步,晶圓5 0 1及噴嘴5 4 0 ^ J-------^一衣— (請先閱讀背面之注意事項再填寫本頁) 訂 f 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 2W公釐) -22- 569330 A7 B7 五、發明説明(20 ) (請先閱讀背面之注意事項再填寫本頁) 都可移動以應用電解液5 2 0的流至金屬層5 0 6要求的 位置。電子拋光法及設備的示範說明也許在U · S ·專利 案號09/497,894,名爲電子拋光半導體裝置上 之金屬導線之方法以及設備,刊於2 0 0 0年2月4曰, 以及相關的U · S ·專利案號6,3 9 5,1 5 2,名爲 電子拋光半導體裝置上之金屬導線之方法以及設備,刊於 1 9 9 9年7月2日找得到,兩個都在此整個被倂入參考 〇 因此,應了解其它電子拋光方法及設備可被用以電子 拋光金屬層1 0 6。例如,晶圓5 0 1,包括金屬層 5 0 6,也許是部分或完全地浸於電解液的池內。 經濟部智慧財產局員工消費合作社印製 以上詳細的說明被提供以示例示範的實施例且不是想 要設限。對那些熟知此技藝之人本發明的範疇內之數種修 改及變化是可能的將是明顯的。例如,在單或雙鑲嵌的鑲 嵌製作形成之數種互接結構,如電介質層的組合,導電層 ,障礙層,種晶層,以及遮罩層,可以所說明之方法被平 面化且電子拋光。進一步,數種平面化且電子拋光的方法 可被組合以平面化且電子拋光互接結構的表面。對那些熟 知此技藝之人爲除在此說明之原因外產生之具非平面拓樸 之金屬層可能係根據所說明之方法及設備有利地平面化且 電子拋光應也是明顯的。因此,本發明係由附加的申請專 利範圍定義且不應受限於在此之說明。 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) -23-

Claims (1)

  1. 569330 A8 B8 C8 D8 、申請專利範圍 附件2: 第 91118584 號專利申請案 修正後無劃線之中文申請專利範圍替換本 (請先閲讀背面之注意事項再填寫本頁) 民國92年10月22日修正 1 . 一種形成半導體結構的方法,包含: 形成電介質層於半導體晶圓上,其中電介質層包括嵌 壁區及非嵌壁區; 1形成導電層於電介質層之上以覆蓋嵌壁區及非嵌壁區 > 平面化導電層的表面以減少導電層的表面的拓樸之變 化;以及 電子拋光導電層,以在平面化導電層的表面後’曝露 非嵌壁區。 2 .如申請專利範圍第1項的方法,其中平面化導電 層的表面的動作包括化學機械拋光(C Μ P )該導電層。 3 .如申請專利範圍第2項的方法,其中C Μ Ρ平面 化導電層的表面不必曝露導電層的非嵌壁區。 4 .如申請專利範圍第2項的方法,其中C Μ Ρ包括 拋光墊,且該拋光墊不接觸導電層的非嵌壁區。 經濟部智慧財產局員工消費合作社印製 5 .如申請專利範圍第2項的方法,其中C Μ Ρ包括 無泥漿拋光處理。 6 .如申請專利範圍第1項的方法,其中平面化導電 層的表面的動作包括: 形成具有犧牲性的材料於導電層的表面上,其中該具 有犧牲性的材料被平面化,且 本紙張尺度適用中國國家橾準(CNS ) Α4規格(210Χ297公釐) 569330 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 、申請專利範圍 蝕刻具有犧牲性的材料及導電層的部分。 7 .如申請專利範圍第6項的方法,其中 在具有犧牲性的材料及導電層之間沒有選擇性。 8 ·如申請專利範圍第6項的方法,其中 的材料是旋塗式玻璃。 9 ·如申請專利範圍第1項的方法,其中 包括沈澱該導電層。 1 〇 ·如申請專利範圍第1項的方法,其 層包括電子拋光該導電層。 1 1 ·如申請專利範圍第1項的方法,其 於導電層及電介質層間沈澱之種晶層。 1 2 ·如申請專利範圍第1 1項的方法, 光的動作自非嵌壁區移除種晶層的部分。 1 3 ·如申請專利範圍第1項的方法,其 的動作包括引導電解液的流至導電層的表面。 1 4 ·如申請專利範圍第1項的方法,其 的動作包括浸至少一部分的導電層在電解液中。 1 5 ·如申g靑專利範圍第1項的方法,進 成於導電層及電介質層間沈源之障礙層。 1 6 .如申g靑專利範圍第]_ 5項的方法, 係由電漿乾蝕刻自電介質層的非嵌壁區移除。 1 7 ·如申請專利範圍第1 5項的方法, 係由濕鈾刻自電介質層的非嵌壁區移除。 1 8 ·如申請專利範圍第1項的方法,其 蝕刻的動作 具有犧牲性 形成導電層 中形成導電 中包含形成 其中電子拋 中電子拋光 中電子拋光 步包含形 其中障礙層 其中障礙層 中導電層是 (請先閲讀背面之注意事項再填寫本頁) 表紙張尺度適财關家揉準(CNS ) A4· ( 21Gx297公酱) 569330 A8 B8 C8 D8 六、申請專利範圍 〜~ 銅。 1 9 ·如申請專利範圍第1項的方法,其中導電層被 (請先閲讀背面之注意事項再填寫本頁) 平面化成第一高度且電子拋光成第二高度,其中第二高度 小於第一高度。 2 0 ·如申請專利範圍第1 9項的方法,其中第二高 度是與非嵌壁區的高度一平面。 2 1 ·如申|靑專利範圍第1 9項的方法,其中第二高 度小於非嵌壁區的高度。 2 2 · —種製作半導體裝置的方法,包含·· 开夕成電介質層於半導體晶圓上,其中電介質層包括嵌 壁區及非嵌壁區; 形成導電層以覆蓋電介質層且塡充非嵌壁區; 平面化導電層至半導體結構之上之第一高度,其中第 一高度大於非嵌壁區的高度;以及 電子拋光導電層至半導體結構之上之第二高度,其中 第二高度小於第一高度。 經濟部智慧財產局員工消費合作社印製 2 3 ·如申請專利範圍第2 2項的方法,其中第二高 度是具有非嵌壁區的高度之平面。 2 4 .如申請專利範圍第2 2項的方法,其中第二高 度小於非嵌壁區的高度。 2 5 .如申請專利範圍第2 2項的方法,其中平面化 導電層的動作包括化學機械拋光(C Μ P )該導電層。 2 6 .如申請專利範圍第2 5項的方法,其中C Μ Ρ 不曝露導電層下面之結構。 ^紙張尺度適用中國國家標準(€奶〉人4規格1210父297公釐) ^ 569330 A8 B8 C8 D8 六、申請專利範圍 2 7 .如申請專利範圍第2 5項的方法,其中C Μ P 包括拋光墊,且拋光墊不接觸導電層下面之結構。 (請先閲讀背面之注意事項再填寫本頁) 2 8 .如申請專利範圍第2 5項的方法,其中C Μ Ρ 包括無泥漿拋光處理。 2 9 ·如申請專利範圍第2 2項的方法,其中平面化 導電層的動作包括: 形成具有犧牲性的材料於導電層的表面上,其中該具 有犧牲性的材料被平面化,且 在具有犧牲性的材料及導電層之間沒有選擇性蝕刻具 有犧牲性的材料及導電層。 3 0 ·如申請專利範圍第2 9項的方法,其中具有犧 牲性的材料是旋塗式玻璃。 3 1 ·如申請專利範圍第2 2項的方法,其中形成導 電層包括沈澱該導電層。 3 2 ·如申請專利範圍第2 2項的方法,其中形成導 電層包括電子拋光該導電層。 , 3 3 ·如申請專利範圍第2 2項的方法,進一步包含 形成於導電層及電介質層間沈澱之種晶層。 經濟部智慧財產局員工消費合作社印製 3 4 ·如申請專利範圍第3 3項的方法,其中電子拋 光的動作自非嵌壁區移除種晶層的部分。 3 5 ·如申請專利範圍第2 2項的方法,其中電子拋 光的動作包括引導電解液的流至導電層的表面。 3 6 ·如申請專利範圍第2 2項的方法,其中電子拋 光的動作包括浸至少一部分的導電層在電解液中。 本紙張尺度適用中國國家梂準(CNS ) Α4規格(210Χ297公釐) —不 569330 A8 B8 C8 D8 々、申請專利範圍 3 7 .如申請專利範圍第2 2項的方法,進一步包含 形成於導電層及電介質層間沈澱之障礙層。 (請先閲讀背面之注意事項再填寫本頁) 3 8 .如申請專利範圍第3 7項的方法,其中障礙層 係由電漿乾蝕刻自電介質層的非嵌壁區移除。 3 9 .如申請專利範圍第3 7項的方法,其中障礙層 係由濕蝕刻自電介質層的非嵌壁區移除。 4 〇 .如申請專利範圍第2 2項的方法,其中導電層 是銅。 4 1 . 一種製作互接結構之方法,包含: 形成半導體結構,其中半導體結構係以開口型樣以形 成導線; 形成導電層於半導體結構之上且在開口內; 平面化導電層的表面以減少非平面變化;以及 電子拋光經平面化的導電層以隔離開口內之導電層。 4 2 .如申請專利範圍第4 1項的方法,其中半導體 結構包括: 具有於其內形成之開口之電介質層。 經濟部智慧財產局員工消費合作社印製 4 3 .如申請專利範圍第4 2項的方法,其中半導體 結構進一步包括: 於電介質層及導電層間形成之障礙層。 4 4 .如申請專利範圍第4 3項的方法,其中障礙層 係由電漿乾蝕刻自電介質層的部分移除。 4 5 .如申請專利範圍第4 3項的方法,其中障礙層 係由濕蝕刻自電介質層的部分移除。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公嫠) 569330 A8 B8 C8 D8 〜、申請專利範圍 4 6 ·如申請專利範圍第4 2項的方法,進一步包含 形成於導電層及電介質層間沈澱之種晶層。 (請先閲讀背面之注意事項再填寫本頁) 4 7 .如申請專利範圍第4 6項的方法,其中電子拋 光的動作移除種晶層的部分。 4 8 ·如申請專利範圍第4 1項的方法,其中平面化 導電層的表面的動作包括化學機械拋光(C Μ P )該導電 層。 4 9 ·如申請專利範圍第4 8項的方法,其中C Μ Ρ 不曝露導電層下面之結構。 5 0 ·如申請專利範圍第4 8項的方法,其中C Μ Ρ 包括拋光墊,且拋光墊不接觸導電層下面之結構。 5 1 _如申請專利範圍第4 8項的方法,其中C Μ Ρ 包括免泥漿拋光處理。 5 2 ·如申請專利範圍第4 1項的方法,其中平面化 導電層的表面的動作包括: 形成具有犧牲性的材料於導電層的表面上,其中該具 有犧牲性的材料被平面化,且 經濟部智慧財產局員工消費合作社印製 在具有犧牲性的材料及導電層之間沒有選擇性蝕刻具 有犧牲性的材料及一部分的導電層。 5 3 ·如申請專利範圍第5 2項的方法,其中具有犧 牲性的材料是旋塗式玻璃。 5 4 ·如申請專利範圍第4 1項的方法,其中形成導 電層包括沈澱該導電層。 5 5 ·如申請專利範圍第4 1項的方法,其中形成導 本紙張尺度適用中關家標準(CNS) A4· (21Gx297公聲) 不 569330 ABCD 七、申請專利範圍 電層包括電子拋光該導電層。 (請先閱讀背面之注意事項再填寫本頁) 5 6 ·如申請專利範圍第4 1項的方法,其中電子拋 光的動作包括引導電解液的流至導電層的表面。 5 7 .如申請專利範圍第4 1項的方法,其中電子拋 光的動作包括浸至少一部分的導電層在電解液中。 5 8 .如申請專利範圍第4 1項的方法,其中導電層 是銅。 5 9 . —種半導體結構,包含: 導電層;以及 · 具有嵌壁區及非嵌壁區之電介質層, 其中導電層塡充非嵌壁區以形成導線,且 非嵌壁區係由平面化且接著電子拋光導電層的表面而 露出。 6 〇 ·如申請專利範圍第5 9項的結構,其中導電層 係由化學機械拋光(C Μ P )平面化。 6 1 ·如申請專利範圍第6 0項的結構,其中C Μ Ρ 不曝露電介質層的非嵌壁區。 經濟部智慧財產局員工消費合作社印製 6 2 ·如申請專利範圍第6 0項的結構,其中導電層 的平面化係由: 形成平面具有犧牲性的材料於導電餍的表面上,且 蝕刻具有犧牲性的材料及一部分導電層。 6 3 ·如申請專利範圍第6 2項的結構’其中蝕刻的 動作在具有犧牲性的材料及導電層之間沒有選擇性。 6 4 ·如申請專利範圍第6 2項的結構,其中具有犧 本紙張尺度適用中國國家標準(CNS ) Μ規格(21〇χ297公釐) 77 * 一 569330 A8 B8 C8 D8 六、申請專利範圍 牲性的材料包括旋塗式玻璃。 6 5 .如申請專利範圍第6 2項的結構,其中具有犧 牲性的材料包括光阻劑。 6 6 .如申請專利範圍第6 2項的結構,其中具有犧 牲性的材料包括金屬。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家梯準(CNS ) A4規格(210X 297公嫠)
TW091118584A 2001-08-17 2002-08-16 Forming a semiconductor structure using a combination of planarizing methods and electropolishing TW569330B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US31308601P 2001-08-17 2001-08-17

Publications (1)

Publication Number Publication Date
TW569330B true TW569330B (en) 2004-01-01

Family

ID=23214320

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091118584A TW569330B (en) 2001-08-17 2002-08-16 Forming a semiconductor structure using a combination of planarizing methods and electropolishing

Country Status (8)

Country Link
EP (1) EP1423868A2 (zh)
JP (1) JP2005500687A (zh)
KR (1) KR100899060B1 (zh)
CN (1) CN100419963C (zh)
AU (1) AU2002336360A1 (zh)
CA (1) CA2456225A1 (zh)
TW (1) TW569330B (zh)
WO (1) WO2003017330A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466501B2 (en) 2013-03-08 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving CMP planarity
US20200276685A1 (en) * 2019-02-28 2020-09-03 Kevin H. Song Controlling Chemical Mechanical Polishing Pad Stiffness By Adjusting Wetting in the Backing Layer

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6939796B2 (en) * 2003-03-14 2005-09-06 Lam Research Corporation System, method and apparatus for improved global dual-damascene planarization
US6821899B2 (en) * 2003-03-14 2004-11-23 Lam Research Corporation System, method and apparatus for improved local dual-damascene planarization
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US20080121529A1 (en) * 2004-12-22 2008-05-29 Yasushi Tohma Flattening Method and Flattening Apparatus
WO2010020092A1 (en) 2008-08-20 2010-02-25 Acm Research (Shanghai) Inc. Barrier layer removal method and apparatus
CN101882595B (zh) * 2009-05-08 2014-07-09 盛美半导体设备(上海)有限公司 阻挡层的去除方法和装置
CN103692293B (zh) * 2012-09-27 2018-01-16 盛美半导体设备(上海)有限公司 无应力抛光装置及抛光方法
CN104097118A (zh) * 2013-04-02 2014-10-15 盛美半导体设备(上海)有限公司 无应力抛光集成装置
CN105870051B (zh) * 2015-01-20 2019-01-11 中芯国际集成电路制造(上海)有限公司 半导体结构的制作方法
SG11201706624UA (en) * 2015-02-15 2017-09-28 Acm Res (Shanghai) Inc Method for optimizing metal planarization process
US10074721B2 (en) * 2016-09-22 2018-09-11 Infineon Technologies Ag Method of fabricating a semiconductor wafer that includes producing a planarised surface having both a mesa surface and an insulating layer surface
CN106672892A (zh) * 2016-12-21 2017-05-17 中国电子科技集团公司第五十五研究所 减小三维堆叠中牺牲层在化学机械抛光中凹陷变形的方法
CN108231599B (zh) * 2016-12-22 2021-10-08 联华电子股份有限公司 改善晶片表面平坦均匀性的方法
WO2020138976A1 (ko) * 2018-12-26 2020-07-02 한양대학교에리카산학협력단 반도체 소자의 제조 방법
KR102499041B1 (ko) 2019-01-10 2023-02-14 삼성전자주식회사 반도체 소자 형성 방법
CN111312595A (zh) * 2020-03-03 2020-06-19 合肥晶合集成电路有限公司 金属互连层的制作方法
CN113173552B (zh) * 2021-04-09 2023-06-23 深圳清华大学研究院 具有导电性能的大尺度超滑元件及其加工工艺、大尺度超滑系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3557868B2 (ja) * 1997-01-14 2004-08-25 セイコーエプソン株式会社 装飾品の表面処理方法、装飾品および電子機器
US6121152A (en) * 1998-06-11 2000-09-19 Integrated Process Equipment Corporation Method and apparatus for planarization of metallized semiconductor wafers using a bipolar electrode assembly
US6232231B1 (en) * 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6149830A (en) * 1998-09-17 2000-11-21 Siemens Aktiengesellschaft Composition and method for reducing dishing in patterned metal during CMP process
US6056864A (en) 1998-10-13 2000-05-02 Advanced Micro Devices, Inc. Electropolishing copper film to enhance CMP throughput
US6315883B1 (en) * 1998-10-26 2001-11-13 Novellus Systems, Inc. Electroplanarization of large and small damascene features using diffusion barriers and electropolishing
KR100283108B1 (ko) * 1998-12-28 2001-04-02 김영환 반도체소자의 구리배선 형성방법
JP2001044195A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100297736B1 (ko) * 1999-08-13 2001-11-01 윤종용 트렌치 소자분리방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466501B2 (en) 2013-03-08 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving CMP planarity
US20200276685A1 (en) * 2019-02-28 2020-09-03 Kevin H. Song Controlling Chemical Mechanical Polishing Pad Stiffness By Adjusting Wetting in the Backing Layer

Also Published As

Publication number Publication date
AU2002336360A1 (en) 2003-03-03
WO2003017330A2 (en) 2003-02-27
KR20040030147A (ko) 2004-04-08
WO2003017330A3 (en) 2003-07-24
CA2456225A1 (en) 2003-02-27
CN100419963C (zh) 2008-09-17
CN1543668A (zh) 2004-11-03
KR100899060B1 (ko) 2009-05-25
JP2005500687A (ja) 2005-01-06
EP1423868A2 (en) 2004-06-02

Similar Documents

Publication Publication Date Title
TW569330B (en) Forming a semiconductor structure using a combination of planarizing methods and electropolishing
CN117476547A (zh) 用于混合接合的化学机械抛光
US6720263B2 (en) Planarization of metal layers on a semiconductor wafer through non-contact de-plating and control with endpoint detection
JPH11238709A (ja) 銅のための化学的機械的研磨(cmp)スラリおよびその使用方法
KR20130066561A (ko) 구리 웨이퍼 폴리싱의 화학적 평탄화
JPH09199455A (ja) ポリッシング方法、半導体装置の製造方法及び半導体製造装置。
KR20000004840A (ko) 반도체소자의 제조방법, 이를 위한 반도체소자 제조용 식각액조성물 및 반도체소자
JP2003086548A (ja) 半導体装置の製造方法及びその研磨液
US20040253809A1 (en) Forming a semiconductor structure using a combination of planarizing methods and electropolishing
JP2000208443A (ja) 電子装置の製造方法および製造装置
US7247558B2 (en) Method and system for electroprocessing conductive layers
JP5696024B2 (ja) 化学的平坦化方法及び化学的平坦化装置
KR100859899B1 (ko) 반도체 기판상의 구리 막을 연마하는 전기 화학적 방법
JP3033574B1 (ja) 研磨方法
JP2007511095A (ja) 集積回路相互接続の製作システム及び方法
TW544696B (en) Process for fabricating an electronic component incorporating an inductive microcomponent
TWI774645B (zh) Tsv結構的平坦化裝置
Saif Islam et al. Ultra-smooth platinum surfaces for nanoscale devices fabricated using chemical mechanical polishing
TWI223341B (en) Method of etching porous insulating film, dual damascene process, and semiconductor device
JP2002305198A (ja) 電子デバイスの製造方法
Balan et al. CMP process optimization for bonding applications
JP4660119B2 (ja) 半導体装置の製造方法
JP2004356117A (ja) 基板処理方法及びその装置
TWI354326B (zh)
KR100744601B1 (ko) 반도체 소자의 구리배선 형성방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees