KR20040030147A - 평탄화 방법 및 전해 연마의 조합을 이용한 반도체 구조형성 방법 - Google Patents

평탄화 방법 및 전해 연마의 조합을 이용한 반도체 구조형성 방법 Download PDF

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Abstract

반도체 구조 상의 도전층을 평탄화 및 연마하는 방법은 리세스 영역 및 리세스되지 않은 영역을 갖는 유전층을 형성하는 것을 포함한다. 도전층은 유전층 상부에 형성되어 리세스 영역 및 리세스되지 않은 영역을 덮는다. 그리고 도전층 표면은 평탄화되어 표면 토폴로지에 있어서의 편차를 감소시킨다. 이어서 평탄화된 도전층은 전해 연마되어 리세스되지 않은 영역을 노출시킨다.

Description

평탄화 방법 및 전해 연마의 조합을 이용한 반도체 구조 형성 방법{FORMING A SEMICONDUCTOR STRUCTURE USING A COMBINATION OF PLANARIZING METHODS AND ELECTROPOLISHING}
반도체 소자는 트랜지스터 및 상호 접속 요소들의 생성을 위한 다수의 다른 처리 단계를 이용하여 반도체 웨이퍼 상에 제조 또는 가공된다. 반도체 웨이퍼와 관련된 트랜지스터 단자들을 전기적으로 접속하기 위해, 반도체 소자의 부품으로서 도전성(예를 들어 금속) 트렌치, 비아 등이 유전체로 형성된다. 트렌치 및 비아는 트랜지스터, 반도체 소자의 내부 회로 및 반도체 소자 외부의 회로들간에 전기 신호 및 전력을 연결시킨다.
상호 접속 요소들의 형성에 있어서 반도체 웨이퍼에는 예를 들어 마스킹, 에칭, 증착 공정이 가해져 원하는 반도체 소자의 전자 회로를 형성한다. 특히, 다수의 마스킹 및 에칭 단계가 행해져 반도체 웨이퍼 상의 유전층에 상호 접속 라인용 트렌치 및 비아 역할을 하는 리세스 영역의 패턴을 형성할 수 있다. 이어서 반도체 웨이퍼 상에 금속층을 증착하는 증착 공정이 행해져 트렌치 및 비아에 그리고 유전층의 리세스되지 않은 영역에도 금속을 증착시킨다. 리세스 영역의 패턴을 절연시키고 상호 접속 요소들을 형성하기 위해 반도체 웨이퍼의 리세스되지 않은 영역에 증착된 금속이 제거된다.
반도체 웨이퍼 상의 유전층의 리세스되지 않은 영역에 증착된 금속을 제거하는 종래의 방법은 예를 들어 화학적 기계적 연마(CMP)를 포함한다. 반도체 산업에서는 CMP 방법이 널리 사용되어 유전층의 리세스되지 않은 영역과 함께 트렌치 및 비아 내의 금속층을 연마 및 평탄화함으로써 상호 접속 라인을 형성한다.
CMP 공정에서 인쇄판 또는 웹(web) 상에 위치하는 CMP 패드 상에 웨이퍼 어셈블리가 배치된다. 웨이퍼 어셈블리는 유전층에 형성된 상호 접속 요소와 같은 피쳐(feature) 및/또는 하나 이상의 층을 갖는 기판을 포함한다. 그리고 CMP 패드에 힘이 가해져 웨이퍼 어셈블리를 누른다. CMP 패드 및 기판 어셈블리는 웨이퍼 표면을 연마 및 평탄화하는 힘을 가하면서 서로 반대로 이동한다. 종종 연마 슬러리라고도 하는 연마액이 CMP 패드 상에 투여되어 연마를 용이하게 한다. 연마 슬러리는 일반적으로 연마재를 포함하며, 화학적으로 반응하여 웨이퍼로부터 불필요한 물질, 예를 들어 금속층을 다른 물질, 예를 들어 유전체보다 빠르게 선택적으로 제거한다.
따라서, CMP가 사용되어 웨이퍼 표면의 전체적 및 국소적 평탄화를 달성할 수 있다. 더욱이, 하부 구조 또는 층을 노출시키기 위해 CMP가 사용되어 물질층을 제거할 수 있다. 그러나, CMP 방법은 비교적 강한 기계력을 수반하기 때문에 하부 반도체 구조에 여러 가지 역효과를 가질 수 있다. 예를 들어, 상호 접속 구조가 13 미크론 이하로 제거될 때, 도전체, 예를 들어 구리의 기계적 특성과 일반적인 다마신 공정에 사용되는 낮은 k 막 사이에 큰 차이가 존재할 수 있다. 이를테면, 낮은 k 유전막의 영률은 구리보다 낮은 10배까지의 범위보다 클 수 있다. 따라서, CMP 공정에서 특히 유전막 및 구리에 인가된 비교적 강한 기계력이 반도체 구조에 박리, 디싱(dishing), 부식, 막 들뜸, 스크래치 등을 포함하는 응력 관련 결함을 일으킬 수 있다.
본 특허출원은 2001년 8월 17일에 출원된 CMP 및 전해 연마의 조합을 이용한 구리 다마신 구조의 평탄화 방법이라는 명칭의 미국 예비 출원 60/313,086의 우선권을 청구하며, 그 전체 내용이 여기에 참조로서 포함된다.
본 발명은 일반적으로 반도체 소자에 관한 것으로, 보다 구체적으로는 평탄화 방법 및 전해 연마의 조합을 이용한 금속 다마신(damascene) 구조의 평탄화 방법에 관한 것이다.
도 1a 및 도 1b는 반도체 소자의 전형적인 전해 연마 공정을 나타낸다.
도 2a 내지 도 2d는 반도체 소자의 전형적인 평탄화 및 전해 연마 공정을 나타낸다.
도 3은 전형적인 다마신 공정의 흐름도를 나타낸다.
도 4a 및 도 4b는 평탄화 및 연마되는 반도체 구조 상에 형성된 금속층의 전형적인 토폴로지를 나타낸다.
도 5는 전형적인 화학적 기계적 연마 장치의 단면도를 나타낸다.
도 6은 전형적인 전해 연마 장치의 단면도를 나타낸다.
일례로 반도체 구조를 형성하는 방법이 제공된다. 이 방법은 리세스 영역 및 리세스되지 않은 영역을 갖는 유전층을 반도체 웨이퍼 상에 형성하는 단계, 유전층 상부에 도전층을 형성하여 리세스 영역 및 리세스되지 않은 영역을 덮는 단계, 유전층의 표면을 평탄화하여 도전층 표면의 토폴로지에 있어서의 편차를 감소시키는 단계, 및 도전층을 전해 연마하여 리세스되지 않은 영역을 노출시키는 단계를 포함한다.
본 발명은 첨부 도면 및 청구항과 관련하여 하기의 상세한 설명으로 보다 쉽게 이해된다.
본 발명의 보다 완전한 이해를 위해 다음 설명은 구체적인 물질, 파라미터 등의 다수의 구체적인 항목을 설명한다. 그러나, 설명은 본 발명의 범위를 한정하는 것이 아니라, 전형적인 실시예의 보다 나은 설명을 가능하게 하기 위해 제공되는 것이다.
화학적 기계적 연마(CMP)는 반도체 표면의 평탄화 및 연마를 위한 공지된 방법이지만, CMP는 하부 구조에 디싱, 부식, 막 들뜸, 스크래치 등의 응력 관련 결함을 일으킬 수 있다. 이와 달리, 전해 연마는 상대적으로 응력이 없는 연마 방법을 제공하는 금속(예를 들어 구리) 연마 공정이다. 그러나, 후술하는 바와 같이, 전해 연마는 높이가 다른데도 불구하고 금속층을 거의 동일한 속도로 에칭한다는 점에서 등방성 에칭 공정이다. 따라서, 전해 연마되기 전에 금속층의 토폴로지의 프로파일 또는 일반적인 형상이 평탄하지 않다면, 전해 연마 후에 일반적으로 금속층토폴로지의 비평면 프로파일 또는 일반적인 형상이 그대로 남는다.
도 1a 및 도 1b는 비평면 형상을 갖는 반도체 구조를 연마하는 전해 연마 방법의 전형적인 처리 흐름을 나타낸다. 도 1a는 리세스 및 리세스되지 않은 영역으로 패턴화된 유전층(102)이 기판(100) 상에 형성되어 있는 것을 나타낸다. 배리어/시드층(105)이 유전층(102) 및 기판(100) 상부에 형성되었다. 마지막으로, 금속층(106)이 예를 들어 전기 도금에 의해 배리어/시드층(105) 상부에 증착되어 유전층(102)의 리세스 및 리세스되지 않은 영역을 덮는다. 금속층(106)은 유전층의 다양한 구조 상에 위치하는 험프(108) 및 리세스(112)를 포함하는 비평면 토폴로지를 갖는다. 금속층(106)의 비평면 토폴로지는 전기 도금 공정에서 예를 들어 도금 화학에 기인할 수 있다.
다음에 도 1b를 참조하면, 리세스 영역, 즉 트렌치 내부의 금속층(106)이 절연되어 금속 상호 접속 라인을 형성하도록 일반적으로 금속층(106)은 리세스되지 않은 영역의 표면 뒤로 연마된다. 일반적으로, 리세스 영역 내 금속층(106)의 표면을 리세스 영역에 형성된 금속층(106)을 둘러싸는 리세스되지 않은 영역의 표면과 평면으로 하는 것이 바람직하다.
평면에 대한 기준은 금속층(106)의 표면이 리세스되지 않은 영역의 표면과 완전히 평면이 되어야 한다고 요구 또는 제안되는 것은 아니고, 금속층(106)의 표면 레벨이 리세스 영역의 표면 레벨과 보다 평평하게 되는 것을 뜻하는 것으로 인식되어야 한다. 따라서, 일반적으로 금속층(106)의 표면 레벨과 리세스 영역의 표면 레벨간의 편차를 줄이는 것이 유리하다.
본 예에서 금속층(106)은 전해 연마되는 것으로 한다. 또한, 도 1a에 도시한 바와 같이, 전해 연마 전에 금속층(106) 토폴로지의 프로파일 또는 일반적인 형상은 평탄하지 않은 것으로 나타난다. 상술한 바와 같이, 전해 연마는 등방성 에칭 공정이다. 그러한 것으로서 도 1b에 도시한 바와 같이, 전해 연마 후 금속층(106) 형상의 비평면 프로파일 또는 일반적인 형상이 그대로일 수 있다.
보다 구체적으로, 본 예에서는 도 1a에 도시한 바와 같이 전해 연마 이전에 금속층(106)의 토폴로지는 험프(108) 및 오목부(112)를 포함하는 것으로 나타난다. 도 1b에 도시한 바와 같이, 전해 연마 후에 험프(108) 및 오목부(112)(도 1a)가 잔류물(110) 및 리세스(114)로서 남는 것으로 나타난다. 잔류물(110)은 유전층(102) 상부의 높이 H인 금속층(106) 영역이다. 잔류물(110)은 그 하부의 트렌치 영역에 형성된 상호 접속 라인들간 단락 회로를 일으킬 수 있다. 리세스(114)는 금속층(106)의 리세스 또는 트렌치이며, 트렌치 내 금속층(106)의 표면이 유전층(102)의 표면 아래의 깊이 R에 있다. 리세스(114)는 형성된 상호 접속 라인의 컨덕턴스의 감소를 일으킬 수 있는 트렌치 내부의 금속 또는 구리 손실을 일으킨다. 따라서, 상술한 바와 같이 리세스되지 않은 영역 표면의 상부 또는 하부의 금속층(106) 표면의 높이 편차를 줄이는 것이 유리하다.
따라서, 전형적인 일 실시예에서 패턴화된 유전층 상부에 형성된 금속층은 전해 연마 이전에 평탄화되어 상호 접속 라인을 절연시킨다. 금속층 후면을 전해 연마하기 전에 금속층을 평탄화하는데 따른 이점 중 하나는 종래의 평탄화 기술보다 금속층 하부 구조의 손상을 보다 적게 하면서 유전층에 금속 상호 접속 라인이형성될 수 있고, 따라서 리세스 금속이 CMP 패드에 노출될 때 구조에 가장 많은 손상이 일어나기 때문에 상호 접속 요소의 신뢰도를 높일 수 있다는 점이다.
도 2a 내지 도 2d는 비평면 토폴로지의 금속층(106)을 포함하는 전형적인 반도체 구조를 평탄화 및 전해 연마하는 방법의 전형적인 처리 흐름을 나타낸다. 도 2a는 유전층(102)에 리세스 영역(102r) 및 리세스되지 않은 영역(102n)이 형성된 전형적인 반도체 구조의 단면도를 나타낸다. 리세스 영역(102r) 및 리세스되지 않은 영역(102n)은 유전층(102)에 상호 접속 라인의 패턴을 형성한다. 유전층(102)은 열 또는 플라스마 화학적 증기 증착, 스핀-온, 스퍼터링 등의 임의의 종래 증착 방법을 이용하여 기판층(100) 상에 인습적으로 증착 및 형성될 수 있다. 또한, 유전층(102)은 포토마스킹, 포토리소그래피, 마이크로리소그래피 등의 공지된 패터닝 방법에 의해 패턴화될 수 있다. 유전체는 예를 들어 산화규소(SiO2)가 될 수 있다. 다양한 응용을 위해 종종 저 "k" 값 물질이라고 하는 저유전상수를 갖는 유전층 재료를 선택하는 것이 바람직하다. 저 k 값 물질(즉, 거의 3.0 미만)은 정전용량 결합 및 인접 라인들간 "크로스토크"를 감소시킴으로써 상호 접속 라인들간에 보다 양호한 전기 절연을 제공한다. 이러한 저 k 값 물질들은 불소화 규산염 유리, 폴리이미드, 불소화 폴리이미드, 혼성체/복합체, 실록산, 유기 중합체, [알파]-C:F, Si-O-C, 파릴렌/불소화 파릴렌, 폴리테트라플루오로에틸렌, 나노 다공성 실리카, 나노 다공성 유기물 등을 포함한다.
유전층(102)은 기판층(100) 상에 형성된다. 기판층(100)은 예를 들어 유전층이 형성되기 전의 하부 반도체 웨이퍼 또는 그 밖의 반도체 구조가 된다. 기판층(100)은 예를 들어 실리콘 및/또는 특정 적용에 좌우되지 않는 갈륨 비화물 등의 다른 다양한 반도체 물질을 포함할 수도 있다.
또한 배리어 및/또는 시드층(105)이 화학적 증기 증착(CVD), 물리적 증기 증착(PVD), 원자층 증착(ALD) 등의 다양한 방법으로 유전층 상에 증착되어 배리어층이 리세스 영역(102r) 내에 유전층(102)의 벽을 포함하는 패턴화된 유전층(102)을 덮는다. 배리어층은 이어지는 금속층(106) 증착(도 2b) 후 금속(예를 들어 구리)이 유전층(102)으로 확산되는 것을 막는 역할을 한다. 유전층(102)으로의 구리 확산은 유전층(102)의 유전상수를 불리하게 증가시킬 수 있다. 배리어/시드층(105)은 티타늄, 탄탈, 텅스텐, 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물 또는 그 밖의 적당한 물질과 같이 구리의 확산에 저항력이 있는 적당한 도전체로 형성된다. 일부 응용에서는 배리어층이 생략될 수 있다. 예를 들어, 유전체가 금속층(106)의 확산에 대해 충분히 저항력을 갖는 경우, 또는 어떠한 금속층(106)의 확산도 반도체 소자의 성능에 악영향을 주지 않는 경우, 배리어층이 생략될 수 있다.
예를 들어 금속층(106)이 이어서 유전층(102) 상에 전기 도금되면 일반적으로 시드층이 증착된다. 시드층은 일반적으로 구리 또는 금속층(106)이 전기 도금될 수 있는 그 밖의 도전체로 이루어진 박층이다. 또한, 배리어/시드층(105)의 단일 층 또는 물질이 배리어층과 시드층 양쪽의 역할을 할 수도 있다.
다음에 도 2b를 참조하면, 배리어/시드층(105) 표면에, 또는 배리어/시드층(105)이 생략되었다면 유전층(102) 상에 금속층(106)이 증착된다.금속층(106)은 트렌치 또는 리세스 영역(102r)을 채우고 또한 리세스되지 않은 영역(102n)을 덮는다. 금속층(106)은 PVD, CVD, ALD, 전기 도금, 비전기 도금 또는 그 밖의 편리한 방법에 의해 증착된다. 금속층(106)은 예를 들어 구리, 또는 알루미늄, 니켈, 크롬, 아연, 카드뮴, 은, 금, 로듐, 팔라듐, 백금, 주석, 철, 인듐 등의 그 밖의 적당한 도전체이다.
도 2b에 나타낸 바와 같이, 금속층(106)의 토폴로지는 그 토폴로지에 편차가 있는 비평면이 된다. 예를 들어, 금속층(106)의 증착에 의해 유전층(102)의 다양한 피쳐 상부에 험프(108) 및/또는 오목부(112)가 형성될 수 있다. 특히, 금속층(106)이 유전층(102) 상부에 전기 도금되면, 좁은 고밀도 트렌치 영역 상부에 험프(108)가 형성될 수 있고, 유전층(102)의 넓은 고밀도 트렌치 영역 상부에 오목부(112)가 형성될 수 있다. 이는 도금 화학 때문에 유전층(102) 상부에 금속층(106)을 전기 도금하는 경우에 특히 효과적일 수 있다. 그러나, 험프(108) 및 오목부(112)의 형상 및 위치는 예시일 뿐이며, 도 4a 및 도 4b에 관해 후술하는 바와 같이 금속층(106)의 다른 비평면 토폴로지도 가능한 것으로 인식되어야 한다.
이제 도 2c를 참조하면, 금속층(106)이 평탄화되어 토폴로지의 피쳐를 평탄하게 또는 감소시킨다. 예를 들어, 화학적 기계적 연마(CMP) 공정이 구조에 적용되어 금속층(106)을 연마 및 평탄화한다. CMP 금속층(106)은 금속층(106)을 전해 연마하기 전에 토폴로지, 즉 험프(108), 리세스(112), 및 금속층(106) 표면의 다른 비평면 토폴로지 피쳐를 감소시켜 금속층(106)을 평탄하게 한다. 예를 들어 CMP 공정이 행해져 금속층(106)을 하부 기판(100) 상부에서 제1 높이 "a"로 연마하며,"a"는 유전층(102)의 높이와 같은 높이 "b"보다 크다. 따라서, CMP 공정은 유전층(102)의 리세스되지 않은 영역(102n)으로부터 금속층(106)의 제거까지는 하지 않아 유전층(102)과 접촉하게 되지는 않는다. 오히려, CMP 공정은 금속층(106)을 연마하여 금속층(106)의 토폴로지에 있어서의 편차를 평탄화 및 감소시킨다.
평면 및 평탄화에 대한 기준, 구체적으로는 금속층(106)에 대한 기준은 금속층(106)의 표면이 완전히 평면이어야 한다고 요구 또는 제안되는 것은 아니고, 금속층(106)의 표면이 보다 매끄럽거나 평평하게 되는 것을 뜻하는 것으로 인식되어야 한다. 본질적으로, 금속층(106)의 표면 평탄화는 전해 연마 전에 금속층(106)의 토폴로지에 있어서의 편차를 줄인다.
이러한 전형적인 방법의 CMP 공정은 CMP 장치(도 5)의 연마 패드가 유전층(102) 등의 하부 구조에 직접 접촉하지 않기 때문에 유전층(102) 및 하부 구조를 보호하는데 중점을 두지 않고 평탄화 효율을 위해 최적화될 수 있다. 예를 들어, 하부 유전층(102)을 보호하기 위해서는 연마 패드의 강도 또는 경도(硬度)가 조절될 수 있다. 다이아몬드 팁이 매립된 등의 단단한 패드가 본 방법의 예의 CMP 부분에 사용될 수 있다. 또한, 무 슬러리 또는 무 연마재 연마 공정이 금속층(106)의 스크래치를 줄이는데 사용될 수 있다.
연마 패드의 압력은 특히 구리 및 저 k 유전막을 구비한 집적 설계를 위한 상호 접속 구조, 및 패턴화된 유전층(102)에 대한 손상을 제어 및 방지하는데 있어 요인이 될 수 있다. 일반적으로 연마 패드의 압력은 0.1 PSI(pound-force per square inch) 내지 10 PSI의 범위, 예를 들어 5 PSI이다. CMP 공정에서 제거되는금속층(106)의 두께는 유전층(102) 상부에 형성된 금속층(106)의 표면 형상 및 채용되는 CMP 공정의 평탄화 효율에 적어도 일부 좌우된다. 일반적으로, 제거 두께는 금속층 토폴로지의 하이와 로우 지점 사이의 차보다 크거나 같다.
그러나, 여기서 CMP 공정은 단지 예시의 목적으로 설명된 것으로 인식해야 한다. 금속층(106)을 평탄화하는 다른 방법이 상술한 전형적인 CMP 공정 대신 또는 그와 함께 이용될 수 있다. 예를 들어, 금속층(106) 상부에 희생 물질이 추가되어 금속층(106) 상부 표면을 평탄화할 수도 있다. 희생 물질은 스핀-온-글라스, 포토-레지스트, 금속 합금, 금속 화합물 등의 도체 또는 부도체가 될 수 있다. 그리고 금속층(106)은 예를 들어 희생 물질 및 금속층(106)의 일부를 에칭함으로써 평탄화될 수도 있다. 희생 물질 및 금속층(106)은 에칭 공정이 희생층 및 금속층(106)을 비슷한 속도로 제거하도록 동일하거나 비슷한 에칭 속도를 갖는다. 평탄화된 금속층(106) 및 희생층을 비슷한 속도로 에칭하여 희생층 및 금속층(106) 일부를 제거함으로써 금속층(106)이 평탄화된다. 공정의 예는 도 4a에 도시되어 있으며 후술한다.
에칭 공정은 건식 에칭 공정 또는 습식 에칭 공정이 될 수 있다. 건식 에칭 공정은 플라스마 에칭, 화학적 증기 에칭 등을 포함한다. 플라스마 에칭 소스는 헬리콘 플라스마 소스, 유도 결합된 플라스마 소스(ICP) 등의 고밀도 플라스마 소스를 포함한다. 에칭 가스는 염기 가스 등의 할로겐기를 포함한다. 플라스마 에칭 공정 조건의 2가지 예를 다음 표에 상술한다:
표 Ⅰ
고온 플라스마 에칭 공정의 전형적인 파라미터들
플라스마 전력:500∼1500 W, 바람직하게는 800 W
가스압:10∼50 mTorr, 바람직하게는 20 mTorr
웨이퍼 온도:300∼500 ℃, 바람직하게는 400 ℃
에칭 가스:염소(Cl2)
표 Ⅱ
저온 플라스마 에칭 공정의 전형적인 파라미터들
단계 1:
플라스마 전력:500∼1500 W, 바람직하게는 800 W
가스압:10∼50 mTorr, 바람직하게는 20 mTorr
웨이퍼 온도:20∼100 ℃, 바람직하게는 50 ℃
에칭 가스:염소(Cl2)
단계 1 후 구리 및 구리 화합물의 상부가 염화구리(CuClX)로변화된다.
단계 2:
HCl 희석액을 사용하여 CuClX화합물을 습식 에칭한다. HCl의 농도가 1∼6 중량%, 바람직하게는 3 중량%가 된다.
혹은, 비결정 Si(a-Si)를 유리 상에서 폴리-Si로 어닐링하는 평판 디스플레이 산업에 사용되는 것과 비슷한 평탄화 기술이 채용되어 레이저를 이용하여 표면 평탄화된 금속층(106)을 경감시킴으로써 금속층(106) 도금 후 구리를 리플로우한다. 또 다른 방법은 기판(100) 면에 평행한 방향으로부터 광선이 비추어져 증발에 의해 금속층(106)의 토폴로지의 보다 높은 부분을 제거할 수 있는 고주파 및 단파동 레이저를 포함한다. 레이저의 단파동은 레이저에 의해 발생된 고온의 영향으로부터 벌크 구리 및 주위의 유전체를 보호, 즉 열 경비를 감소시키는데 사용된다. 레이저는 루비 레이저, Nd-유리 레이저, Nd:YAG(이트륨 알루미늄 가닛, Y3Al5O12) 레이저 등의 고체 상태 레이저, He-Ne 레이저, CO2레이저, HF 레이저 등의 가스 레이저가 될 수 있다. 레이저 빔이 기판(100)의 전체 표면에 걸쳐 주사되어 금속층(106)을 평탄화한다. 또한, 이러한 공정에서는 비접촉형 표면 형상 센서가 종점 검출기로서 사용될 수 있다. 이러한 평탄화 공정의 전형적인 조건은 다음 표에서 상술한다:
표 Ⅲ
펄스 레이저 평탄화 공정의 전형적인 파라미터들
평균 레이저 전력:100∼5000 W
펄스 길이:피코 초∼마이크로 초
웨이퍼 온도:- 100∼20 ℃
이제 도 2d를 참조하면, 금속층(106)이 평탄화된 후 금속층(106)은 전해 연마된다. 구체적으로, 금속층(106)은 리세스 영역(102r) 또는 트렌치 내에서 절연되도록 유전층(102)의 리세스되지 않은 영역(102n)으로부터 전해 연마되어 상호 접속 라인을 형성한다. 금속층(106)은 리세스되지 않은 영역과 동일한 높이로 연마될 수 있다. 혹은, 금속층(106)은 리세스되지 않은 영역보다 낮은 높이로 연마될 수 있다. 금속층(106)은 전해액 스트림(도시 생략)을 금속층(106)으로 보내는 전해 연마 장치(도 6)에 의해 전해 연마될 수 있다. 전해액은 예를 들어 인산, 오르토인산(H3PO4) 등 임의의 편리한 전해 연마액이다.
또한, 배리어/시드층(105)이 유전층(102)의 리세스되지 않은 영역(102n)의 노출된 부분으로부터 제거된다. 층(105)이 시드층이거나 또는 시드층을 포함하는 경우, 예를 들어 금속층(106)을 연마하는 전해 연마 공정이 이를 제거한다. 층(105)이 배리어층이거나 또는 배리어층을 포함하는 경우, 예를 들어 플라스마 건식 에칭, 습식 에칭 등이 이를 제거한다. 또한, 금속층(106)이 리세스되지 않은 영역보다 낮은 높이로 전해 연마되었다면, 리세스되지 않은 영역 또한 그 때 에칭되어 표면을 평탄화할 수 있다. 다음의 표 Ⅳ는 배리어층을 제거하기 위한 플라스마 건식 에칭 공정에 채용될 수 있는 파라미터들의 전형적인 범위를 제공한다:
표 Ⅳ
플라스마 건식 에칭 공정의 전형적인 파라미터들
플라스마 전력:500∼2000 W
진공:30∼100 mTorr
웨이퍼 온도:약 20 ℃
가스 및 유량:SF6 = 50 sccm (또는 CF4 = 50 sccm, 또는 O2= 10 sccm)
가스압:0.1∼50 mTorr
TaN의 제거율:250 ㎚/min
TiN의 제거율:300 ㎚/min
SiO2의 제거율:20 ㎚/min
이들 파라미터는 TaN 및 TiN의 제거율, SiO2보다 큰 2개의 가능한 배리어층(105) 재료, 가능한 유전층(102) 재료가 된다. 이는 배리어층(105)의 제거시 하부 유전층(102)의 에칭 또는 손상을 줄이는 식으로 선택될 수 있다. 그러나, 파라미터를 변경함으로써 다른 선택이 얻어질 수도 있다.
도 3은 평탄화 공정 및 전기 도금 공정을 포함하는 전형적인 다마신 공정(300)을 설명하는 흐름도이다. 블록(302)에서 리세스 및 리세스되지 않은 영역을 갖는 웨이퍼가 제공된다. 웨이퍼 상에 제공된 패턴화된 유전층은 리세스 및 리세스되지 않은 영역을 형성한다. 패턴화된 유전층은 미리 형성된 다른 유전층, 웨이퍼 등을 포함하는 하부 반도체 구조 상에 형성될 수 있다. 또한, 웨이퍼는 나중의 처리 상태에서 개개의 반도체 소자로 분할될 리세스 및 리세스되지 않은 영역을 포함하는 개개의 작은 입방체로 분할된다. 그리고 블록(304)에서 금속층이 증착되어, 금속층은 유전층 내의 리세스 영역을 채우고 유전층의 리세스되지 않은 영역을 덮는다. 그리고 블록(306)에서 금속층이 평탄화된다. 예를 들어 금속층은 CMP 공정을 거쳐 금속층의 표면 형상을 평탄화하고 매끄럽게 한다. 그리고 평탄화된 금속층은 블록(308)에서 전해 연마되어 유전층의 리세스되지 않은 영역을 노출시키고 리세스 영역 내의 금속층을 절연시켜 금속 상호 접속 라인을 형성한다.
흐름도에 나타낸 전형적인 공정(300)에 대해 많은 변형이 행해질 수 있는 것으로 인식되어야 한다. 예를 들어 블록(304)에서 금속층의 증착 전에 배리어/시드층이 선택적으로 추가될 수 있고, 이 경우 리세스 영역이 노출된 후 유전층으로부터 배리어/시드층이 에칭된다. 추가적으로, 도 3의 각 블록은 웨이퍼를 마스킹하고 에칭하여 리세스 영역을 형성하거나, 표면 평탄화 전 및/또는 후에 금속층을 세척하는 등, 여기서는 명백하게 설명하지 않은 여러 공정을 포함할 수 있다. 또한, 전형적인 다마신 공정(300)은 단일 및 이중 상감 응용 모두에 적용될 수 있다.
도 4a 및 도 4b는 평탄화된 다음 전해 연마되어 상호 접속 구조를 형성하는 금속층(106)의 추가 전형적인 토폴로지를 나타낸다. 도 4a에 관하여, 금속층(106)은 대략 하부 유전층(102)의 형상에 대응하는 토폴로지를 갖는다. 이러한 토폴로지는 예를 들어 유전층(102) 상에 금속층(106)을 스퍼터링함으로써 형성될 수 있다. 그리고 금속층은 예를 들어 희생 물질(107)을 추가한 다음 희생 물질(107) 및 금속층(106)의 일부를 금속층(106)이 점선 "P"까지 평탄화되도록 에칭함으로써 평탄화된다. 상술한 바와 같이, 희생 물질(107)은 용해력이 있는 구리 등의 용해력이 있는 금속 화합물, 스핀-온 글라스, 포토-레지스트 등이 될 수 있다. 희생 물질(107)은 하부 금속층(106)과 유사한 에칭 속도를 갖는 임의의 물질이 될 수 있으며, 에칭 공정은 희생 물질(107)과 금속층(106) 사이의 선택 없이 종래의 건식 또는 습식 에칭이 될 수 있다.
라인 "P"의 위치는 예시의 목적일 뿐이며, 평탄화의 응용 및 방법에 따라 위아래로 조정될 수 있다. 도 2c와 같이 금속층(106)의 토폴로지 피쳐가 평탄화된 후 금속층(106)은 도 2d에 관해 상술한 바와 같이 전해 연마된다.
도 4b는 불균일한 표면 토폴로지를 갖는 다른 전형적인 금속층(106)을 나타낸다. 금속층(106)의 불균일한 표면 형상은 증착 방법 내지 하부 구조에 걸친 다양한 이유에 기인한다. 금속층(106)은 도 4a와 마찬가지로 먼저 라인 "P"까지 표면을 평탄화하고, CMP 연마, 희생 물질의 추가 및 에칭, 레이저 등으로 금속층을 잠시 가열함으로써 연마된다. 이어서 금속층(106)이 전해 연마된다. 다수의 금속층 토폴로지가 하부 유전층(102)의 과도한 손상 없이 이 방법에 의해 평탄화 및 전해 연마될 수 있다는 것이 도 4a 및 도 4b로부터 인식되어야 한다.
이제 도 5를 참조하여, 전형적인 CMP 장치(400) 및 공정을 설명한다. CMP 장치(400)는 금속층(106)의 평탄화에 사용된다. 웨이퍼 표면을 젖은 연마 표면에 대해 밀고 회전시킴으로써 전형적인 CMP 공정이 진행된다. 공정은 CMP 장치(400)의 화학물질, 압력 및 온도 조건을 통해 제어된다. 전형적인 CMP 장치(400)는 회전 가능한 연마 테이블(411) 및 연마 테이블(411) 상에 실장된 연마 패드(412)를 포함한다. CMP 장치(400)는 또한 웨이퍼(410)에 배치되어 화살표(414) 방향으로웨이퍼(401)에 힘을 가하는 회전 가능한 웨이퍼 캐리어(413)를 포함한다. 노즐(417)을 통해 화학 슬러리가 CMP 장치(400)에 공급되고 연마 패드(412) 상에 분사된다. 화학 슬러리는 예를 들어 노즐(417)을 통해 온도 제어 저장기(도시 생략)로부터 공급된다. 또한, 화학 슬러리는 다른 선택된 화학물질과 함께 연마재로서 사용되어 웨이퍼(401) 표면을 연마하는 알루미나, 실리카 등의 연마재를 포함한다.
연마 속도에 영향을 주는 주요 파라미터는 연마 패드(412)에 대해 웨이퍼(401)에 가해지는 하부 압력(414), 연마 테이블(411) 및 웨이퍼 캐리어(413)의 회전 속도, 화학 슬러리의 조성 및 온도, 연마 패드(412)의 조성이다. 이러한 파라미터들을 조정하여 CMP 장치(400)의 연마 속도 및 평탄화 효율을 제어할 수 있다.
도 5를 참조로 설명한 CMP 장치(400) 및 공정은 예시일 뿐이다. 다른 CMP 장치 구성 및 설정이 채용될 수 있는 것으로 인식되어야 한다. 예를 들어 회전 가능한 연마 테이블(411) 및 연마 패드(412)는 연마 패드(412)를 웨이퍼 캐리어(413)에 관해 이동시키는 벨트로 대체될 수 있다. 또한, 알 수 있듯이 연마 패드(412)에 관한 웨이퍼(401)의 이동은 다양한 방식으로 달성될 수 있다. 따라서, 도 5에 나타낸 CMP 장치(400)는 사용되는 CMP 장치 또는 방법을 한정하는 것이 아니다.
도 6은 반도체 웨이퍼(501) 상에 형성된 금속층(506)의 연마에 사용될 수 있는 전해 연마 장치(500)의 전형적인 단면도를 나타낸다. 반도체 웨이퍼(501)는 또한 예를 들어 기판층(100), 유전층(102) 및 배리어/시드층(105)(도 2a 내지 도 2d)을 포함할 수도 있다. 또한, 금속층(506)의 토폴로지는 예를 들어 CMP 장치(400)(도 5)에 의한 전해 연마 이전에 평탄화된다.
전해 연마 장치(500)의 노즐(540)은 전해액 스트림(520)을 금속층(506)의 표면으로 보낸다. 다른 예에서 웨이퍼(501)는 전해액(502)에 완전히 또는 부분적으로 담궈질 수 있다. 전해액(520)은 인산, 오르토인산(H3PO4) 등 임의의 편리한 전해 연마액을 포함한다. 예를 들어 일례에서 전해액은 약 60 중량% 내지 약 85 중량%의 농도를 갖는 오르토인산이다. 또한, 전해액(106)은 예를 들어 글리콜을 10 내지 40%(산의 중량에 대해) 포함할 수 있다. 그러나, 전해액의 농도 및 조성은 특별한 응용에 따라 달라질 수 있는 것으로 인식되어야 한다.
전해 연마 장치(500)가 전해액 스트림(520)을 금속층(506)으로 보낼 때, 전원(550)은 노즐(540)에 배치된 전극(530)(캐소드) 및 금속층(506)에 결합된 전극(애노드)에 반대 전하를 공급한다. 전원(550)은 예를 들어 정전류 또는 정전압 모드로 동작할 수 있다. 금속층(506)에 대해 전해액(520)을 양전기로 충전하도록 구성된 전원(550)으로, 금속층(506)의 금속 이온이 표면으로부터 제거된다. 이러한 방식으로 전해액 스트림(520)이 접촉된 금속층(506)의 일부를 전해 연마한다.
또한, 도 6에 나타낸 바와 같이, 웨이퍼(501)는 X축을 따라 회전 및 이동되어 금속층(506)의 전체 표면을 전해액 스트림(520)에 위치시켜 표면을 균일하게 전해 연마한다. 예를 들어 전해액(520)은 웨이퍼(501)를 회전시키는 동시에 웨이퍼(501)를 X 방향으로 이동시킴으로써 금속층(506)의 표면을 따라 나선형 경로를 만들 수 있다. 혹은 웨이퍼(501)는 고정되는 한편, 노즐(540)이 이동하여 전해액 스트림(520)을 금속층(506)의 원하는 위치에 인가할 수 있다. 또한, 웨이퍼(501)와 노즐(540) 모두 이동하여 전해액 스트림(520)을 금속층(506)의 원하는 위치에 인가할 수 있다. 전해 연마 방법 및 장치의 전형적인 설명은 200년 2월 4일 출원된 반도체 소자 상의 금속 상호 접속을 전해 연마하는 방법 및 장치라는 명칭의 미국 특허 출원 09/497,894호, 및 1999년 7월 2일 출원된 반도체 소자 상의 금속 상호 접속을 전해 연마하는 방법 및 장치라는 명칭의 관련 미국 특허 6,395,152호에서 찾을 수 있으며, 둘 다 그 전체가 여기에 참조로서 포함된다.
또한, 다른 전해 연마 방법 및 장치가 금속층(106)의 전해 연마에 채용될 수 있는 것으로 인식되어야 한다. 예를 들어 금속층(506)을 포함하는 웨이퍼(501)가 전해액 조 내에 부분적으로 또는 완전히 담궈질 수 있다.
상술한 설명은 바람직한 실시예를 설명하기 위해 제공된 것이며 한정적이지 않다. 본 발명의 범위 내에서 다양한 변형 및 개조가 가능한 것이 당업자에게 명백하다. 예를 들어 유전층, 도전층, 배리어층, 시드층 및 마스크층의 조합 등, 단일 또는 이중 상감 다마신 실시예에 형성되는 다양한 상호 접속 구조가 상술한 방법으로 평탄화 및 전해 연마될 수 있다. 또한, 다수의 평탄화 및 전해 연마 방법이 조합되어 상호 접속 구조의 표면을 평탄화 및 전해 연마한다. 또한, 여기서 설명한 것 이외의 이유로 형성되는 평탄하지 않은 토폴로지를 갖는 금속층이 상술한 방법 및 장치에 따라 유리하게 평탄화 및 전해 연마될 수 있는 것이 당업자들에게 명백하다. 따라서, 본 발명은 첨부된 청구항에 의해 정의되며, 여기의 설명에 의해 한정되지 않는다.

Claims (69)

  1. 반도체 구조 형성 방법으로서,
    리세스 영역 및 리세스되지 않은 영역을 포함하는 유전층을 반도체 웨이퍼 상에 형성하는 단계;
    상기 유전층 상에 도전층을 형성하여 상기 리세스 영역 및 리세스되지 않은 영역을 덮는 단계;
    상기 도전층의 표면을 평탄화시켜 상기 도전층 표면의 토폴로지에 있어서의 편차를 줄이는 단계; 및
    상기 도전층을 전해 연마하여 상기 도전층 표면을 평탄화한 후 상기 리세스되지 않은 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  2. 제 1 항에 있어서, 상기 도전층의 표면 평탄화 단계는 상기 도전층의 화학적 기계적 연마(CMP)를 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  3. 제 2 항에 있어서, 상기 CMP는 상기 도전층의 리세스되지 않은 영역을 노출시키지 않으면서 상기 도전층의 표면을 평탄화시키는 것을 특징으로 하는 반도체 구조 형성 방법.
  4. 제 2 항에 있어서, 상기 CMP는 연마 패드를 포함하고, 상기 연마 패드는 상기 도전층의 리세스되지 않은 영역과 접촉하지 않는 것을 특징으로 하는 반도체 구조 형성 방법.
  5. 제 2 항에 있어서, 상기 CMP는 무 슬러리 연마 공정을 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  6. 제 1 항에 있어서, 상기 도전층의 표면 평탄화 단계는,
    상기 도전층의 표면 상에 평탄화된 희생 물질을 형성하는 단계; 및
    상기 희생 물질 및 상기 도전층의 일부를 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  7. 제 6 항에 있어서, 상기 에칭 단계는 상기 희생 물질과 상기 도전층간의 선택도가 없는 것을 특징으로 하는 반도체 구조 형성 방법.
  8. 제 6 항에 있어서, 상기 희생 물질은 스핀-온-글라스인 것을 특징으로 하는 반도체 구조 형성 방법.
  9. 제 1 항에 있어서, 상기 도전층 형성 단계는 상기 도전층의 증착을 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  10. 제 1 항에 있어서, 상기 도전층 형성 단계는 상기 도전층의 전기 도금을 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  11. 제 1 항에 있어서, 상기 도전층과 상기 유전층 사이에 배치되는 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  12. 제 11 항에 있어서, 상기 전해 연마 단계는 상기 리세스되지 않은 영역으로부터 상기 시드층의 일부를 제거하는 것을 특징으로 하는 반도체 구조 형성 방법.
  13. 제 1 항에 있어서, 상기 전해 연마 단계는 전해액 스트림을 상기 도전층의 표면으로 보내는 것을 특징으로 하는 반도체 구조 형성 방법.
  14. 제 1 항에 있어서, 상기 전해 연마 단계는 상기 도전층의 적어도 일부를 전해액에 담그는 것을 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  15. 제 1 항에 있어서, 상기 도전층과 상기 유전층 사이에 배치되는 배리어층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  16. 제 15 항에 있어서, 상기 배리어층은 플라스마 건식 에칭에 의해 상기 유전층의 리세스되지 않은 영역으로부터 제거되는 것을 특징으로 하는 반도체 구조 형성 방법.
  17. 제 15 항에 있어서, 상기 배리어층은 습식 에칭에 의해 상기 유전층의 리세스되지 않은 영역으로부터 제거되는 것을 특징으로 하는 반도체 구조 형성 방법.
  18. 제 1 항에 있어서, 상기 도전층은 구리인 것을 특징으로 하는 반도체 구조 형성 방법.
  19. 제 1 항에 있어서, 상기 도전층은 제1 높이로 평탄화되고 제2 높이로 전해 연마되며, 상기 제2 높이는 제1 높이보다 낮은 것을 특징으로 하는 반도체 구조 형성 방법.
  20. 제 19 항에 있어서, 상기 제2 높이는 상기 리세스되지 않은 영역의 높이와 평평한 것을 특징으로 하는 반도체 구조 형성 방법.
  21. 제 19 항에 있어서, 상기 제2 높이는 상기 리세스되지 않은 영역의 높이보다 낮은 것을 특징으로 하는 반도체 구조 형성 방법.
  22. 반도체 소자 제조 방법으로서,
    리세스 영역 및 리세스되지 않은 영역을 포함하는 유전층을 반도체 구조 상에 형성하는 단계;
    상기 유전층을 덮고 상기 리세스되지 않은 영역을 채우는 도전층을 형성하는 단계;
    상기 반도체 구조 위에서 상기 도전층을 상기 리세스되지 않은 영역의 높이보다 높은 제1 높이로 평탄화시키는 단계; 및
    상기 반도체 구조물 위에서 상기 도전층을 상기 제1 높이보다 낮은 제2 높이로 전해 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  23. 제 22 항에 있어서, 상기 제2 높이는 상기 리세스되지 않은 영역의 높이와 평평한 것을 특징으로 하는 반도체 소자 제조 방법.
  24. 제 22 항에 있어서, 상기 제2 높이는 상기 리세스되지 않은 영역의 높이보다 낮은 것을 특징으로 하는 반도체 소자 제조 방법.
  25. 제 22 항에 있어서, 상기 도전층의 평탄화 단계는 상기 도전층의 화학적 기계적 연마(CMP)를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  26. 제 25 항에 있어서, 상기 CMP는 상기 도전층의 하부에 놓인 구조를 노출시키지 않는 것을 특징으로 하는 반도체 소자 제조 방법.
  27. 제 25 항에 있어서, 상기 CMP는 연마 패드를 포함하고, 상기 연마 패드는 상기 도전층의 하부에 놓인 구조와 접촉하지 않는 것을 특징으로 하는 반도체 소자 제조 방법.
  28. 제 25 항에 있어서, 상기 CMP는 무 슬러리 연마 공정을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  29. 제 22 항에 있어서, 상기 도전층의 표면 평탄화 단계는,
    상기 도전층의 표면 상에 평탄화된 희생 물질을 형성하는 단계; 및
    상기 희생 물질과 상기 도전층간의 선택도 없이 상기 희생 물질 및 상기 도전층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  30. 제 29 항에 있어서, 상기 희생 물질은 스핀-온-글라스인 것을 특징으로 하는 반도체 소자 제조방법.
  31. 제 22 항에 있어서, 상기 도전층 형성 단계는 상기 도전층의 증착을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  32. 제 22 항에 있어서, 상기 도전층 형성 단계는 상기 도전층의 전기 도금을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  33. 제 22 항에 있어서, 상기 도전층과 상기 유전층 사이에 배치되는 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  34. 제 33 항에 있어서, 상기 전해 연마 단계는 상기 리세스되지 않은 영역으로부터 상기 시드층의 일부를 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
  35. 제 22 항에 있어서, 상기 전해 연마 단계는 전해액 스트림을 상기 도전층의 표면으로 보내는 것을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  36. 제 22 항에 있어서, 상기 전해 연마 단계는 상기 도전층의 적어도 일부를 전해액에 담그는 것을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  37. 제 22 항에 있어서, 상기 도전층과 상기 유전층 사이에 배치되는 배리어층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  38. 제 37 항에 있어서, 상기 배리어층은 플라스마 건식 에칭에 의해 상기 유전층의 리세스되지 않은 영역으로부터 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
  39. 제 37 항에 있어서, 상기 배리어층은 습식 에칭에 의해 상기 유전층의 리세스되지 않은 영역으로부터 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
  40. 제 22 항에 있어서, 상기 도전층은 구리인 것을 특징으로 하는 반도체 소자 제조 방법.
  41. 상호 접속 구조 제조 방법으로서,
    상호 접속 라인을 형성하기 위한 개구가 패턴화되어 있는 반도체 구조를 형성하는 단계;
    상기 반도체 구조 상부와 상기 개구 안에 도전층을 형성하는 단계;
    상기 도전층의 표면을 평탄화시켜 비평면 편차를 줄이는 단계; 및
    상기 평탄화된 도전층을 전해 연마하여 상기 개구 내에서 상기 도전층을 절연시키는 단계를 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  42. 제 41 항에 있어서, 상기 반도체 구조는 내부에 개구가 형성된 유전층을 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  43. 제 42 항에 있어서, 상기 반도체 구조는 상기 유전층과 상기 도전층 사이에 형성되는 배리어층을 더 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  44. 제 43 항에 있어서, 상기 배리어층은 플라스마 건식 에칭에 의해 상기 유전층의 일부로부터 제거되는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  45. 제 43 항에 있어서, 상기 배리어층은 습식 에칭에 의해 상기 유전층의 일부로부터 제거되는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  46. 제 42 항에 있어서, 상기 도전층과 상기 유전층 사이에 배치되는 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  47. 제 46 항에 있어서, 상기 전해 연마 단계는 상기 시드층의 일부를 제거하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  48. 제 41 항에 있어서, 상기 도전층의 표면 평탄화 단계는 상기 도전층의 화학적 기계적 연마(CMP)를 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  49. 제 48 항에 있어서, 상기 CMP는 상기 도전층의 하부에 놓인 구조를 노출시키지 않는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  50. 제 48 항에 있어서, 상기 CMP는 연마 패드를 포함하고, 상기 연마 패드는 상기 도전층의 하부에 놓인 구조와 접촉하지 않는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  51. 제 48 항에 있어서, 상기 CMP는 무 슬러리 연마 공정을 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  52. 제 41 항에 있어서, 상기 도전층의 표면 평탄화 단계는,
    상기 도전층의 표면 상에 평탄화된 희생 물질을 형성하는 단계; 및
    상기 희생 물질과 상기 도전층간의 선택도 없이 상기 희생 물질 및 상기 도전층의 일부를 에칭하는 단계를 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  53. 제 52 항에 있어서, 상기 희생 물질은 스핀-온-글라스인 것을 특징으로 하는 반도체 소자 제조방법.
  54. 제 41 항에 있어서, 상기 도전층 형성 단계는 상기 도전층의 증착을 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  55. 제 41 항에 있어서, 상기 도전층 형성 단계는 상기 도전층의 전기 도금을 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  56. 제 41 항에 있어서, 상기 전해 연마 단계는 전해액 스트림을 상기 도전층의 표면으로 보내는 것을 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  57. 제 41 항에 있어서, 상기 전해 연마 단계는 상기 도전층의 적어도 일부를 전해액에 담그는 것을 포함하는 것을 특징으로 하는 상호 접속 구조 제조 방법.
  58. 제 41 항에 있어서, 상기 도전층은 구리인 것을 특징으로 하는 상호 접속 구조 제조 방법.
  59. 반도체 구조로서,
    도전층; 및
    리세스 영역 및 리세스되지 않은 영역을 갖는 유전층을 포함하며,
    상기 도전층은 상기 리세스되지 않은 영역을 채워 상호 접속 라인을 형성하고,
    상기 리세스되지 않은 영역은 상기 도전층의 표면을 평탄화시킨 후 전해 연마함으로써 노출되는 것을 특징으로 하는 반도체 구조.
  60. 제 59 항에 있어서, 상기 도전층은 화학적 기계적 연마(CMP)에 의해 평탄화되는 것을 특징으로 하는 반도체 구조.
  61. 제 60 항에 있어서, 상기 CMP는 상기 유전층의 리세스되지 않은 영역을 노출시키지 않는 것을 특징으로 하는 반도체 구조.
  62. 제 60 항에 있어서, 상기 도전층은,
    상기 도전층 표면 상에 평평형 희생 물질을 형성하고,
    상기 희생 물질과 상기 도전층의 일부를 에칭함으로써 평탄화되는 것을 특징으로 하는 반도체 구조.
  63. 제 62 항에 있어서, 상기 에칭 단계는 상기 희생 물질과 상기 도전층간의 선택도가 없는 것을 특징으로 하는 반도체 구조.
  64. 제 62 항에 있어서, 상기 희생 물질은 스핀-온-글라스인 것을 특징으로 하는 반도체 구조.
  65. 제 62 항에 있어서, 상기 희생 물질은 포토-레지스트를 포함하는 것을 특징으로 하는 반도체 구조.
  66. 제 62 항에 있어서, 상기 희생 물질은 금속을 포함하는 것을 특징으로 하는 반도체 구조.
  67. 제 1 항의 방법에 따라 형성되는 반도체 구조.
  68. 제 22 항의 방법에 따라 형성되는 반도체 소자.
  69. 제 41 항의 방법에 따라 반도체 웨이퍼 상에 형성되는 상호 접속 구조.
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