KR100440082B1 - 반도체소자의 도전배선 형성방법 - Google Patents

반도체소자의 도전배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로, 다마신 공정을 이용한 반도체소자의 도전배선 형성방법에 있어서, 반도체기판 상에 도전배선 형성부분을 노출시키는 라인/스페이스패턴의 절연막 패턴을 형성하고 상기 절연막 패턴 사이를 매립하는 도전층을 전체표면상부에 형성하되, 상기 절연막패턴의 단차보다 두껍게 형성한 다음, 상기 도전층을 제1 CMP 하되, 상기 절연막패턴 상측에 일정두께의 도전층을 남기고 상기 절연막패턴 상측의 남는 도전층을 식각하는 제2 CMP 공정을 실시하는 공정으로 평탄화된 도전층을 용이하게 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 도전배선 형성방법{A method for forming a conductive line of a semiconductor device}
본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로, 특히 패턴 밀도가 높은 영역과 낮은 영역을 도전층으로 매립하되, 듀얼 다마신 ( dual damascene ) 공정을 이용하여 실시하고 후속 평탄화식각공정시 평탄화된 도전배선을 형성하는 기술에 관한 것이다.
상기 다마신 공정은 산화막 라인/스페이스 패턴 ( Line/Space Pattern ) 에도전배선 금속을 증착하고, 이를 순차적으로 연마하여 라인/스페이스 패턴의 스페이스 ( Space ) 에 인터콘넥션 라인을 도전체로 형성한 다음, 이에 형성된 도전체의 상부를 일정두께 제거하고 질화막 하드마스크를 매립 및 연마하는 공정을 말한다.
이때, 상기 다마신 공정의 인터콘넥션 라인을 제거하는 방법을 여러 가지 공정을 이용하여 진행할 수 있다.
먼저, 화학기계연마 ( Chemical Mechanical Polishing, 이하에서 CMP 라 함 ) 공정 만을 이용하는 방법과 건식 에치백 ( Dry Etch Back Process ) 공정 만을 이용하는 방법등이 있다.
그리고, 상기 에치백공정 만을 사용하는 경우는, 증착모양을 그대로 유지하면서 식각이 진행되므로 산화막 라인/스페이스 패턴의 인터콘넥션 라인이 존재하더라도 라아지 패턴에서는 인터콘넥션 라인이 모두 제거되는 문제가 발생하게 된다. 그리고, 에치백 공정의 경우 상기 인터콘넥션 라인의 그레인 ( Grain ) 이 증착 전의 매우 거친 상태에서 그대로 전사되어 선저항 ( Line Resistance ) 에 나쁜 영향을 끼치므로 소자의 불량 ( Fail ) 을 유발하게 된다.
상기 CMP 공정 만을 사용하는 경우는, 패턴 크기에 다라 CMP 정도의 차이가 발생하고 여기서 유발되는 라아지 패턴 ( Large Pattern ), 다시말하면 패턴 밀도가 낮은 부분에서의 디싱 ( Dishing ) 문제와, 패턴 밀도가 높은 부분에 형성된 절연막 패턴이 식각되는 문제로 인하여 소자의 불량을 유발한다.
상기 CMP 방법을 이용하는 경우 유발되는 기술적 결함은 다음과 같다.
첫째, 연마 대상막으로 사용되는 텅스텐 증착량을 필요한 양만큼 증착하지 않는 것이다. 하부 패턴위에 텅스텐을 증착하면 그 패턴 단차 만큼의 단차를 그대로 형성하면서 증착된다.
이것을 CMP 기술을 이용하여 평탄화시키고자할 경우 연마 초기부터 단차가 높은 곳이 완전히 연마되기전에 단차가 낮은 지역이 연마되어 어느정도의 단차가 연전히 남게 된다.
두번째, 연마 말기에 텅스텐과 산화막의 선택비가 높은 기존 슬러리를 사용하고 텅스텐 증착에 의해 생긴 단차가 완전히 제거되지않은 상태에서 고 선택비 슬러리로 계속 진행하면 디싱 및 에로젼 ( erosion ) 은 더욱 심화된다.
이 경우 CMP 공정은 용이하나 패턴 배치에 따라 남아 있는 산화막과 텅스텐막의 두께가 각각 다르므로 안정적인 소자의 특성을 확보할 수 없을 뿐만아니라 수율도 저하시킨다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 도전배선 형성방법을 도시한 단면도이다.
먼저, 비트라인이나 워드라인이 형성될 부분을 노출시키는 산화막(SiO2) 라인/스페이스 패턴(Line/Space Pattern)이 구비되는 반도체기판(11)을 형성한다.
그리고, 상기 라인/스페이서 패턴 사이를 매립하는 텅스텐막(13)을 전체표면상부에 형성한다.
이때, 상기 텅스텐막(13)의 형성공정 후에도 상기 라인/스페이스패턴의 단차가 그대로 남아 있게 된다.
여기서, "100"은 패턴 밀집도가 높은 영역을 도시하고, "200"은 패턴 밀집도가 낮은 영역을 도시한다.
그리고, ⓐ-ⓐ 는 후속 CMP 공정에서 연마 중간과정에서의 프로파일을 도시한다. (도 1a)
그 다음, 상기 텅스텐막(13)을 CMP 공정으로 평탄화 식각한다.
이때, 상기 패턴 밀집도가 낮은 영역에서는 디싱 현상이 유발되고, 패턴 밀집도가 높은 영역에서는 상기 라인/스페이스패턴이 식각되는 에로젼 현상이 유발된다. (도 1b)
상기한 바와같이 종래기술에 따른 반도체소자의 도전배선 형성방법은, 듀얼 다마신 공정을 이용하여 라인/스페이스패턴을 매립하는 도전층을 CMP 방법으로 평탄화식각할 때, 패턴 밀집도가 낮은 영역과 높은 영역에서 각각 디싱과 에로젼 현상이 유발되어 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기위하여, CMP 공정시 디싱 및 에로젼 현상이 유발되지않도록 하는 듀얼 다마신 방법으로 도전배선을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 도전배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술의 실시예에 따른 반도체소자의 도전배선 형성방법을 도시한 단면도.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 도전배선 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,21 : 반도체기판 13,23 : 텅스텐막
100 : 패턴 밀도가 높은 영역 200 : 패턴 밀도가 낮은 영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 도전배선 형성방법은,다마신 공정을 이용한 반도체소자의 도전배선 형성방법에 있어서,반도체기판 상에 도전배선 형성부분을 노출시키는 라인/스페이스패턴의 절연막 패턴을 형성하는 공정과,상기 절연막 패턴 사이를 매립하는 도전층을 전체표면상부에 형성하되, 상기 절연막 패턴인 라인/스페이스패턴 단차의 1.5 ∼ 2 배로 두껍게 형성하는 공정과,상기 절연막패턴 상측에 400 ∼ 600 Å 두께의 도전층을 남기는 제1 CMP 공정을 실시하는 공정과,
상기 절연막패턴 상측의 남는 도전층을 식각하는 제2 CMP 공정을 실시하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 도전배선 형성방법을 도시한 단면도이다.
먼저, 비트라인이나 워드라인이 형성될 부분을 노출시키는 산화막(SiO2) 라인/스페이스 패턴(Line/Space Pattern)이 구비되는 반도체기판(21)을 형성한다.
그리고, 상기 라인/스페이서 패턴 사이를 매립하는 텅스텐막(23)을 전체표면상부에 형성한다.
이때, 상기 텅스텐막(23)은 상기 라인/스페이스패턴의 단차보다 1.5 ∼ 2 배 정도 두껍게 형성한다.
여기서, "300"은 패턴 밀집도가 높은 영역을 도시하고, "400"은 패턴 밀집도가 낮은 영역을 도시한다.
그리고, ⓑ-ⓑ 는 후속 CMP 공정의 제1차 식각 타겟을 도시한다. (도 2a)
그 다음, 상기 ⓑ-ⓑ를 타겟으로 하는 제1CMP 공정을 실시한다. 이때, 상기 제1CMP 공정은 종래기술에 사용되는 슬러리를 사용하여 실시한다.
이때, 상기 텅스텐막(23)은 400 ∼ 600 Å 두께 남는다. (도 2b)
그 다음, 상기 텅스텐막(23)을 제2 CMP 하여 평탄화시킨다.
이때, 상기 제2 CMP 공정은 탈이온수와 슬러리의 희석비가 100∼500 : 1 인 슬러리를 사용하거나 산화제로 사용되는 과산화수소수와 슬러리의 희석비가 50∼100 : 1 인 슬러리를 이용하여 1 ∼ 3 psi 이 연마압력에서 플래튼 회전수를 20 ∼ 100 rpm 으로 유지하며 실시한다.
그리고, 상기 슬러리의 pH 는 2 ∼ 4 로 유지한다.
그리고, 연마패드는 적층패드나 소프트 패드를 사용하여 실시한다.
여기서, 상기 슬러리를 탈이온수와 희석하는 것은 슬러리 내의 실리카 연마제의 농도를 낮추어 연마제의 기계적인 작용을 최소화하는데 있고 과산화수소의 혼합비를 낮추는 것은 슬러리의 화학적인 작용을 최소하여 균일한 연마 균일도를 확보한다.
또한, 상기 슬러리에 함유되는 연마입자가 응집되는 현상을 방지하기 위하여 안정화제로 KOH 나 NH4OH를 슬러리에 함유시킨다. (도 2c)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 도전배선 형성방법은, 듀얼 다마신방법을 이용한 도전배선 형성공정시 수반되는 CMP 공정을 두 번의 단계로 분리하여 실시함으로써 디싱 및 에로젼 현상을 방지하며 평탄화된 도전배선을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (10)

  1. 다마신 공정을 이용한 반도체소자의 도전배선 형성방법에 있어서,
    반도체기판 상에 도전배선 형성부분을 노출시키는 라인/스페이스패턴의 절연막 패턴을 형성하는 공정과,
    상기 절연막 패턴 사이를 매립하는 도전층을 전체표면상부에 형성하되, 상기 절연막 패턴인 라인/스페이스패턴 단차의 1.5 ∼ 2 배로 두껍게 형성하는 공정과,
    상기 절연막패턴 상측에 400 ∼ 600 Å 두께의 도전층을 남기는 제1 CMP 공정을 실시하는 공정과,
    상기 절연막패턴 상측의 남는 도전층을 식각하는 제2 CMP 공정을 실시하는 공정을 포함하는 반도체소자의 도전배선 형성방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제2 CMP 공정은 탈이온수와 슬러리의 희석비가 100∼500 : 1 인 슬러리를 이용하여 실시하는 것을 특징으로하는 반도체소자의 도전배선 형성방법.
  5. 제 4 항에 있어서,
    상기 슬러리의 pH 는 2 ∼ 4 인 것을 특징으로하는 반도체소자의 도전배선 형성방법.
  6. 제 4 항에 있어서,
    상기 슬러리에 함유되는 연마입자가 응집되는 현상을 방지하기 위하여 안정화제로 KOH 나 NH4OH를 사용하는 것을 특징으로하는 반도체소자의 도전배선 형성방법.
  7. 제 1 항에 있어서,
    상기 제2 CMP 공정은 과산화수소수와 슬러리의 희석비가 50∼100 : 1 인 슬러리를 이용하여 실시하는 것을 특징으로하는 반도체소자의 도전배선 형성방법.
  8. 제 7 항에 있어서,
    상기 슬러리의 pH 는 2 ∼ 4 인 것을 특징으로하는 반도체소자의 도전배선 형성방법.
  9. 제 7 항에 있어서,
    상기 슬러리에 함유되는 연마입자가 응집되는 현상을 방지하기 위하여 안정화제로 KOH 나 NH4OH를 사용하는 것을 특징으로하는 반도체소자의 도전배선 형성방법.
  10. 제 1 항에 있어서,
    상기 제2 CMP 공정은 적층패드나 소프트 패드를 사용하고 연마압력을 1 ∼ 3 psi 로 유지하며 플래튼 회전수를 20 ∼ 100 rpm 으로 유지하는 조건에서 실시하는 것을 특징으로하는 반도체소자의 도전배선 형성방법.
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