JP3197830B2 - 半導体ウエハの金属パターン形成方法 - Google Patents
半導体ウエハの金属パターン形成方法Info
- Publication number
- JP3197830B2 JP3197830B2 JP27455296A JP27455296A JP3197830B2 JP 3197830 B2 JP3197830 B2 JP 3197830B2 JP 27455296 A JP27455296 A JP 27455296A JP 27455296 A JP27455296 A JP 27455296A JP 3197830 B2 JP3197830 B2 JP 3197830B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- semiconductor wafer
- insulating layer
- slurry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 44
- 229910052751 metal Inorganic materials 0.000 title claims description 43
- 239000002184 metal Substances 0.000 title claims description 43
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 239000002002 slurry Substances 0.000 claims description 30
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 238000005498 polishing Methods 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 20
- 239000008119 colloidal silica Substances 0.000 claims description 16
- 229910001870 ammonium persulfate Inorganic materials 0.000 claims description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 10
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 84
- 235000012431 wafers Nutrition 0.000 description 19
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000003958 fumigation Methods 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- JRKICGRDRMAZLK-UHFFFAOYSA-L peroxydisulfate Chemical compound [O-]S(=O)(=O)OOS([O-])(=O)=O JRKICGRDRMAZLK-UHFFFAOYSA-L 0.000 description 4
- 230000001788 irregular Effects 0.000 description 3
- 239000003517 fume Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ用の
改良された表面処理技術に関し、さらに詳しくは、改良
された化学的−機械的仕上げ研磨技術による半導体チッ
プ表面の平坦化に関するものである。
改良された表面処理技術に関し、さらに詳しくは、改良
された化学的−機械的仕上げ研磨技術による半導体チッ
プ表面の平坦化に関するものである。
【０００２】
【従来の技術】半導体チップは、裸金属配線パターンに
よって相互接続される導体ターミナルを備えたデバイス
・アレイである。超ＬＳＩ（ＶＬＳＩ）チップにおいて
は、それらの金属配線パターンは多層化されている。各
配線層は絶縁材料層によって他の導体層から隔絶されて
いる。異なる配線層間の相互接続は、絶縁材料層を通し
てエッチングされるスルーホール（バイア) を介して行
われる。
よって相互接続される導体ターミナルを備えたデバイス
・アレイである。超ＬＳＩ（ＶＬＳＩ）チップにおいて
は、それらの金属配線パターンは多層化されている。各
配線層は絶縁材料層によって他の導体層から隔絶されて
いる。異なる配線層間の相互接続は、絶縁材料層を通し
てエッチングされるスルーホール（バイア) を介して行
われる。
【０００３】ＶＬＳＩチップが形状収縮し、配線層が増
えると、各層の表面の不規則性が次層に転移して、次層
の各々の表面をさらに不規則にしてしまう。そうした不
規則性は不規則表面上に形成した形状を歪曲させ、層間
のレベル対レベルの整合を難しくする。本明細書におい
て「層間（interlevel）スタッド」とは、少なくとも２
層間にわたるスタッドのことをいっており、ソース／ド
レイン拡散部および配線レベルとの接続を含むものであ
る。いくつかの場合において、そうした歪曲は厳しいも
のであるので、目的の形状を十分に転写（プリント）し
たり、その層（レベル）を下層（前のレベル）に整合さ
せることは不可能に近い。表面の不規則性を減ずる方法
の１つは、その表面に配線パターンをプリントする前
に、導体材料（例えば、バイアにスタッドを形成する）
でもってバイアを充填することである。しかしながら、
スタッドを利用した後でも、その表面に一段高く形成さ
れた配線の形状は、依然、次層の表面に不規則性を発生
させる。したがって、高寸法精度の幾何学的な正確さを
達成するために、表面をほぼ平ら、もしくは完全平坦に
生成するための多様な層間技術が発達してきた。これら
の技術は、平坦化もしくは処理技術として従来より周知
である。
えると、各層の表面の不規則性が次層に転移して、次層
の各々の表面をさらに不規則にしてしまう。そうした不
規則性は不規則表面上に形成した形状を歪曲させ、層間
のレベル対レベルの整合を難しくする。本明細書におい
て「層間（interlevel）スタッド」とは、少なくとも２
層間にわたるスタッドのことをいっており、ソース／ド
レイン拡散部および配線レベルとの接続を含むものであ
る。いくつかの場合において、そうした歪曲は厳しいも
のであるので、目的の形状を十分に転写（プリント）し
たり、その層（レベル）を下層（前のレベル）に整合さ
せることは不可能に近い。表面の不規則性を減ずる方法
の１つは、その表面に配線パターンをプリントする前
に、導体材料（例えば、バイアにスタッドを形成する）
でもってバイアを充填することである。しかしながら、
スタッドを利用した後でも、その表面に一段高く形成さ
れた配線の形状は、依然、次層の表面に不規則性を発生
させる。したがって、高寸法精度の幾何学的な正確さを
達成するために、表面をほぼ平ら、もしくは完全平坦に
生成するための多様な層間技術が発達してきた。これら
の技術は、平坦化もしくは処理技術として従来より周知
である。
【０００４】係る平坦化処理の１つに、Chem-Mech 研磨
（Chemical-Mechanical Polishing）もしくはＣＭＰと
して知られる化学的−機械的研磨法がある。ＣＭＰはウ
エハ表面に対して溶液（スラリとして知られる）中に研
磨剤を添加する工程を含み、続いて表面の研磨が行われ
る。溶液中への添加剤は、表面材料を化学的に反応させ
て軟らかくし、軟化した表面の最も高い部分が研磨剤粒
子によって除去される。
（Chemical-Mechanical Polishing）もしくはＣＭＰと
して知られる化学的−機械的研磨法がある。ＣＭＰはウ
エハ表面に対して溶液（スラリとして知られる）中に研
磨剤を添加する工程を含み、続いて表面の研磨が行われ
る。溶液中への添加剤は、表面材料を化学的に反応させ
て軟らかくし、軟化した表面の最も高い部分が研磨剤粒
子によって除去される。
【０００５】研磨される層が不規則な表面の粗さまたは
表面の形状（トポグラフィ）をもつ均一な材料からなる
とき、ＣＭＰは比較的に単純な処理である。そこで、従
来より、ＣＭＰは半導体チップ層の最上部に、すなわち
チップ上面に最も近くで非導電性材すなわちダイエレク
トリック（絶縁体、誘電体）を絶縁しながら平坦化する
ために広く用いられてきた。これらの最上層は、各工程
がライン後半で行われる組立ラインの半導体チップ製造
処理にちなんで、時にはバック・エンド・オブ・ライン
（ＢＥＯＬ）層と呼ばれる。同様に、早期段階の処理工
程はフロント・エンド・オブ・ライン（ＦＥＯＬ）であ
って、初期の層はそのＦＥＯＬ層に、中間工程／層はミ
ドル・オブ・ライン（ＭＯＬ）にて行われる。
表面の形状（トポグラフィ）をもつ均一な材料からなる
とき、ＣＭＰは比較的に単純な処理である。そこで、従
来より、ＣＭＰは半導体チップ層の最上部に、すなわち
チップ上面に最も近くで非導電性材すなわちダイエレク
トリック（絶縁体、誘電体）を絶縁しながら平坦化する
ために広く用いられてきた。これらの最上層は、各工程
がライン後半で行われる組立ラインの半導体チップ製造
処理にちなんで、時にはバック・エンド・オブ・ライン
（ＢＥＯＬ）層と呼ばれる。同様に、早期段階の処理工
程はフロント・エンド・オブ・ライン（ＦＥＯＬ）であ
って、初期の層はそのＦＥＯＬ層に、中間工程／層はミ
ドル・オブ・ライン（ＭＯＬ）にて行われる。
【０００６】ＣＭＰは、２つの配線層間といったような
導体層間の層間（中間レベル）バイアにスタッドを形成
するのに利用される。スタッド形成にあたっては、初め
にＣＭＰによって非導電層を平坦化し、次にその非導電
層を通してバイアパターンが開口され、ポリシリコン又
はタングステンのごとき導体材料よりなる層がパターン
化非導電層上に形成され、そして最後に、導体材料層が
この導体材料がバイア内にのみ残るようにして非導電層
まで削り取られる（ポリッシュダウン）。
導体層間の層間（中間レベル）バイアにスタッドを形成
するのに利用される。スタッド形成にあたっては、初め
にＣＭＰによって非導電層を平坦化し、次にその非導電
層を通してバイアパターンが開口され、ポリシリコン又
はタングステンのごとき導体材料よりなる層がパターン
化非導電層上に形成され、そして最後に、導体材料層が
この導体材料がバイア内にのみ残るようにして非導電層
まで削り取られる（ポリッシュダウン）。
【０００７】
【発明が解決しようとする課題】ＣＭＰ後、不幸にも引
っ掻き傷（スクラッチ）が研磨した後の非導電層に残る
ことがある。さらに、研磨工程では、これまでは下層に
よって生じる表面の不規則性を１００％除去することが
できなかった。非導電表面におけるくぼみのために、Ｃ
ＭＰでは不要な導体材料全部を除去できないこともあ
る。さらには、各研磨工程は製造処理を複雑にすると共
に、研磨を終えた層にいくらかの非均一性を生じさせ
る。これらの不具合は、例えば電磁漏洩や短絡、表面不
規則性、そして非均一な非導電性といったチップ不良を
引き起こすことによって、歩留りを低下させる。
っ掻き傷（スクラッチ）が研磨した後の非導電層に残る
ことがある。さらに、研磨工程では、これまでは下層に
よって生じる表面の不規則性を１００％除去することが
できなかった。非導電表面におけるくぼみのために、Ｃ
ＭＰでは不要な導体材料全部を除去できないこともあ
る。さらには、各研磨工程は製造処理を複雑にすると共
に、研磨を終えた層にいくらかの非均一性を生じさせ
る。これらの不具合は、例えば電磁漏洩や短絡、表面不
規則性、そして非均一な非導電性といったチップ不良を
引き起こすことによって、歩留りを低下させる。
【０００８】本発明の目的は、半導体チップの歩留りを
改善することである。
改善することである。
【０００９】また、本発明の他の目的は、簡易化された
チップ製造を行うことである。
チップ製造を行うことである。
【００１０】さらに、本発明の他の目的は、半導体チッ
プ層の表面平坦性を改良することである。
プ層の表面平坦性を改良することである。
【００１１】さらに、本発明の他の目的は、チップ歩留
りを改善する一方で、半導体チップ製造中に形成された
絶縁層を簡易に平坦化することである。
りを改善する一方で、半導体チップ製造中に形成された
絶縁層を簡易に平坦化することである。
【００１２】
【課題を解決するための手段】本発明は、半導体ウエハ
上の絶縁層に金属パターンを形成する方法である。この
方法は、ａ）半導体ウエハ上に絶縁材料よりなる層を形
成する工程と、ｂ）前記絶縁層を平坦化する工程と、
ｃ）前記絶縁層にパターンを形成する工程と、ｄ）前記
絶縁層上に導体材料よりなる層を形成する工程と、ｅ）
前記絶縁層を露出させるために前記導体材料層を除去す
る工程と、ｆ）前記絶縁材料と前記導体材料に対して同
じ大きさの除去速度を有するスラリでもって、前記露出
した絶縁層を化学的−機械的研磨して金属を前記パター
ンに残す工程とを含んでいる。前記スラリはコロイド状
シリカ及び過硫酸アンモニウムを含み、前記コロイド状
シリカは前記スラリの５〜１２重量％、好ましくは８重
量％である。前記過硫酸アンモニウムの濃度は２０−３
０g/lである。
上の絶縁層に金属パターンを形成する方法である。この
方法は、ａ）半導体ウエハ上に絶縁材料よりなる層を形
成する工程と、ｂ）前記絶縁層を平坦化する工程と、
ｃ）前記絶縁層にパターンを形成する工程と、ｄ）前記
絶縁層上に導体材料よりなる層を形成する工程と、ｅ）
前記絶縁層を露出させるために前記導体材料層を除去す
る工程と、ｆ）前記絶縁材料と前記導体材料に対して同
じ大きさの除去速度を有するスラリでもって、前記露出
した絶縁層を化学的−機械的研磨して金属を前記パター
ンに残す工程とを含んでいる。前記スラリはコロイド状
シリカ及び過硫酸アンモニウムを含み、前記コロイド状
シリカは前記スラリの５〜１２重量％、好ましくは８重
量％である。前記過硫酸アンモニウムの濃度は２０−３
０g/lである。
【００１３】好適な実施の形態において、金属パターン
が半導体ウエハの絶縁層に形成される。絶縁層を化学的
−機械的研磨し、そして平坦化された絶縁層にスタッド
を形成した後、その研磨表面は仕上げスラリでもって化
学的−機械的研磨される。仕上げスラリは、スタッド材
料（タングステン又はチタニウム）に対して絶縁材料
（ＳｉＯ<SUB>2 </SUB>）とほぼ同等な除去速度を有し
ている。好適な実施の形態による非選択スラリは、８重
量％の燻蒸コロイド状シリカ、そして濃度２０ｇ／ｌの
過硫酸アンモニウムである。
が半導体ウエハの絶縁層に形成される。絶縁層を化学的
−機械的研磨し、そして平坦化された絶縁層にスタッド
を形成した後、その研磨表面は仕上げスラリでもって化
学的−機械的研磨される。仕上げスラリは、スタッド材
料（タングステン又はチタニウム）に対して絶縁材料
（ＳｉＯ<SUB>2 </SUB>）とほぼ同等な除去速度を有し
ている。好適な実施の形態による非選択スラリは、８重
量％の燻蒸コロイド状シリカ、そして濃度２０ｇ／ｌの
過硫酸アンモニウムである。
【００１４】
【発明の実施の形態】図１において、絶縁層１００は平
坦に化学的−機械的研磨されており、次いでバイア及び
／又は金属配線パターンがパターン化され、導体材料よ
りなる層（タングステン又はチタニウムのような金属）
がそのパターン化された層１００上に形成され、そし
て、その金属層は絶縁層１００における金属スタッド及
び／又は金属配線溝と共に平坦化表面１０２に再露出さ
せるために化学的−機械的研磨されている。そこで、層
１００としては、バイア内に層間スタッド１０４を伴っ
た２つの配線平板間の例えば酸化シリコン層とすること
ができる。別の方法として、表面１０２はダマシーン
（Damascene ）処理して形成された配線層を伴うプラズ
マ・テトラ・オルトシリケート（ＴＥＯＳ）層による平
坦化面とすることもできる。これらの例は単に例に過ぎ
ず、それに限定されるものではない。
坦に化学的−機械的研磨されており、次いでバイア及び
／又は金属配線パターンがパターン化され、導体材料よ
りなる層（タングステン又はチタニウムのような金属）
がそのパターン化された層１００上に形成され、そし
て、その金属層は絶縁層１００における金属スタッド及
び／又は金属配線溝と共に平坦化表面１０２に再露出さ
せるために化学的−機械的研磨されている。そこで、層
１００としては、バイア内に層間スタッド１０４を伴っ
た２つの配線平板間の例えば酸化シリコン層とすること
ができる。別の方法として、表面１０２はダマシーン
（Damascene ）処理して形成された配線層を伴うプラズ
マ・テトラ・オルトシリケート（ＴＥＯＳ）層による平
坦化面とすることもできる。これらの例は単に例に過ぎ
ず、それに限定されるものではない。
【００１５】その化学的−機械的研磨表面１０２は、ほ
ぼ平坦ではあるが、引っ掻き傷１０６とか残存物１０８
のようなものがあって、完全ではないといったことが見
い出される。そうした不完全さは金属層を化学的−機械
的研磨することを含み、従来からのどのような処理段階
にあっても生じていた。
ぼ平坦ではあるが、引っ掻き傷１０６とか残存物１０８
のようなものがあって、完全ではないといったことが見
い出される。そうした不完全さは金属層を化学的−機械
的研磨することを含み、従来からのどのような処理段階
にあっても生じていた。
【００１６】スラリは、金属と絶縁体のどちらに対して
も選択的な、通常１０：１よりも大きい除去速度を有す
る典型的な化学的−機械的研磨に利用される。残存物１
０８を除去する仕上げ用としてスラリの１つを用いる
と、その反対に引っ掻き傷１０６が残ってしまう。そこ
で、双方に選択タイプのスラリを用いて２段階仕上げを
行っても、双方に非選択タイプのスラリを用いて行うど
ちらの場合も、双方を取り除くことはできない。
も選択的な、通常１０：１よりも大きい除去速度を有す
る典型的な化学的−機械的研磨に利用される。残存物１
０８を除去する仕上げ用としてスラリの１つを用いる
と、その反対に引っ掻き傷１０６が残ってしまう。そこ
で、双方に選択タイプのスラリを用いて２段階仕上げを
行っても、双方に非選択タイプのスラリを用いて行うど
ちらの場合も、双方を取り除くことはできない。
【００１７】しかしながら、本発明では、残存物と引っ
掻き傷の双方を同時に除去しながら、ほぼ均一な除去速
度を有して表面を研磨できるような非選択スラリによ
り、２段階の仕上げを行うことを避けることができる。
好適な実施の形態のスラリは、５〜１２重量％のコロイ
ド状シリカと、２０〜３０ｇ／ｌの過硫酸アンモニウム
よりなるものである。好ましくは、シリカは、例えばキ
ャボット社製のセミスパース（Semispers)ＳＳ−２２５
のように、粒径が十分で、好ましくは３０ｎｍ以上の研
磨用ＳｉＯ<SUB>2 </SUB>による燻蒸（いぶし、フュー
ム処理又はヒューム処理された）コロイド状シリカであ
る。実施の形態のスラリは、８重量％のコロイド状シリ
カと２０ｇ／ｌの過硫酸アンモニウムのものである。
掻き傷の双方を同時に除去しながら、ほぼ均一な除去速
度を有して表面を研磨できるような非選択スラリによ
り、２段階の仕上げを行うことを避けることができる。
好適な実施の形態のスラリは、５〜１２重量％のコロイ
ド状シリカと、２０〜３０ｇ／ｌの過硫酸アンモニウム
よりなるものである。好ましくは、シリカは、例えばキ
ャボット社製のセミスパース（Semispers)ＳＳ−２２５
のように、粒径が十分で、好ましくは３０ｎｍ以上の研
磨用ＳｉＯ<SUB>2 </SUB>による燻蒸（いぶし、フュー
ム処理又はヒューム処理された）コロイド状シリカであ
る。実施の形態のスラリは、８重量％のコロイド状シリ
カと２０ｇ／ｌの過硫酸アンモニウムのものである。
【００１８】実施の形態のスラリの除去速度： ＳｉＯ2 − ６００Å／ｍｉｎ Ｗ − ５００Å／ｍｉｎ Ｔｉ − ４００Å／ｍｉｎ したがって、図１に示す構造体の表面１００に対して仕
上げ化学的−機械的研磨が円滑に行われ、図２に示すよ
うに、残存物の除去平面１０２’が得られる。
上げ化学的−機械的研磨が円滑に行われ、図２に示すよ
うに、残存物の除去平面１０２’が得られる。
【００１９】例 図３は、タングステンの５μｍを超える範囲にわたって
選択的仕上げ化学的−機械的研磨を行った結果を示して
いる。図４は、本発明による非選択スラリを使用して同
一領域に化学的−機械的研磨を行った結果を示してい
る。タングステンのラインの付近は隣の領域（絶縁層の
下にかつては極わずかなくぼみがある）よりも２０ｎｍ
くぼんでいるけれども、図３のそれに対応する領域にお
いて不規則性をもってマークされない。したがって、本
発明による半導体ウエハのChem-Mech 仕上げ研磨は残存
物除去、引っ掻き傷除去を改善し、そしてチップ歩留り
を改善することができる。
選択的仕上げ化学的−機械的研磨を行った結果を示して
いる。図４は、本発明による非選択スラリを使用して同
一領域に化学的−機械的研磨を行った結果を示してい
る。タングステンのラインの付近は隣の領域（絶縁層の
下にかつては極わずかなくぼみがある）よりも２０ｎｍ
くぼんでいるけれども、図３のそれに対応する領域にお
いて不規則性をもってマークされない。したがって、本
発明による半導体ウエハのChem-Mech 仕上げ研磨は残存
物除去、引っ掻き傷除去を改善し、そしてチップ歩留り
を改善することができる。
【００２０】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）半導体ウエハ上の絶縁層に金属パターンを形成す
る方法において、 ａ）半導体ウエハ上に絶縁材料よりなる層を形成する工
程と、 ｂ）前記絶縁層を平坦化する工程と、 ｃ）前記絶縁層にパターンを形成する工程と、 ｄ）前記絶縁層上に導体材料よりなる層を形成する工程
と、 ｅ）前記絶縁層を露出させるために前記導体材料層を除
去する工程と、 ｆ）前記絶縁材料と前記導体材料に対して同じ大きさの
除去速度を有するスラリでもって前記露出した絶縁層を
化学的−機械的研磨する工程と、を含むことを特徴とす
る半導体ウエハの金属パターン形成方法。 （２）前記（１）に記載の形成方法において、前記絶縁
材料はＳｉＯ2 であり、前記導体材料は金属であること
を特徴とする半導体ウエハの金属パターン形成方法。 （３）前記（２）に記載の形成方法において、前記金属
はタングステンであることを特徴とする半導体ウエハの
金属パターン形成方法。 （４）前記（２）に記載の形成方法において、前記金属
はチタニウムであることを特徴とする半導体ウエハの金
属パターン形成方法。 （５）前記（１）に記載の形成方法において、前記スラ
リはコロイド状シリカ及び過硫酸塩アンモニウムよりな
っていることを特徴とする半導体ウエハの金属パターン
形成方法。 （６）前記（５）に記載の形成方法において、前記コロ
イド状シリカは前記スラリの５〜１２重量％であること
を特徴とする半導体ウエハの金属パターン形成方法。 （７）前記（６）に記載の形成方法において、前記コロ
イド状シリカは前記スラリの８重量％であることを特徴
とする半導体ウエハの金属パターン形成方法。 （８）前記（６）に記載の形成方法において、前記過硫
酸塩アンモニウムの濃度は２０〜３０ｇ／ｌであること
を特徴とする半導体ウエハの金属パターン形成方法。 （９）前記（７）に記載の形成方法において、前記過硫
酸塩アンモニウムの濃度は２０ｇ／ｌであることを特徴
とする半導体ウエハの金属パターン形成方法。 （１０）半導体ウエハ上の絶縁層に金属パターンを形成
する方法において、 ａ）半導体ウエハ上に酸化物層を形成する工程と、 ｂ）前記酸化物層を平坦化する工程と、 ｃ）前記絶縁層にパターンを形成する工程と、 ｄ）前記絶縁層上に金属層を形成する工程と、 ｅ）前記酸化物層を露出させるために前記金属層を除去
する工程と、 ｆ）燻蒸コロイド状シリカ及び過硫酸塩アンモニウムよ
りなるスラリでもって、前記露出した酸化物層を化学的
−機械的研磨して金属を前記パターンに残す工程と、を
含むことを特徴とする半導体ウエハの金属パターン形成
方法。 （１１）前記（１０）に記載の形成方法において、前記
燻蒸コロイド状シリカは前記スラリの５〜１２重量％で
あることを特徴とする半導体ウエハの金属パターン形成
方法。 （１２）前記（１１）に記載の形成方法において、前記
燻蒸コロイド状シリカは前記スラリの８重量％であるこ
とを特徴とする半導体ウエハの金属パターン形成方法。 （１３）前記（１２）に記載の形成方法において、前記
過硫酸塩アンモニウムの濃度は２０〜３０ｇ／ｌである
ことを特徴とする半導体ウエハの金属パターン形成方
法。 （１４）前記（１３）に記載の形成方法において、前記
過硫酸塩アンモニウムの濃度は２０ｇ／ｌであることを
特徴とする半導体ウエハの金属パターン形成方法。 （１５）前記（１４）に記載の形成方法において、前記
金属はタングステンであることを特徴とする半導体ウエ
ハの金属パターン形成方法。 （１６）前記（１４）に記載の形成方法において、前記
金属はチタニウムであることを特徴とする半導体ウエハ
の金属パターン形成方法。 （１７）半導体ウエハ上の絶縁層に金属パターンを形成
する方法において、 ａ）半導体ウエハ上にＳｉＯ2 層を形成する工程と、 ｂ）前記ＳｉＯ2 層を平坦化する工程と、 ｃ）前記ＳｉＯ2 層にパターンを形成する工程と、 ｄ）前記ＳｉＯ2 層上に金属層を形成する工程と、 ｅ）前記ＳｉＯ2 層を露出させるために前記金属層を除
去する工程と、 ｆ）５〜１２重量％の燻蒸コロイド状シリカ及び濃度２
０〜３０ｇ／ｌの過硫酸塩アンモニウムよりなる非選択
スラリでもって、前記露出した前記ＳｉＯ2 層を化学的
−機械的研磨して金属を前記パターンに残す工程と、を
含むことを特徴とする半導体ウエハの金属パターン形成
方法。 （１８）前記（１７）に記載の形成方法において、前記
燻蒸コロイド状シリカは前記スラリの８重量％であるこ
とを特徴とする半導体ウエハの金属パターン形成方法。 （１９）前記（１８）に記載の形成方法において、前記
過硫酸塩アンモニウムの濃度は２０ｇ／ｌであることを
特徴とする半導体ウエハの金属パターン形成方法。 （２０）前記（１９）に記載の形成方法において、前記
金属はタングステンであることを特徴とする半導体ウエ
ハの金属パターン形成方法。 （２１）前記（１９）に記載の記載の形成方法におい
て、前記金属はチタニウムであることを特徴とする半導
体ウエハの金属パターン形成方法。
の事項を開示する。 （１）半導体ウエハ上の絶縁層に金属パターンを形成す
る方法において、 ａ）半導体ウエハ上に絶縁材料よりなる層を形成する工
程と、 ｂ）前記絶縁層を平坦化する工程と、 ｃ）前記絶縁層にパターンを形成する工程と、 ｄ）前記絶縁層上に導体材料よりなる層を形成する工程
と、 ｅ）前記絶縁層を露出させるために前記導体材料層を除
去する工程と、 ｆ）前記絶縁材料と前記導体材料に対して同じ大きさの
除去速度を有するスラリでもって前記露出した絶縁層を
化学的−機械的研磨する工程と、を含むことを特徴とす
る半導体ウエハの金属パターン形成方法。 （２）前記（１）に記載の形成方法において、前記絶縁
材料はＳｉＯ2 であり、前記導体材料は金属であること
を特徴とする半導体ウエハの金属パターン形成方法。 （３）前記（２）に記載の形成方法において、前記金属
はタングステンであることを特徴とする半導体ウエハの
金属パターン形成方法。 （４）前記（２）に記載の形成方法において、前記金属
はチタニウムであることを特徴とする半導体ウエハの金
属パターン形成方法。 （５）前記（１）に記載の形成方法において、前記スラ
リはコロイド状シリカ及び過硫酸塩アンモニウムよりな
っていることを特徴とする半導体ウエハの金属パターン
形成方法。 （６）前記（５）に記載の形成方法において、前記コロ
イド状シリカは前記スラリの５〜１２重量％であること
を特徴とする半導体ウエハの金属パターン形成方法。 （７）前記（６）に記載の形成方法において、前記コロ
イド状シリカは前記スラリの８重量％であることを特徴
とする半導体ウエハの金属パターン形成方法。 （８）前記（６）に記載の形成方法において、前記過硫
酸塩アンモニウムの濃度は２０〜３０ｇ／ｌであること
を特徴とする半導体ウエハの金属パターン形成方法。 （９）前記（７）に記載の形成方法において、前記過硫
酸塩アンモニウムの濃度は２０ｇ／ｌであることを特徴
とする半導体ウエハの金属パターン形成方法。 （１０）半導体ウエハ上の絶縁層に金属パターンを形成
する方法において、 ａ）半導体ウエハ上に酸化物層を形成する工程と、 ｂ）前記酸化物層を平坦化する工程と、 ｃ）前記絶縁層にパターンを形成する工程と、 ｄ）前記絶縁層上に金属層を形成する工程と、 ｅ）前記酸化物層を露出させるために前記金属層を除去
する工程と、 ｆ）燻蒸コロイド状シリカ及び過硫酸塩アンモニウムよ
りなるスラリでもって、前記露出した酸化物層を化学的
−機械的研磨して金属を前記パターンに残す工程と、を
含むことを特徴とする半導体ウエハの金属パターン形成
方法。 （１１）前記（１０）に記載の形成方法において、前記
燻蒸コロイド状シリカは前記スラリの５〜１２重量％で
あることを特徴とする半導体ウエハの金属パターン形成
方法。 （１２）前記（１１）に記載の形成方法において、前記
燻蒸コロイド状シリカは前記スラリの８重量％であるこ
とを特徴とする半導体ウエハの金属パターン形成方法。 （１３）前記（１２）に記載の形成方法において、前記
過硫酸塩アンモニウムの濃度は２０〜３０ｇ／ｌである
ことを特徴とする半導体ウエハの金属パターン形成方
法。 （１４）前記（１３）に記載の形成方法において、前記
過硫酸塩アンモニウムの濃度は２０ｇ／ｌであることを
特徴とする半導体ウエハの金属パターン形成方法。 （１５）前記（１４）に記載の形成方法において、前記
金属はタングステンであることを特徴とする半導体ウエ
ハの金属パターン形成方法。 （１６）前記（１４）に記載の形成方法において、前記
金属はチタニウムであることを特徴とする半導体ウエハ
の金属パターン形成方法。 （１７）半導体ウエハ上の絶縁層に金属パターンを形成
する方法において、 ａ）半導体ウエハ上にＳｉＯ2 層を形成する工程と、 ｂ）前記ＳｉＯ2 層を平坦化する工程と、 ｃ）前記ＳｉＯ2 層にパターンを形成する工程と、 ｄ）前記ＳｉＯ2 層上に金属層を形成する工程と、 ｅ）前記ＳｉＯ2 層を露出させるために前記金属層を除
去する工程と、 ｆ）５〜１２重量％の燻蒸コロイド状シリカ及び濃度２
０〜３０ｇ／ｌの過硫酸塩アンモニウムよりなる非選択
スラリでもって、前記露出した前記ＳｉＯ2 層を化学的
−機械的研磨して金属を前記パターンに残す工程と、を
含むことを特徴とする半導体ウエハの金属パターン形成
方法。 （１８）前記（１７）に記載の形成方法において、前記
燻蒸コロイド状シリカは前記スラリの８重量％であるこ
とを特徴とする半導体ウエハの金属パターン形成方法。 （１９）前記（１８）に記載の形成方法において、前記
過硫酸塩アンモニウムの濃度は２０ｇ／ｌであることを
特徴とする半導体ウエハの金属パターン形成方法。 （２０）前記（１９）に記載の形成方法において、前記
金属はタングステンであることを特徴とする半導体ウエ
ハの金属パターン形成方法。 （２１）前記（１９）に記載の記載の形成方法におい
て、前記金属はチタニウムであることを特徴とする半導
体ウエハの金属パターン形成方法。
【図１】本発明による仕上げ化学的−機械的研磨工程の
前の半導体チップを示す断面図である。
前の半導体チップを示す断面図である。
【図２】本発明による仕上げ化学的−機械的研磨工程の
後の図１の半導体チップを示す断面図である。
後の図１の半導体チップを示す断面図である。
【図３】２段階仕上げ用の選択スラリの使用後でタング
ステンの幅５μｍを越えた領域の表面のグラフ線図であ
る。
ステンの幅５μｍを越えた領域の表面のグラフ線図であ
る。
【図４】本発明の好適な実施の形態による仕上げ後の図
３と同一領域のグラフ線図である。
３と同一領域のグラフ線図である。
１００ 絶縁層 １０２ 平坦化面 １０４ 層間金属スタッド １０６ 引っ掻き傷 １０８ 残存物
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−288244（ＪＰ，Ａ) 特開 昭64−87147（ＪＰ，Ａ) 特開 平８−124886（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/304 H01L 21/3205 - 21/3213 H01L 21/768
Claims (7)
- 【請求項１】半導体ウエハ上の絶縁層に金属パターンを
形成する方法において、 ａ）半導体ウエハ上に絶縁材料よりなる層を形成する工
程と、 ｂ）前記絶縁層を平坦化する工程と、 ｃ）前記絶縁層にパターンを形成する工程と、 ｄ）前記絶縁層上に導体材料よりなる層を形成する工程
と、 ｅ）前記絶縁層を露出させるために前記導体材料層を除
去する工程と、 ｆ）前記絶縁層と前記導体材料に対して同等の除去速度
を有するスラリでもって、前記露出した絶縁層を化学的
−機械的研磨する工程とを含み、 前記スラリはコロイド状シリカおよび過硫酸アンモニウ
ムを含み、前記コロイド状シリカは前記スラリの５〜１
２重量％であることを特徴とする、半導体ウエハの金属
パターン形成方法。 - 【請求項２】 請求項１において、前記コロイド状シリ
カは前記スラリの８重量％であることを特徴とする、半
導体ウエハの金属パターン形成方法。 - 【請求項３】 請求項１または２において、前記過硫酸
アンモニウムの濃度は２０−３０g/lであることを特徴
とする、半導体ウエハの金属パターン形成方法。 - 【請求項４】 請求項３において、前記過硫酸塩アンモ
ニウムの濃度は２０g/lであることを特徴とする、半導
体ウエハの金属パターン形成方法。 - 【請求項５】 請求項１〜３のいずれか１項において、
前記絶縁層は酸化物層であることを特徴とする、半導体
ウエハの金属パターン形成方法。 - 【請求項６】 請求項５において、酸化物層は酸化シリ
コン層であることを特徴とする、半導体ウエハの金属パ
ターン形成方法。 - 【請求項７】 請求項５または６において、前記導体材
料はタングステンまたはチタニウムであることを特徴と
する、半導体ウエハの金属パターン形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/554880 | 1995-11-07 | ||
| US08/554,880 US5726099A (en) | 1995-11-07 | 1995-11-07 | Method of chemically mechanically polishing an electronic component using a non-selective ammonium persulfate slurry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09167797A JPH09167797A (ja) | 1997-06-24 |
| JP3197830B2 true JP3197830B2 (ja) | 2001-08-13 |
Family
ID=24215076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27455296A Expired - Fee Related JP3197830B2 (ja) | 1995-11-07 | 1996-10-17 | 半導体ウエハの金属パターン形成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5726099A (ja) |
| EP (1) | EP0773580B1 (ja) |
| JP (1) | JP3197830B2 (ja) |
| KR (1) | KR100233349B1 (ja) |
| DE (1) | DE69618543T2 (ja) |
| TW (1) | TW366533B (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040140288A1 (en) * | 1996-07-25 | 2004-07-22 | Bakul Patel | Wet etch of titanium-tungsten film |
| US20040134873A1 (en) * | 1996-07-25 | 2004-07-15 | Li Yao | Abrasive-free chemical mechanical polishing composition and polishing process containing same |
| EP0852615B1 (en) * | 1996-07-25 | 2005-12-14 | DuPont Air Products NanoMaterials L.L.C. | Chemical mechanical polishing composition and process |
| TW337028B (en) * | 1996-12-13 | 1998-07-21 | Ibm | Improvements to the chemical-mechanical polishing of semiconductor wafers |
| KR100243272B1 (ko) * | 1996-12-20 | 2000-03-02 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
| US5960305A (en) * | 1996-12-23 | 1999-09-28 | Lsi Logic Corporation | Method to improve uniformity/planarity on the edge die and also remove the tungsten stringers from wafer chemi-mechanical polishing |
| US5915175A (en) * | 1997-06-27 | 1999-06-22 | Siemens Aktiengesellschaft | Mitigation of CMP-induced BPSG surface damage by an integrated anneal and silicon dioxide deposition |
| US5891799A (en) * | 1997-08-18 | 1999-04-06 | Industrial Technology Research Institute | Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates |
| US6362101B2 (en) * | 1997-11-24 | 2002-03-26 | United Microelectronics Corp. | Chemical mechanical polishing methods using low pH slurry mixtures |
| US6294105B1 (en) | 1997-12-23 | 2001-09-25 | International Business Machines Corporation | Chemical mechanical polishing slurry and method for polishing metal/oxide layers |
| JPH11233621A (ja) | 1998-02-16 | 1999-08-27 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6727170B2 (en) | 1998-02-16 | 2004-04-27 | Renesas Technology Corp. | Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof |
| US6162368A (en) * | 1998-06-13 | 2000-12-19 | Applied Materials, Inc. | Technique for chemical mechanical polishing silicon |
| US6132298A (en) * | 1998-11-25 | 2000-10-17 | Applied Materials, Inc. | Carrier head with edge control for chemical mechanical polishing |
| US6863593B1 (en) * | 1998-11-02 | 2005-03-08 | Applied Materials, Inc. | Chemical mechanical polishing a substrate having a filler layer and a stop layer |
| US6235633B1 (en) | 1999-04-12 | 2001-05-22 | Taiwan Semiconductor Manufacturing Company | Method for making tungsten metal plugs in a polymer low-K intermetal dielectric layer using an improved two-step chemical/mechanical polishing process |
| US6153526A (en) * | 1999-05-27 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Method to remove residue in wolfram CMP |
| US6777738B2 (en) | 1999-06-09 | 2004-08-17 | Renesas Technology Corp. | Semiconductor integrated circuit |
| US6554878B1 (en) | 1999-06-14 | 2003-04-29 | International Business Machines Corporation | Slurry for multi-material chemical mechanical polishing |
| US20040052675A1 (en) * | 1999-09-17 | 2004-03-18 | Bodo Gehrmann | Iron-nickel alloy with low thermal expansion coefficient and exceptional mechanical properties |
| KR100343391B1 (ko) | 1999-11-18 | 2002-08-01 | 삼성전자 주식회사 | 화학 및 기계적 연마용 비선택성 슬러리 및 그제조방법과, 이를 이용하여 웨이퍼상의 절연층 내에플러그를 형성하는 방법 |
| US6103569A (en) * | 1999-12-13 | 2000-08-15 | Chartered Semiconductor Manufacturing Ltd. | Method for planarizing local interconnects |
| JP2001358214A (ja) | 2000-06-15 | 2001-12-26 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| US6602117B1 (en) * | 2000-08-30 | 2003-08-05 | Micron Technology, Inc. | Slurry for use with fixed-abrasive polishing pads in polishing semiconductor device conductive structures that include copper and tungsten and polishing methods |
| WO2002061810A1 (en) * | 2001-01-16 | 2002-08-08 | Cabot Microelectronics Corporation | Ammonium oxalate-containing polishing system and method |
| JP2004288929A (ja) * | 2003-03-24 | 2004-10-14 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2005072238A (ja) * | 2003-08-25 | 2005-03-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2012009804A (ja) * | 2010-05-28 | 2012-01-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR20130090209A (ko) * | 2012-02-03 | 2013-08-13 | 삼성전자주식회사 | 기판처리장치 및 기판처리방법 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL268606A (ja) * | 1960-09-12 | |||
| US3385682A (en) * | 1965-04-29 | 1968-05-28 | Sprague Electric Co | Method and reagent for surface polishing |
| US3410802A (en) * | 1966-02-21 | 1968-11-12 | Fmc Corp | Process and composition for etching of copper metal |
| US4337114A (en) * | 1980-10-29 | 1982-06-29 | Sprague Electric Company | Nodular copper removal from aluminum foil surfaces |
| US4702792A (en) * | 1985-10-28 | 1987-10-27 | International Business Machines Corporation | Method of forming fine conductive lines, patterns and connectors |
| US4910155A (en) * | 1988-10-28 | 1990-03-20 | International Business Machines Corporation | Wafer flood polishing |
| US5248386A (en) * | 1991-02-08 | 1993-09-28 | Aluminum Company Of America | Milling solution and method |
| US5211807A (en) * | 1991-07-02 | 1993-05-18 | Microelectronics Computer & Technology | Titanium-tungsten etching solutions |
| US5244534A (en) * | 1992-01-24 | 1993-09-14 | Micron Technology, Inc. | Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs |
| JPH05259614A (ja) * | 1992-03-12 | 1993-10-08 | Hitachi Chem Co Ltd | プリント配線板の樹脂埋め法 |
| US5328553A (en) * | 1993-02-02 | 1994-07-12 | Motorola Inc. | Method for fabricating a semiconductor device having a planar surface |
| US5389194A (en) * | 1993-02-05 | 1995-02-14 | Lsi Logic Corporation | Methods of cleaning semiconductor substrates after polishing |
| US5575837A (en) * | 1993-04-28 | 1996-11-19 | Fujimi Incorporated | Polishing composition |
| US5407526A (en) * | 1993-06-30 | 1995-04-18 | Intel Corporation | Chemical mechanical polishing slurry delivery and mixing system |
| US5486234A (en) * | 1993-07-16 | 1996-01-23 | The United States Of America As Represented By The United States Department Of Energy | Removal of field and embedded metal by spin spray etching |
| JPH0794455A (ja) * | 1993-09-24 | 1995-04-07 | Sumitomo Metal Ind Ltd | 配線の形成方法 |
| US5399234A (en) * | 1993-09-29 | 1995-03-21 | Motorola Inc. | Acoustically regulated polishing process |
| US5340370A (en) * | 1993-11-03 | 1994-08-23 | Intel Corporation | Slurries for chemical mechanical polishing |
| US5409567A (en) * | 1994-04-28 | 1995-04-25 | Motorola, Inc. | Method of etching copper layers |
| US5527423A (en) * | 1994-10-06 | 1996-06-18 | Cabot Corporation | Chemical mechanical polishing slurry for metal layers |
-
1995
- 1995-11-07 US US08/554,880 patent/US5726099A/en not_active Expired - Fee Related
-
1996
- 1996-02-02 TW TW085101323A patent/TW366533B/zh not_active IP Right Cessation
- 1996-08-28 KR KR1019960036002A patent/KR100233349B1/ko not_active IP Right Cessation
- 1996-10-17 JP JP27455296A patent/JP3197830B2/ja not_active Expired - Fee Related
- 1996-10-21 EP EP96307618A patent/EP0773580B1/en not_active Expired - Lifetime
- 1996-10-21 DE DE69618543T patent/DE69618543T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970030268A (ko) | 1997-06-26 |
| DE69618543D1 (de) | 2002-02-21 |
| EP0773580B1 (en) | 2002-01-16 |
| EP0773580A1 (en) | 1997-05-14 |
| DE69618543T2 (de) | 2002-09-12 |
| TW366533B (en) | 1999-08-11 |
| KR100233349B1 (ko) | 1999-12-01 |
| US5726099A (en) | 1998-03-10 |
| JPH09167797A (ja) | 1997-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3197830B2 (ja) | 半導体ウエハの金属パターン形成方法 | |
| US6350694B1 (en) | Reducing CMP scratch, dishing and erosion by post CMP etch back method for low-k materials | |
| CN100515671C (zh) | 化学机械研磨的流程与基底上铜层氧化物研磨制程 | |
| KR100359552B1 (ko) | 반도체 기판의 표면 평탄화 처리 방법 및 절연층에서의 전도성 플러그 생성 방법 | |
| JP3297359B2 (ja) | 半導体ウェハを平坦化する方法 | |
| TW201913762A (zh) | 半導體裝置的形成方法與半導體裝置 | |
| US6767825B1 (en) | Etching process for forming damascene structure of the semiconductor | |
| JP3315605B2 (ja) | 半導体ウエハの層間スタッド形成方法 | |
| US6660627B2 (en) | Method for planarization of wafers with high selectivities | |
| JP2000260768A (ja) | 半導体装置の製造方法 | |
| US7012335B2 (en) | Semiconductor device wiring and method of manufacturing the same | |
| WO1999046081A1 (en) | Multi-step chemical mechanical polishing process and device | |
| US5780204A (en) | Backside wafer polishing for improved photolithography | |
| US6596639B1 (en) | Method for chemical/mechanical planarization of a semiconductor wafer having dissimilar metal pattern densities | |
| US6746954B2 (en) | Method of reworking tungsten particle contaminated semiconductor wafers | |
| US20040245636A1 (en) | Full removal of dual damascene metal level | |
| US6548409B1 (en) | Method of reducing micro-scratches during tungsten CMP | |
| US6395635B1 (en) | Reduction of tungsten damascene residue | |
| KR100254567B1 (ko) | 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법 | |
| KR100440082B1 (ko) | 반도체소자의 도전배선 형성방법 | |
| US20070062910A1 (en) | Complex CMP process and fabricating methods of STI structure and interconnect structure | |
| JP2003092300A (ja) | 半導体装置の製造方法及び半導体製造装置 | |
| US6899597B2 (en) | Chemical mechanical polishing (CMP) process using fixed abrasive pads | |
| KR100403197B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPH08264534A (ja) | 配線形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |