JP2003092300A - 半導体装置の製造方法及び半導体製造装置 - Google Patents
半導体装置の製造方法及び半導体製造装置Info
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- JP2003092300A JP2003092300A JP2001281432A JP2001281432A JP2003092300A JP 2003092300 A JP2003092300 A JP 2003092300A JP 2001281432 A JP2001281432 A JP 2001281432A JP 2001281432 A JP2001281432 A JP 2001281432A JP 2003092300 A JP2003092300 A JP 2003092300A
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Abstract
(57)【要約】
【課題】 ＣＭＰ処理で発生する研磨傷等による凹部や
エロージョンによる窪みの影響を取り除き、配線形成歩
留まりの向上を図る。 【解決手段】 半導体基板１上に下地絶縁膜２を形成し
た後、下地絶縁膜２上に第１の配線層３を形成する。そ
の後、第１の配線層３及び下地絶縁膜２上にノンドープ
のＣＶＤＳｉＯ2膜からなる第１の絶縁膜４を形成す
る。次に、第１の絶縁膜４上に、ＢＰＳＧ膜からなるバ
ッファ膜１５を形成する。その後、バッファ膜１５及び
第１の絶縁膜４のドライエッチングを行い、第１の配線
層３に到達する開口部６を形成する。次に、基板上の全
面に、第１の金属膜７を形成する。その後、ＣＭＰ処理
により第１の絶縁膜４上に形成されている第１の金属膜
７を研磨除去して、開口部６内のみに層間接続プラグ７
ａを形成する。その後、バッファ膜１５のみを選択的に
除去する。
エロージョンによる窪みの影響を取り除き、配線形成歩
留まりの向上を図る。 【解決手段】 半導体基板１上に下地絶縁膜２を形成し
た後、下地絶縁膜２上に第１の配線層３を形成する。そ
の後、第１の配線層３及び下地絶縁膜２上にノンドープ
のＣＶＤＳｉＯ2膜からなる第１の絶縁膜４を形成す
る。次に、第１の絶縁膜４上に、ＢＰＳＧ膜からなるバ
ッファ膜１５を形成する。その後、バッファ膜１５及び
第１の絶縁膜４のドライエッチングを行い、第１の配線
層３に到達する開口部６を形成する。次に、基板上の全
面に、第１の金属膜７を形成する。その後、ＣＭＰ処理
により第１の絶縁膜４上に形成されている第１の金属膜
７を研磨除去して、開口部６内のみに層間接続プラグ７
ａを形成する。その後、バッファ膜１５のみを選択的に
除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体製造装置に関し、特に化学機械研磨（Ｃ
ＭＰ：Chemical Mechanical Polishing）処理によっ
て生じる研磨傷等による凹部やエロージョンによる窪み
の影響を取り除くことができる半導体装置の製造方法及
び半導体製造装置を提供するものである。
方法及び半導体製造装置に関し、特に化学機械研磨（Ｃ
ＭＰ：Chemical Mechanical Polishing）処理によっ
て生じる研磨傷等による凹部やエロージョンによる窪み
の影響を取り除くことができる半導体装置の製造方法及
び半導体製造装置を提供するものである。
【０００２】
【従来の技術】現在、ＣＭＰ処理は、横方向寸法として
０．２５μｍ以下の微細な構造を有する半導体装置（Ｖ
ＬＳＩ、ＵＬＳＩ）の製造には、不可欠な工程となって
きており、コンタクトや金属配線を形成するためにコン
タクトホールや配線用溝部への金属膜の埋め込みや、多
層配線の層間絶縁膜等の平坦化に用いられている。この
ＣＭＰ処理について若干説明しておくと、金属膜や絶縁
膜を研磨パッドとスラリーと呼ばれる研磨剤を用いて化
学的な反応によるエッチングと機械的な圧力の両方の作
用で研磨するものあり、このどちらかが欠けると研磨が
進まなくなる。
０．２５μｍ以下の微細な構造を有する半導体装置（Ｖ
ＬＳＩ、ＵＬＳＩ）の製造には、不可欠な工程となって
きており、コンタクトや金属配線を形成するためにコン
タクトホールや配線用溝部への金属膜の埋め込みや、多
層配線の層間絶縁膜等の平坦化に用いられている。この
ＣＭＰ処理について若干説明しておくと、金属膜や絶縁
膜を研磨パッドとスラリーと呼ばれる研磨剤を用いて化
学的な反応によるエッチングと機械的な圧力の両方の作
用で研磨するものあり、このどちらかが欠けると研磨が
進まなくなる。
【０００３】近年、銅配線が実用化されているが、この
銅配線の形成は、絶縁膜に設けた配線用溝部内に銅膜を
埋め込んで形成する、いわゆるダマシン法と呼ばれる形
成方法が用いられており、このとき銅膜を埋め込むため
にＣＭＰ処理が使われている。このダマシン法では、Ｃ
ＭＰ処理によって半導体基板上に形成されている絶縁膜
の表面に研磨傷による凹部やエロージョンによる窪みが
生じやすく、多層配線した場合、下層の絶縁膜等に発生
したこれらの欠陥が上層配線となる銅配線のショート欠
陥につながることがある。
銅配線の形成は、絶縁膜に設けた配線用溝部内に銅膜を
埋め込んで形成する、いわゆるダマシン法と呼ばれる形
成方法が用いられており、このとき銅膜を埋め込むため
にＣＭＰ処理が使われている。このダマシン法では、Ｃ
ＭＰ処理によって半導体基板上に形成されている絶縁膜
の表面に研磨傷による凹部やエロージョンによる窪みが
生じやすく、多層配線した場合、下層の絶縁膜等に発生
したこれらの欠陥が上層配線となる銅配線のショート欠
陥につながることがある。
【０００４】以下、従来のＣＭＰ処理を用いた半導体装
置の製造方法について説明する。図８（ａ）〜（ｄ）、
図９（ａ）〜（ｃ）は、従来のＣＭＰ処理を用いた第１
の半導体装置の製造工程を示す断面図である。
置の製造方法について説明する。図８（ａ）〜（ｄ）、
図９（ａ）〜（ｃ）は、従来のＣＭＰ処理を用いた第１
の半導体装置の製造工程を示す断面図である。
【０００５】まず、図８（ａ）に示す工程で、半導体基
板１０１上に形成された下地絶縁膜１０２上に、フォト
リソグラフィー及びドライエッチングにより第１の配線
層１０３を形成する。その後、第１の配線層１０３及び
下地絶縁膜１０２上に第１の絶縁膜１０４を形成した
後、第１の絶縁膜１０４上にコンタクトホール形成用の
開口を有するレジスト１０５を形成する。その後、レジ
スト１０５をマスクとして、第１の絶縁膜１０４のドラ
イエッチングを行い、第１の配線層１０３に到達するコ
ンタクトホールとなる開口部１０６を形成する。
板１０１上に形成された下地絶縁膜１０２上に、フォト
リソグラフィー及びドライエッチングにより第１の配線
層１０３を形成する。その後、第１の配線層１０３及び
下地絶縁膜１０２上に第１の絶縁膜１０４を形成した
後、第１の絶縁膜１０４上にコンタクトホール形成用の
開口を有するレジスト１０５を形成する。その後、レジ
スト１０５をマスクとして、第１の絶縁膜１０４のドラ
イエッチングを行い、第１の配線層１０３に到達するコ
ンタクトホールとなる開口部１０６を形成する。
【０００６】次に、図８（ｂ）に示す工程で、レジスト
１０５を除去した後、スパッタ法あるいはＣＶＤ法等に
よって第１の金属膜１０７、例えばＴｉ、ＴｉＮ、Ｗか
らなる積層膜を全面に堆積する。
１０５を除去した後、スパッタ法あるいはＣＶＤ法等に
よって第１の金属膜１０７、例えばＴｉ、ＴｉＮ、Ｗか
らなる積層膜を全面に堆積する。
【０００７】次に、図８（ｃ）に示す工程で、ＣＭＰ処
理により第１の絶縁膜１０４上に形成されている第１の
金属膜１０７を研磨除去して、開口部１０６内のみに第
１の金属膜１０７を残存させて、層間接続プラグ１０７
ａを形成する。このとき、ＣＭＰ処理において、第１の
金属膜１０７の研磨速度は大きく、下地の第１の絶縁膜
１０４の研磨速度は非常に小さくなる条件で行われる。
しかしながら、開口部１０６の密度が高い領域では、開
口部が少ない領域に比べて、第１の絶縁膜１０４の膜減
り量が大きく（この現象はエロージョンと呼ばれる）、
高密度に層間接続プラグ１０７ａが存在する領域全体に
亘って緩やかな窪み１２０が形成される。また、第１の
絶縁膜１０４表面にもスクラッチと呼ばれる研磨傷によ
る凹部１０８が発生する。
理により第１の絶縁膜１０４上に形成されている第１の
金属膜１０７を研磨除去して、開口部１０６内のみに第
１の金属膜１０７を残存させて、層間接続プラグ１０７
ａを形成する。このとき、ＣＭＰ処理において、第１の
金属膜１０７の研磨速度は大きく、下地の第１の絶縁膜
１０４の研磨速度は非常に小さくなる条件で行われる。
しかしながら、開口部１０６の密度が高い領域では、開
口部が少ない領域に比べて、第１の絶縁膜１０４の膜減
り量が大きく（この現象はエロージョンと呼ばれる）、
高密度に層間接続プラグ１０７ａが存在する領域全体に
亘って緩やかな窪み１２０が形成される。また、第１の
絶縁膜１０４表面にもスクラッチと呼ばれる研磨傷によ
る凹部１０８が発生する。
【０００８】次に、図８（ｄ）に示す工程で、基板上
に、第２の絶縁膜１０９を堆積した後、第２の絶縁膜１
０９上に第２の配線層を形成するための配線用溝部形成
領域に開口を有するレジスト１１０を形成する。
に、第２の絶縁膜１０９を堆積した後、第２の絶縁膜１
０９上に第２の配線層を形成するための配線用溝部形成
領域に開口を有するレジスト１１０を形成する。
【０００９】次に、図９（ａ）に示す工程で、レジスト
１１０（図示せず）をマスクにして、ドライエッチング
により第２の絶縁膜１０９及び第１の絶縁膜１０４の一
部を所定の深さまでをエッチングして、配線用溝部１１
１ａ〜１１１ｄを形成する。このとき、配線用溝部１１
１ｃ、１１１ｄ内には、層間接続プラグ１０７ａが露出
するように形成する。その後、レジスト１１０を除去す
る。
１１０（図示せず）をマスクにして、ドライエッチング
により第２の絶縁膜１０９及び第１の絶縁膜１０４の一
部を所定の深さまでをエッチングして、配線用溝部１１
１ａ〜１１１ｄを形成する。このとき、配線用溝部１１
１ｃ、１１１ｄ内には、層間接続プラグ１０７ａが露出
するように形成する。その後、レジスト１１０を除去す
る。
【００１０】次に、図９（ｂ）に示す工程で、基板上
に、スパッタ法あるいはめっき法等で、第２の金属膜１
１２として例えば、ＴａＮ膜とＣｕ膜からなる積層膜を
堆積する。
に、スパッタ法あるいはめっき法等で、第２の金属膜１
１２として例えば、ＴａＮ膜とＣｕ膜からなる積層膜を
堆積する。
【００１１】次に、図９（ｃ）に示す工程で、ＣＭＰ処
理により第２の絶縁膜１０９上に形成されている第２の
金属膜１１２を研磨除去して、配線用溝部１１１ａ〜１
１１ｄ内に第２の金属膜１１２を残存させて、第２の配
線層１１２ａ〜１１２ｄを形成する。
理により第２の絶縁膜１０９上に形成されている第２の
金属膜１１２を研磨除去して、配線用溝部１１１ａ〜１
１１ｄ内に第２の金属膜１１２を残存させて、第２の配
線層１１２ａ〜１１２ｄを形成する。
【００１２】この構成により、第２の配線層１１２ｃ、
１１２ｄは、層間接続プラグ１０７ａを通じて第１の配
線層１０３に電気的に接続された構成を得ることができ
る。
１１２ｄは、層間接続プラグ１０７ａを通じて第１の配
線層１０３に電気的に接続された構成を得ることができ
る。
【００１３】図１０（ａ）〜（ｃ）、図１１（ａ）〜
（ｃ）は、従来のＣＭＰ処理を用いた第２の半導体装置
の製造工程を示す断面図である。
（ｃ）は、従来のＣＭＰ処理を用いた第２の半導体装置
の製造工程を示す断面図である。
【００１４】まず、図１０（ａ）に示す工程で、半導体
基板１０１上に形成された下地絶縁膜１０２上に、フォ
トリソグラフィー及びドライエッチングにより第１の配
線層１０３を形成する。その後、第１の配線層１０３及
び下地絶縁膜１０２上に第１の絶縁膜１０４を形成す
る。このとき、第１の絶縁膜１０４の表面には、第１の
配線層１０３の上に、第１の配線層１０３の膜厚分に相
当する段差が生じる。
基板１０１上に形成された下地絶縁膜１０２上に、フォ
トリソグラフィー及びドライエッチングにより第１の配
線層１０３を形成する。その後、第１の配線層１０３及
び下地絶縁膜１０２上に第１の絶縁膜１０４を形成す
る。このとき、第１の絶縁膜１０４の表面には、第１の
配線層１０３の上に、第１の配線層１０３の膜厚分に相
当する段差が生じる。
【００１５】次に、図１０（ｂ）に示す工程で、第１の
絶縁膜１０４の表面段差をなくするために、ＣＭＰ処理
により第１の絶縁膜１０４の表面研磨を行って平坦化す
る。このとき、第１の絶縁膜１０４の表面には、ＣＭＰ
処理による研磨傷等による凹部１０８が発生する。
絶縁膜１０４の表面段差をなくするために、ＣＭＰ処理
により第１の絶縁膜１０４の表面研磨を行って平坦化す
る。このとき、第１の絶縁膜１０４の表面には、ＣＭＰ
処理による研磨傷等による凹部１０８が発生する。
【００１６】次に、図１０（ｃ）に示す工程で、第１の
絶縁膜１０４上に、第２の絶縁膜１０９を形成する。
絶縁膜１０４上に、第２の絶縁膜１０９を形成する。
【００１７】次に、図１１（ａ）に示す工程で、第２の
絶縁膜１０９上に第２の配線層を形成するための配線用
溝部形成領域に開口を有するレジスト（図示せず）を形
成した後、レジストをマスクにして、ドライエッチング
により第２の絶縁膜１０９を所定の深さまでエッチング
して、配線用溝部１１１ｅ、１１１ｆを形成する。この
とき、配線用溝部１１１ｅと配線用溝部１１１ｆとの間
の領域下に凹部１０８が位置している。その後、レジス
トを除去する。
絶縁膜１０９上に第２の配線層を形成するための配線用
溝部形成領域に開口を有するレジスト（図示せず）を形
成した後、レジストをマスクにして、ドライエッチング
により第２の絶縁膜１０９を所定の深さまでエッチング
して、配線用溝部１１１ｅ、１１１ｆを形成する。この
とき、配線用溝部１１１ｅと配線用溝部１１１ｆとの間
の領域下に凹部１０８が位置している。その後、レジス
トを除去する。
【００１８】次に、図１１（ｂ）に示す工程で、第２の
絶縁膜１０９上に、スパッタ法あるいはめっき法等で、
第２の金属膜１１２として例えば、ＴａＮ膜とＣｕ膜か
らなる積層膜を堆積する。
絶縁膜１０９上に、スパッタ法あるいはめっき法等で、
第２の金属膜１１２として例えば、ＴａＮ膜とＣｕ膜か
らなる積層膜を堆積する。
【００１９】次に、図１１（ｃ）に示す工程で、ＣＭＰ
処理により第２の絶縁膜１０９上に形成されている不要
な第２の金属膜１１２を研磨除去して、配線用溝部１１
１ｅ、１１１ｆ内に第２の金属膜１１２を残存させて、
第２の配線層１１２ｅ、１１２ｆを形成する。
処理により第２の絶縁膜１０９上に形成されている不要
な第２の金属膜１１２を研磨除去して、配線用溝部１１
１ｅ、１１１ｆ内に第２の金属膜１１２を残存させて、
第２の配線層１１２ｅ、１１２ｆを形成する。
【００２０】この構成によれば、第１の配線層１０３に
よって生じた第１の絶縁膜１０４の表面段差部をＣＭＰ
処理によって平坦化することができる。
よって生じた第１の絶縁膜１０４の表面段差部をＣＭＰ
処理によって平坦化することができる。
【００２１】
【発明が解決しようとする課題】上記した従来技術によ
ると、ＣＭＰ処理により発生した研磨傷による凹部やエ
ロージョンによる窪みによって上層配線である第２の配
線層において、配線ショート欠陥が発生するという不具
合があった。
ると、ＣＭＰ処理により発生した研磨傷による凹部やエ
ロージョンによる窪みによって上層配線である第２の配
線層において、配線ショート欠陥が発生するという不具
合があった。
【００２２】従来の第１の半導体装置の製造方法では、
第２の配線層１１２ａ〜１１２ｄは、本来、第２の絶縁
膜１０９によってそれぞれ分離されなければならないも
のである。しかしながら、図９（ｃ）に示すように、Ｃ
ＭＰ処理によって形成された凹部１０８やエロージョン
による窪み１２０の影響によって、第２の配線層１１２
ａと第２の配線層１１２ｂは、凹部１０８上で配線ショ
ート欠陥１１３ａが発生しており、第２の配線層１１２
ｃと第２の配線層１１２ｄは、窪み１２０上で配線ショ
ート欠陥１１３ｂが発生している。
第２の配線層１１２ａ〜１１２ｄは、本来、第２の絶縁
膜１０９によってそれぞれ分離されなければならないも
のである。しかしながら、図９（ｃ）に示すように、Ｃ
ＭＰ処理によって形成された凹部１０８やエロージョン
による窪み１２０の影響によって、第２の配線層１１２
ａと第２の配線層１１２ｂは、凹部１０８上で配線ショ
ート欠陥１１３ａが発生しており、第２の配線層１１２
ｃと第２の配線層１１２ｄは、窪み１２０上で配線ショ
ート欠陥１１３ｂが発生している。
【００２３】また、従来の第２の半導体装置の製造方法
では、第２の配線層１１２ｅと第２の配線層１１２ｆ
は、本来、第２の絶縁膜１０９によって分離されなけれ
ばならないものである。しかしながら、図１１（ｃ）に
示すように、ＣＭＰ処理によって形成された凹部１０８
の影響によって、第２の配線層１１２ｅと第２の配線層
１１２ｆとは、凹部１０８上で配線ショート欠陥１１３
ｃが発生している。
では、第２の配線層１１２ｅと第２の配線層１１２ｆ
は、本来、第２の絶縁膜１０９によって分離されなけれ
ばならないものである。しかしながら、図１１（ｃ）に
示すように、ＣＭＰ処理によって形成された凹部１０８
の影響によって、第２の配線層１１２ｅと第２の配線層
１１２ｆとは、凹部１０８上で配線ショート欠陥１１３
ｃが発生している。
【００２４】この配線ショート欠陥が発生する原理につ
いて、図１２を用いて説明する。図１２は、図９（ｃ）
に示す工程におけるＣＭＰ処理を説明するための断面図
である。
いて、図１２を用いて説明する。図１２は、図９（ｃ）
に示す工程におけるＣＭＰ処理を説明するための断面図
である。
【００２５】このＣＭＰ処理工程では、第２の絶縁膜１
０９上の第２の金属膜１１２を研磨除去する。このと
き、ＣＭＰ処理により第２の金属膜１１２の研磨が進ん
でいくと、第２の金属膜１１２が削れていき、ＣＭＰの
研磨パッド１１４と第２の絶縁膜１０９とが接触する。
このとき、最初に半導体基板１０１からの表面高さの高
い第２の絶縁膜１０９ａの表面に研磨パッド接触部１１
５が接触する。この時点で、第２の絶縁膜１０９ａは研
磨速度が遅くほとんど研磨されず、また、研磨パッド１
１４はディッシング防止のためにある程度の剛性を有し
ているため、第２の絶縁膜１０９ａによって研磨の進行
が邪魔される。そのため、第２の絶縁膜１０９ａと研磨
パッド１１４との接触部の境界面より下の部分にある第
２の金属膜１１２は、研磨パッド１１４の圧力の大幅な
低下によって研磨されずに残ってしまう。これは、ＣＭ
Ｐ処理において必要な化学的要素と機械的要素の２つの
要素のうち、機械的要素が欠落したためである。
０９上の第２の金属膜１１２を研磨除去する。このと
き、ＣＭＰ処理により第２の金属膜１１２の研磨が進ん
でいくと、第２の金属膜１１２が削れていき、ＣＭＰの
研磨パッド１１４と第２の絶縁膜１０９とが接触する。
このとき、最初に半導体基板１０１からの表面高さの高
い第２の絶縁膜１０９ａの表面に研磨パッド接触部１１
５が接触する。この時点で、第２の絶縁膜１０９ａは研
磨速度が遅くほとんど研磨されず、また、研磨パッド１
１４はディッシング防止のためにある程度の剛性を有し
ているため、第２の絶縁膜１０９ａによって研磨の進行
が邪魔される。そのため、第２の絶縁膜１０９ａと研磨
パッド１１４との接触部の境界面より下の部分にある第
２の金属膜１１２は、研磨パッド１１４の圧力の大幅な
低下によって研磨されずに残ってしまう。これは、ＣＭ
Ｐ処理において必要な化学的要素と機械的要素の２つの
要素のうち、機械的要素が欠落したためである。
【００２６】すなわち、高密度に開口部１０６が存在す
る領域の緩やかな窪み１２０の中心付近や凹部１０８上
の第２の絶縁膜１０９ｂは、第２の絶縁膜１０９ａに比
べて表面の高さが低くなってしまう。そのため、第２の
絶縁膜１０９ｂ上に存在する第２の金属膜１１２は、第
２の絶縁膜１０９ａによって研磨速度が極端に低下し、
最終的に本来残ってはいけないこれらの領域上に第２の
金属膜１１２が残ってしまい配線ショート欠陥１１３
ａ、１１３ｂが発生する。
る領域の緩やかな窪み１２０の中心付近や凹部１０８上
の第２の絶縁膜１０９ｂは、第２の絶縁膜１０９ａに比
べて表面の高さが低くなってしまう。そのため、第２の
絶縁膜１０９ｂ上に存在する第２の金属膜１１２は、第
２の絶縁膜１０９ａによって研磨速度が極端に低下し、
最終的に本来残ってはいけないこれらの領域上に第２の
金属膜１１２が残ってしまい配線ショート欠陥１１３
ａ、１１３ｂが発生する。
【００２７】本発明の目的は、ＣＭＰ処理で発生する研
磨傷等による凹部やエロージョンによる窪みの影響を取
り除き、配線形成歩留まりの向上が図れる半導体装置の
製造方法及び半導体製造装置を提供することにある。
磨傷等による凹部やエロージョンによる窪みの影響を取
り除き、配線形成歩留まりの向上が図れる半導体装置の
製造方法及び半導体製造装置を提供することにある。
【００２８】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板の上に第１の絶縁膜を形成
する工程（ａ）と、第１の絶縁膜上にバッファ膜を形成
する工程（ｂ）と、第１の絶縁膜及びバッファ膜に開口
部を形成する工程（ｃ）と、開口部を含むバッファ膜上
に第１の金属膜を形成する工程（ｄ）と、バッファ膜上
に形成された第１の金属膜をＣＭＰ処理により研磨除去
して、開口部内のみに第１の金属膜を残存させる工程
（ｅ）と、工程（ｅ）の後に、バッファ膜を選択的に除
去する工程（ｆ）とを備えている。
置の製造方法は、半導体基板の上に第１の絶縁膜を形成
する工程（ａ）と、第１の絶縁膜上にバッファ膜を形成
する工程（ｂ）と、第１の絶縁膜及びバッファ膜に開口
部を形成する工程（ｃ）と、開口部を含むバッファ膜上
に第１の金属膜を形成する工程（ｄ）と、バッファ膜上
に形成された第１の金属膜をＣＭＰ処理により研磨除去
して、開口部内のみに第１の金属膜を残存させる工程
（ｅ）と、工程（ｅ）の後に、バッファ膜を選択的に除
去する工程（ｆ）とを備えている。
【００２９】この構成によれば、第１の絶縁膜上にバッ
ファ膜を形成した後に、バッファ膜上に形成された第１
の金属膜をＣＭＰ処理により研磨除去して、開口部内の
みに第１の金属膜を残存させるため、ＣＭＰ処理による
エロージョン現象による緩やかな窪みや研磨傷による凹
部はバッファ膜に形成される。従って、第１の金属膜を
ＣＭＰ処理により研磨除去した後に、バッファ膜を選択
的に除去することによって、バッファ膜に存在する緩や
かな窪みや研磨傷による凹部も同時になくなるので、こ
れらの影響によって発生していた配線ショート欠陥を防
止することができる。
ファ膜を形成した後に、バッファ膜上に形成された第１
の金属膜をＣＭＰ処理により研磨除去して、開口部内の
みに第１の金属膜を残存させるため、ＣＭＰ処理による
エロージョン現象による緩やかな窪みや研磨傷による凹
部はバッファ膜に形成される。従って、第１の金属膜を
ＣＭＰ処理により研磨除去した後に、バッファ膜を選択
的に除去することによって、バッファ膜に存在する緩や
かな窪みや研磨傷による凹部も同時になくなるので、こ
れらの影響によって発生していた配線ショート欠陥を防
止することができる。
【００３０】上記第１の半導体装置の製造方法におい
て、工程（ｆ）の後に、半導体基板の上に第２の絶縁膜
を形成する工程（ｇ）と、少なくとも第２の絶縁膜をエ
ッチングして、配線用溝部を形成する工程（ｈ）と、配
線用溝部を含む第２の絶縁膜上に第２の金属膜を形成す
る工程（ｉ）と、第２の絶縁膜上に形成された第２の金
属膜をＣＭＰ処理により研磨除去して、配線用溝部内の
みに第２の金属膜を残存させる工程（ｊ）とを有してい
る。
て、工程（ｆ）の後に、半導体基板の上に第２の絶縁膜
を形成する工程（ｇ）と、少なくとも第２の絶縁膜をエ
ッチングして、配線用溝部を形成する工程（ｈ）と、配
線用溝部を含む第２の絶縁膜上に第２の金属膜を形成す
る工程（ｉ）と、第２の絶縁膜上に形成された第２の金
属膜をＣＭＰ処理により研磨除去して、配線用溝部内の
みに第２の金属膜を残存させる工程（ｊ）とを有してい
る。
【００３１】また、上記第１の半導体装置の製造方法に
おいて、工程（ｈ）では、第２の絶縁膜をエッチングし
た後、露出した第１の絶縁膜を所定の深さまでエッチン
グして配線用溝部を形成し、配線用溝部内に第１の金属
膜の上面を露出させることを含む。
おいて、工程（ｈ）では、第２の絶縁膜をエッチングし
た後、露出した第１の絶縁膜を所定の深さまでエッチン
グして配線用溝部を形成し、配線用溝部内に第１の金属
膜の上面を露出させることを含む。
【００３２】また、上記第１の半導体装置の製造方法に
おいて、工程（ａ）の前に、半導体基板上に下地絶縁膜
を形成した後、下地絶縁膜上に配線層を形成する工程を
有し、工程（ａ）では、下地絶縁膜及び配線層の上に第
１の絶縁膜を形成し、工程（ｃ）では、配線層に到達す
るように開口部を形成し、工程（ｅ）では、開口部内の
みに第１の金属膜からなる層間接続プラグを形成する。
おいて、工程（ａ）の前に、半導体基板上に下地絶縁膜
を形成した後、下地絶縁膜上に配線層を形成する工程を
有し、工程（ａ）では、下地絶縁膜及び配線層の上に第
１の絶縁膜を形成し、工程（ｃ）では、配線層に到達す
るように開口部を形成し、工程（ｅ）では、開口部内の
みに第１の金属膜からなる層間接続プラグを形成する。
【００３３】さらに、上記第１の半導体装置の製造方法
において、第１の絶縁膜は、ノンドープのＳｉＯ2膜か
らなり、バッファ膜は、ＢＰＳＧ膜からなり、工程
（ｆ）では、気相の無水弗酸を用いて、ＢＰＳＧ膜を選
択的に除去する。
において、第１の絶縁膜は、ノンドープのＳｉＯ2膜か
らなり、バッファ膜は、ＢＰＳＧ膜からなり、工程
（ｆ）では、気相の無水弗酸を用いて、ＢＰＳＧ膜を選
択的に除去する。
【００３４】本発明の第２の半導体装置の製造方法は、
半導体基板の上に第１の絶縁膜を形成する工程（ａ）
と、第１の絶縁膜の表面をＣＭＰ処理により研磨除去す
る工程（ｂ）と、工程（ｂ）の後に、第１の絶縁膜上に
絶縁体を主体とする補修材を滴下する工程（ｃ）と、第
１の絶縁膜上の補修材を除去し、第１の絶縁膜に形成さ
れている凹部内のみに補修材を残存させる工程（ｄ）
と、工程（ｄ）の後に、補修材に含まれる溶剤を蒸発さ
せるための熱処理を行う工程（ｅ）とを備えている。
半導体基板の上に第１の絶縁膜を形成する工程（ａ）
と、第１の絶縁膜の表面をＣＭＰ処理により研磨除去す
る工程（ｂ）と、工程（ｂ）の後に、第１の絶縁膜上に
絶縁体を主体とする補修材を滴下する工程（ｃ）と、第
１の絶縁膜上の補修材を除去し、第１の絶縁膜に形成さ
れている凹部内のみに補修材を残存させる工程（ｄ）
と、工程（ｄ）の後に、補修材に含まれる溶剤を蒸発さ
せるための熱処理を行う工程（ｅ）とを備えている。
【００３５】この構成によれば、ＣＭＰ処理で生じた第
１の絶縁膜の研磨傷による凹部には、補修材が選択的に
埋め込まれて補修されるので、第１の絶縁膜の表面は平
坦化され、研磨傷等による凹部の影響によって発生して
いた配線ショート欠陥を防止することができる。
１の絶縁膜の研磨傷による凹部には、補修材が選択的に
埋め込まれて補修されるので、第１の絶縁膜の表面は平
坦化され、研磨傷等による凹部の影響によって発生して
いた配線ショート欠陥を防止することができる。
【００３６】上記第２の半導体装置の製造方法におい
て、工程（ｅ）の後に、半導体基板の上に第２の絶縁膜
を形成する工程（ｆ）と、第２の絶縁膜を所定の深さま
でエッチングして、配線用溝部を形成する工程（ｇ）
と、配線用溝部を含む第２の絶縁膜上に金属膜を形成す
る工程（ｈ）と、第２の絶縁膜上に形成された金属膜を
ＣＭＰ処理により研磨除去して、配線用溝部内のみに金
属膜を残存させる工程（ｉ）とを有している。
て、工程（ｅ）の後に、半導体基板の上に第２の絶縁膜
を形成する工程（ｆ）と、第２の絶縁膜を所定の深さま
でエッチングして、配線用溝部を形成する工程（ｇ）
と、配線用溝部を含む第２の絶縁膜上に金属膜を形成す
る工程（ｈ）と、第２の絶縁膜上に形成された金属膜を
ＣＭＰ処理により研磨除去して、配線用溝部内のみに金
属膜を残存させる工程（ｉ）とを有している。
【００３７】また、上記第２の半導体装置の製造方法に
おいて、工程（ｄ）では、半導体基板の表面にパッドを
押し付け、半導体基板の表面とパッドとを摩擦すること
によって、第１の絶縁膜上の補修材を基板上から外部に
押し出し、第１の絶縁膜に形成されている凹部内のみに
補修材を埋め込んで残存させる。
おいて、工程（ｄ）では、半導体基板の表面にパッドを
押し付け、半導体基板の表面とパッドとを摩擦すること
によって、第１の絶縁膜上の補修材を基板上から外部に
押し出し、第１の絶縁膜に形成されている凹部内のみに
補修材を埋め込んで残存させる。
【００３８】上記第２の半導体装置の製造方法におい
て、補修材として、テトラエトキシシランとエタノール
と水とポリエチレングリコールからなる混合溶液、ある
いは、微粒子シリカ粉末とエタノールとポリエチレング
リコールとからなる混合溶液を用いる。
て、補修材として、テトラエトキシシランとエタノール
と水とポリエチレングリコールからなる混合溶液、ある
いは、微粒子シリカ粉末とエタノールとポリエチレング
リコールとからなる混合溶液を用いる。
【００３９】本発明の半導体製造装置は、半導体基板を
保持するためのウェハホルダと、半導体基板上に絶縁体
を主体とする補修材を供給するための補修材供給ライン
と、半導体基板の表面を摩擦するためのパッドとを備
え、パッドの中心部に補修材供給ラインが設けられてお
り、パッドと半導体基板の表面との摩擦によって、半導
体基板の表面上に滴下された補修材を半導体基板上から
外部に押し出すように構成されている。
保持するためのウェハホルダと、半導体基板上に絶縁体
を主体とする補修材を供給するための補修材供給ライン
と、半導体基板の表面を摩擦するためのパッドとを備
え、パッドの中心部に補修材供給ラインが設けられてお
り、パッドと半導体基板の表面との摩擦によって、半導
体基板の表面上に滴下された補修材を半導体基板上から
外部に押し出すように構成されている。
【００４０】この構成によれば、補修材の滴下機能、及
び、パッドによる摩擦機能により、ＣＭＰ処理によって
生じた絶縁膜の研磨傷等による凹部のみに選択的に補修
部材を埋め込むことができ、絶縁膜の表面を平坦に補修
することができる。
び、パッドによる摩擦機能により、ＣＭＰ処理によって
生じた絶縁膜の研磨傷等による凹部のみに選択的に補修
部材を埋め込むことができ、絶縁膜の表面を平坦に補修
することができる。
【００４１】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態に係る半導体装置の製造方法について説明す
る。図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３
（ａ）〜（ｃ）、図４（ａ）、（ｂ）は、第１の実施形
態に係るＣＭＰ処理を用いた半導体装置の製造工程を示
す断面図である。
の実施形態に係る半導体装置の製造方法について説明す
る。図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３
（ａ）〜（ｃ）、図４（ａ）、（ｂ）は、第１の実施形
態に係るＣＭＰ処理を用いた半導体装置の製造工程を示
す断面図である。
【００４２】まず、図１（ａ）に示す工程で、半導体基
板１上にシリコン酸化膜からなる下地絶縁膜２を形成し
た後、下地絶縁膜２上にタングステン（Ｗ）膜からなる
第１の配線用金属膜を形成し、フォトリソグラフィー及
びドライエッチングにより第１の配線用金属膜のパター
ニングを行い、第１の配線層３を形成する。その後、第
１の配線層３及び下地絶縁膜２上にノンドープのＣＶＤ
ＳｉＯ2膜からなる第１の絶縁膜４を形成する。
板１上にシリコン酸化膜からなる下地絶縁膜２を形成し
た後、下地絶縁膜２上にタングステン（Ｗ）膜からなる
第１の配線用金属膜を形成し、フォトリソグラフィー及
びドライエッチングにより第１の配線用金属膜のパター
ニングを行い、第１の配線層３を形成する。その後、第
１の配線層３及び下地絶縁膜２上にノンドープのＣＶＤ
ＳｉＯ2膜からなる第１の絶縁膜４を形成する。
【００４３】次に、図１（ｂ）に示す工程で、第１の絶
縁膜４上に、厚みが約２００ｎｍのＢＰＳＧ膜からなる
バッファ膜１５を形成した後、約３００℃〜６００℃程
度の熱処理温度で、１０分以上２時間以下の熱処理を行
う。
縁膜４上に、厚みが約２００ｎｍのＢＰＳＧ膜からなる
バッファ膜１５を形成した後、約３００℃〜６００℃程
度の熱処理温度で、１０分以上２時間以下の熱処理を行
う。
【００４４】次に、図１（ｃ）に示す工程で、バッファ
膜１５上にコンタクトホール形成用の開口を有するレジ
スト５を形成する。その後、レジスト５をマスクとし
て、バッファ膜１５及び第１の絶縁膜４のドライエッチ
ングを行い、第１の配線層３に到達するコンタクトホー
ルとなる開口部６を形成する。
膜１５上にコンタクトホール形成用の開口を有するレジ
スト５を形成する。その後、レジスト５をマスクとし
て、バッファ膜１５及び第１の絶縁膜４のドライエッチ
ングを行い、第１の配線層３に到達するコンタクトホー
ルとなる開口部６を形成する。
【００４５】次に、図２（ａ）に示す工程で、レジスト
５を除去した後、スパッタ法あるいはＣＶＤ法等によっ
て基板上の全面に、密着層の下層膜となる厚み約１０ｎ
ｍのＴｉ膜と密着層の上層膜となる厚み約１０ｎｍのＴ
ｉＮ膜と金属プラグとなる厚み１５０ｎｍのＷ膜とを順
次形成し、これらの積層膜からなる第１の金属膜７を形
成する。
５を除去した後、スパッタ法あるいはＣＶＤ法等によっ
て基板上の全面に、密着層の下層膜となる厚み約１０ｎ
ｍのＴｉ膜と密着層の上層膜となる厚み約１０ｎｍのＴ
ｉＮ膜と金属プラグとなる厚み１５０ｎｍのＷ膜とを順
次形成し、これらの積層膜からなる第１の金属膜７を形
成する。
【００４６】次に、図２（ｂ）に示す工程で、ＣＭＰ処
理により第１の絶縁膜４上に形成されている第１の金属
膜７を研磨除去して、開口部６内のみに第１の金属膜７
を残存させて、層間接続プラグ７ａを形成する。このと
き、ＣＭＰ処理において、第１の金属膜７の研磨速度は
大きく、下地のバッファ膜１５の研磨速度は非常に小さ
くなる条件で行われる。しかしながら、開口部６の高密
度領域には、エロージョンによる緩やかな窪み１６が形
成され、また、バッファ膜１５の表面にもスクラッチと
呼ばれる研磨傷による凹部８が発生する。
理により第１の絶縁膜４上に形成されている第１の金属
膜７を研磨除去して、開口部６内のみに第１の金属膜７
を残存させて、層間接続プラグ７ａを形成する。このと
き、ＣＭＰ処理において、第１の金属膜７の研磨速度は
大きく、下地のバッファ膜１５の研磨速度は非常に小さ
くなる条件で行われる。しかしながら、開口部６の高密
度領域には、エロージョンによる緩やかな窪み１６が形
成され、また、バッファ膜１５の表面にもスクラッチと
呼ばれる研磨傷による凹部８が発生する。
【００４７】次に、図２（ｃ）に示す工程で、気相の無
水弗酸（ＨＦ）を用いて、ノンドープのＣＶＤＳｉＯ2
膜からなる第１の絶縁膜４はほとんどエッチングせず
に、ＢＰＳＧ膜からなるバッファ膜１５のみを選択的に
除去する。これは、気相の弗酸を用いることによって、
第１の絶縁膜４を構成するノンドープのＣＶＤＳｉＯ2
膜のエッチレートをバッファ膜１５の構成材料であるＢ
ＰＳＧ膜の１％以下に抑えられることにより実現され
る。この結果、凹部８や緩やかな窪み１６が形成されて
いたバッファ膜１５のみが選択的に除去されることによ
り、平坦な第１の絶縁膜４の表面が露出する。
水弗酸（ＨＦ）を用いて、ノンドープのＣＶＤＳｉＯ2
膜からなる第１の絶縁膜４はほとんどエッチングせず
に、ＢＰＳＧ膜からなるバッファ膜１５のみを選択的に
除去する。これは、気相の弗酸を用いることによって、
第１の絶縁膜４を構成するノンドープのＣＶＤＳｉＯ2
膜のエッチレートをバッファ膜１５の構成材料であるＢ
ＰＳＧ膜の１％以下に抑えられることにより実現され
る。この結果、凹部８や緩やかな窪み１６が形成されて
いたバッファ膜１５のみが選択的に除去されることによ
り、平坦な第１の絶縁膜４の表面が露出する。
【００４８】次に、図３（ａ）に示す工程で、基板上
に、ＣＶＤ法によりフッ素（Ｆ）を含んだＳｉＯ2（Ｆ
ＳＧ）膜からなる第２の絶縁膜９を形成する。
に、ＣＶＤ法によりフッ素（Ｆ）を含んだＳｉＯ2（Ｆ
ＳＧ）膜からなる第２の絶縁膜９を形成する。
【００４９】次に、図３（ｂ）に示す工程で、第２の絶
縁膜９上に第２の配線層を形成するための配線用溝部形
成領域に開口を有するレジスト１０を形成する。
縁膜９上に第２の配線層を形成するための配線用溝部形
成領域に開口を有するレジスト１０を形成する。
【００５０】次に、図３（ｃ）に示す工程で、レジスト
１０をマスクにして、ドライエッチングにより第２の絶
縁膜９をエッチングした後、露出した第１の絶縁膜４を
所定の深さまでエッチングして、配線用溝部１１ａ〜１
１ｄを形成する。このとき、配線用溝部１１ｃ，１１ｄ
内には、層間接続プラグ７ａの上面が露出するように形
成する。
１０をマスクにして、ドライエッチングにより第２の絶
縁膜９をエッチングした後、露出した第１の絶縁膜４を
所定の深さまでエッチングして、配線用溝部１１ａ〜１
１ｄを形成する。このとき、配線用溝部１１ｃ，１１ｄ
内には、層間接続プラグ７ａの上面が露出するように形
成する。
【００５１】次に、図４（ａ）に示す工程で、レジスト
１０を除去した後、基板上に、スパッタ法あるいはめっ
き法等で、厚みの薄いＴａＮ膜と厚みの厚いＣｕ膜の積
層膜からなる第２の金属膜１２を形成する。
１０を除去した後、基板上に、スパッタ法あるいはめっ
き法等で、厚みの薄いＴａＮ膜と厚みの厚いＣｕ膜の積
層膜からなる第２の金属膜１２を形成する。
【００５２】次に、図４（ｂ）に示す工程で、ＣＭＰ処
理により第２の絶縁膜９上に形成されている第２の金属
膜１２を研磨除去して、配線用溝部１１ａ〜１１ｄ内の
みに第２の金属膜１２を残存させて、第２の配線層１２
ａ〜１２ｄを形成する。
理により第２の絶縁膜９上に形成されている第２の金属
膜１２を研磨除去して、配線用溝部１１ａ〜１１ｄ内の
みに第２の金属膜１２を残存させて、第２の配線層１２
ａ〜１２ｄを形成する。
【００５３】この構成によれば、第１の絶縁膜４上にバ
ッファ膜１５を形成した後に、ＣＭＰ処理により層間接
続プラグ７ａを形成するため、層間接続プラグ７ａ形成
時のＣＭＰ処理によるエロージョン現象による緩やかな
窪み１６や研磨傷等による凹部８はバッファ膜１５に形
成される。このバッファ膜１５を層間接続プラグ７ａ形
成後に選択的に除去することによって、バッファ膜１５
に存在する窪み１６や凹部８も同時になくなるので、こ
れらの影響によって発生していた配線ショート欠陥を防
止することができる。従って、バッファ膜１５を除去し
た後に、第２の絶縁膜９を形成し、ＣＭＰ処理を用いた
ダマシン法によりに上層配線となる第２の配線層１２ａ
〜１２ｄを形成しても配線ショート欠陥の発生がなく、
配線形成歩留まりを向上することができる。
ッファ膜１５を形成した後に、ＣＭＰ処理により層間接
続プラグ７ａを形成するため、層間接続プラグ７ａ形成
時のＣＭＰ処理によるエロージョン現象による緩やかな
窪み１６や研磨傷等による凹部８はバッファ膜１５に形
成される。このバッファ膜１５を層間接続プラグ７ａ形
成後に選択的に除去することによって、バッファ膜１５
に存在する窪み１６や凹部８も同時になくなるので、こ
れらの影響によって発生していた配線ショート欠陥を防
止することができる。従って、バッファ膜１５を除去し
た後に、第２の絶縁膜９を形成し、ＣＭＰ処理を用いた
ダマシン法によりに上層配線となる第２の配線層１２ａ
〜１２ｄを形成しても配線ショート欠陥の発生がなく、
配線形成歩留まりを向上することができる。
【００５４】なお、上記第１の実施形態では、第１の絶
縁膜としてＣＶＤＳｉＯ2膜を用い、バッファ膜として
ＢＰＳＧ膜を用いて説明したが、第１の絶縁膜に比べて
第２の絶縁膜のエッチレートが速く、第２の絶縁膜のみ
を選択的に除去できる第１及び第２の絶縁膜を用いれば
良い。
縁膜としてＣＶＤＳｉＯ2膜を用い、バッファ膜として
ＢＰＳＧ膜を用いて説明したが、第１の絶縁膜に比べて
第２の絶縁膜のエッチレートが速く、第２の絶縁膜のみ
を選択的に除去できる第１及び第２の絶縁膜を用いれば
良い。
【００５５】（第２の実施形態）本発明の第２の実施形
態に係る半導体装置の製造方法について説明する。図５
（ａ）〜（ｄ）、図６（ａ）〜（ｄ）は、第２の実施形
態に係るＣＭＰ処理を用いた半導体装置の製造工程を示
す断面図である。
態に係る半導体装置の製造方法について説明する。図５
（ａ）〜（ｄ）、図６（ａ）〜（ｄ）は、第２の実施形
態に係るＣＭＰ処理を用いた半導体装置の製造工程を示
す断面図である。
【００５６】まず、図５（ａ）に示す工程で、半導体基
板１上にシリコン酸化膜からなる下地絶縁膜２を形成し
た後、下地絶縁膜２上にタングステン（Ｗ）膜からなる
第１の配線用金属膜を形成し、フォトリソグラフィー及
びドライエッチングにより第１の配線用金属膜のパター
ニングを行い、第１の配線層３を形成する。その後、第
１の配線層３及び下地絶縁膜２上にノンドープのＣＶＤ
ＳｉＯ2膜からなる第１の絶縁膜４を形成する。このと
き、第１の絶縁膜４の表面には、第１の配線層３の上
に、第１の配線層３の膜厚分に相当する段差が生じる。
板１上にシリコン酸化膜からなる下地絶縁膜２を形成し
た後、下地絶縁膜２上にタングステン（Ｗ）膜からなる
第１の配線用金属膜を形成し、フォトリソグラフィー及
びドライエッチングにより第１の配線用金属膜のパター
ニングを行い、第１の配線層３を形成する。その後、第
１の配線層３及び下地絶縁膜２上にノンドープのＣＶＤ
ＳｉＯ2膜からなる第１の絶縁膜４を形成する。このと
き、第１の絶縁膜４の表面には、第１の配線層３の上
に、第１の配線層３の膜厚分に相当する段差が生じる。
【００５７】次に、図５（ｂ）に示す工程で、第１の絶
縁膜４の表面段差をなくするために、ＣＭＰ処理により
第１の絶縁膜４の表面研磨を行って平坦化する。このと
き、第１の絶縁膜４の表面には、ＣＭＰ処理による研磨
傷等による凹部８が発生する。
縁膜４の表面段差をなくするために、ＣＭＰ処理により
第１の絶縁膜４の表面研磨を行って平坦化する。このと
き、第１の絶縁膜４の表面には、ＣＭＰ処理による研磨
傷等による凹部８が発生する。
【００５８】次に、図５（ｃ）に示す工程で、第１の絶
縁膜４の表面上に凹部８を補修するための補修材１７を
滴下する。この補修材１７としては、例えばテトラエト
キシシラン、エタノール、水、ポリエチレングリコール
の混合溶液、あるいは、径が１０ｎｍ程度の微粒子シリ
カ粉末にエタノールとポリエチレングリコールの両方を
混ぜた混合溶液を用いる。
縁膜４の表面上に凹部８を補修するための補修材１７を
滴下する。この補修材１７としては、例えばテトラエト
キシシラン、エタノール、水、ポリエチレングリコール
の混合溶液、あるいは、径が１０ｎｍ程度の微粒子シリ
カ粉末にエタノールとポリエチレングリコールの両方を
混ぜた混合溶液を用いる。
【００５９】次に、図５（ｄ）に示す工程で、基板表面
にパッド１８を押し付け、パッド１８あるいはウェハホ
ルダ等を回転させてパッド１８と基板表面とを摩擦する
ことで、第１の絶縁膜４上の不要な補修材１７を基板上
から外部に押し出して、凹部８内のみに補修材１７ａを
埋め込み残存させる。この工程では、ＣＭＰ処理と同様
に基板表面をパッド１８で擦るためスクラッチが懸念さ
れるが、ここでは絶縁膜の研磨を目的としていないた
め、例えばポリエチレングリコール等の溶剤を多く混ぜ
ることで補修材１７の粘性を調整するとともに摩擦を減
らしたり、またパッド１８の圧力もスクラッチが起きな
い程度まで下げることでスクラッチの発生を防止するこ
とができる。
にパッド１８を押し付け、パッド１８あるいはウェハホ
ルダ等を回転させてパッド１８と基板表面とを摩擦する
ことで、第１の絶縁膜４上の不要な補修材１７を基板上
から外部に押し出して、凹部８内のみに補修材１７ａを
埋め込み残存させる。この工程では、ＣＭＰ処理と同様
に基板表面をパッド１８で擦るためスクラッチが懸念さ
れるが、ここでは絶縁膜の研磨を目的としていないた
め、例えばポリエチレングリコール等の溶剤を多く混ぜ
ることで補修材１７の粘性を調整するとともに摩擦を減
らしたり、またパッド１８の圧力もスクラッチが起きな
い程度まで下げることでスクラッチの発生を防止するこ
とができる。
【００６０】次に、図６（ａ）に示す工程で、パッド１
８を取り外した後、凹部８内のみに補修材１７ａが残存
する状態で、補修材１７ａ中に含まれる溶剤成分等を蒸
発させるために２００℃〜５００℃程度の熱処理を行
う。このとき、残存している補修材１７ａは、状態によ
っては若干体積収縮を起こし、表面が少しへこむことが
あるが、補修材１７の滴下、パッド１８による摩擦処
理、熱処理の工程を繰り返し行うことで、最終的なへこ
み量は最小限に抑えられる。
８を取り外した後、凹部８内のみに補修材１７ａが残存
する状態で、補修材１７ａ中に含まれる溶剤成分等を蒸
発させるために２００℃〜５００℃程度の熱処理を行
う。このとき、残存している補修材１７ａは、状態によ
っては若干体積収縮を起こし、表面が少しへこむことが
あるが、補修材１７の滴下、パッド１８による摩擦処
理、熱処理の工程を繰り返し行うことで、最終的なへこ
み量は最小限に抑えられる。
【００６１】次に、図６（ｂ）に示す工程で、補修部材
１７ａが埋め込まれた第１の絶縁膜４上に、ＣＶＤ法に
よりフッ素（Ｆ）を含んだＳｉＯ2（ＦＳＧ）膜からな
る第２の絶縁膜９を形成する。その後、第２の絶縁膜９
上に第２の配線層を形成するための配線用溝部形成領域
に開口を有するレジスト（図示せず）を形成した後、レ
ジストをマスクにして、ドライエッチングにより第２の
絶縁膜９を所定の深さまでエッチングを行い、配線用溝
部１１ｅ、１１ｆを形成する。
１７ａが埋め込まれた第１の絶縁膜４上に、ＣＶＤ法に
よりフッ素（Ｆ）を含んだＳｉＯ2（ＦＳＧ）膜からな
る第２の絶縁膜９を形成する。その後、第２の絶縁膜９
上に第２の配線層を形成するための配線用溝部形成領域
に開口を有するレジスト（図示せず）を形成した後、レ
ジストをマスクにして、ドライエッチングにより第２の
絶縁膜９を所定の深さまでエッチングを行い、配線用溝
部１１ｅ、１１ｆを形成する。
【００６２】次に、図６（ｃ）に示す工程で、レジスト
を除去した後、基板上に、スパッタ法あるいはめっき法
等で、厚みの薄いＴａＮ膜と厚みの厚いＣｕ膜の積層膜
からなる第２の金属膜１２を形成する。
を除去した後、基板上に、スパッタ法あるいはめっき法
等で、厚みの薄いＴａＮ膜と厚みの厚いＣｕ膜の積層膜
からなる第２の金属膜１２を形成する。
【００６３】次に、図６（ｄ）に示す工程で、ＣＭＰ処
理により第２の絶縁膜９上に形成されている第２の金属
膜１２を研磨除去して、配線用溝部１１ｅ、１１ｆ内の
みに第２の金属膜１２を残存させて、第２の配線層１２
ｅ、１２ｆを形成する。
理により第２の絶縁膜９上に形成されている第２の金属
膜１２を研磨除去して、配線用溝部１１ｅ、１１ｆ内の
みに第２の金属膜１２を残存させて、第２の配線層１２
ｅ、１２ｆを形成する。
【００６４】この構成によれば、ＣＭＰ処理で生じた第
１の絶縁膜４の研磨傷等による凹部８には、補修材１７
ａが選択的に埋め込まれて補修されるので、第１の絶縁
膜４の表面は平坦化され、凹部８の影響によって発生し
ていた配線ショート欠陥を防止することができる。従っ
て、第１の絶縁膜４の凹部８を補修部材１７ａで補修し
た後に、第２の絶縁膜９を形成し、ＣＭＰ処理を用いた
ダマシン法により上層配線となる第２の配線層１２ｅ、
１２ｆを形成しても配線ショート欠陥の発生がなく、配
線形成歩留まりを向上することができる。また、パッド
１８により余分な補修材１７を除去する方法のため、単
純にスピンオン法で補修材を塗布したのみで余分な補修
材の除去工程がない場合と比較し補修材１７の粘度を高
くすることができ、且つ、深い傷でも埋め込むことがで
きるとともに、正常な領域上には補修材は残らないた
め、将来的に微細化に伴う縦方向のスケーリングに影響
を与えることなく補修することができる。
１の絶縁膜４の研磨傷等による凹部８には、補修材１７
ａが選択的に埋め込まれて補修されるので、第１の絶縁
膜４の表面は平坦化され、凹部８の影響によって発生し
ていた配線ショート欠陥を防止することができる。従っ
て、第１の絶縁膜４の凹部８を補修部材１７ａで補修し
た後に、第２の絶縁膜９を形成し、ＣＭＰ処理を用いた
ダマシン法により上層配線となる第２の配線層１２ｅ、
１２ｆを形成しても配線ショート欠陥の発生がなく、配
線形成歩留まりを向上することができる。また、パッド
１８により余分な補修材１７を除去する方法のため、単
純にスピンオン法で補修材を塗布したのみで余分な補修
材の除去工程がない場合と比較し補修材１７の粘度を高
くすることができ、且つ、深い傷でも埋め込むことがで
きるとともに、正常な領域上には補修材は残らないた
め、将来的に微細化に伴う縦方向のスケーリングに影響
を与えることなく補修することができる。
【００６５】（第３の実施形態）本発明の第３の実施形
態に係る半導体製造装置について説明する。図７は、第
３の実施形態に係るＣＭＰ処理に用いる半導体製造装置
を模式的に示す断面図である。この製造装置は、第２の
実施形態の半導体装置の製造方法における研磨傷への補
修材を埋め込む工程に使用するものである。
態に係る半導体製造装置について説明する。図７は、第
３の実施形態に係るＣＭＰ処理に用いる半導体製造装置
を模式的に示す断面図である。この製造装置は、第２の
実施形態の半導体装置の製造方法における研磨傷への補
修材を埋め込む工程に使用するものである。
【００６６】この半導体製造装置は、主要な構成部材と
しては、半導体基板１を保持するためのウェハホルダ１
９と、半導体基板１の表面上を摩擦するためのパッド１
８と、半導体基板１上に補修材１７を供給するための補
修材供給ライン２０とを備え、前記パッドの中心部に前
記補修材供給ライン２０が設けられており、補修材１７
は、補修材供給ライン２０を通じて半導体基板（ウェ
ハ）１の表面上の中心付近に供給されるように構成され
ている。
しては、半導体基板１を保持するためのウェハホルダ１
９と、半導体基板１の表面上を摩擦するためのパッド１
８と、半導体基板１上に補修材１７を供給するための補
修材供給ライン２０とを備え、前記パッドの中心部に前
記補修材供給ライン２０が設けられており、補修材１７
は、補修材供給ライン２０を通じて半導体基板（ウェ
ハ）１の表面上の中心付近に供給されるように構成され
ている。
【００６７】そして、パッド１８は、例えばポリウレタ
ン等の素材からなり、回転機構を有することで半導体基
板１上の表面を擦る機能を有する。また、ウェハホルダ
１９は、例えば回転させる機構を有することで半導体基
板１とパッド１８との摩擦の均一性の向上が図れる構成
になっている。また、補修材１７としては、第２の実施
形態でも述べたが、例えばテトラエトキシシラン、エタ
ノール、水、ポリエチレングリコールの混合溶液、ある
いは、径が１０ｎｍ程度の微粒子シリカ粉末とエタノー
ル、ポリエチレングリコールとを混ぜた混合溶液を用い
る。
ン等の素材からなり、回転機構を有することで半導体基
板１上の表面を擦る機能を有する。また、ウェハホルダ
１９は、例えば回転させる機構を有することで半導体基
板１とパッド１８との摩擦の均一性の向上が図れる構成
になっている。また、補修材１７としては、第２の実施
形態でも述べたが、例えばテトラエトキシシラン、エタ
ノール、水、ポリエチレングリコールの混合溶液、ある
いは、径が１０ｎｍ程度の微粒子シリカ粉末とエタノー
ル、ポリエチレングリコールとを混ぜた混合溶液を用い
る。
【００６８】以下、この半導体製造装置の動作について
説明する。
説明する。
【００６９】まず、ＣＭＰ処理工程が終わった半導体基
板１をウェハホルダ１９にセットした後、補修材供給ラ
イン２０から補修材１７を半導体基板１の表面上に供給
する。
板１をウェハホルダ１９にセットした後、補修材供給ラ
イン２０から補修材１７を半導体基板１の表面上に供給
する。
【００７０】次に、補修材１７を供給した後、あるい
は、補修材１７を供給するのとほぼ並行してパッド１８
を回転させることにより、半導体基板１の表面上をパッ
ド１８で擦り、不要な補修材１７を半導体基板１の周囲
から外部に押し出す。このとき、補修材１７を供給する
のと並行してパッド１８を擦る場合には、途中で補修材
１７の供給を中止する。
は、補修材１７を供給するのとほぼ並行してパッド１８
を回転させることにより、半導体基板１の表面上をパッ
ド１８で擦り、不要な補修材１７を半導体基板１の周囲
から外部に押し出す。このとき、補修材１７を供給する
のと並行してパッド１８を擦る場合には、途中で補修材
１７の供給を中止する。
【００７１】次に、補修材１７の供給を中止した後、し
ばらくパッド１８を半導体基板１の表面上で回転させ
て、研磨傷等による凹部（へこみ部）以外の不要な補修
材１７を半導体基板１上から外部に完全に押し出してし
まったら処理を終了する。なお、補修材１７の供給を中
止した後、場合によりエタノール等の液体を若干量供給
することでパッド１８のすべりの円滑化を図ってもよ
い。
ばらくパッド１８を半導体基板１の表面上で回転させ
て、研磨傷等による凹部（へこみ部）以外の不要な補修
材１７を半導体基板１上から外部に完全に押し出してし
まったら処理を終了する。なお、補修材１７の供給を中
止した後、場合によりエタノール等の液体を若干量供給
することでパッド１８のすべりの円滑化を図ってもよ
い。
【００７２】その後、半導体基板１に熱処理を施して、
へこみ部に残存している補修材１７中の液体成分を蒸発
させる。場合によっては熱処理後、この半導体製造装置
による補修材１７の埋め込み処理、及び、液体成分を蒸
発させる熱処理を、繰り返すことで凹部への補修材１７
の埋め込み量が増加し、さらに平坦性が向上することが
できる。
へこみ部に残存している補修材１７中の液体成分を蒸発
させる。場合によっては熱処理後、この半導体製造装置
による補修材１７の埋め込み処理、及び、液体成分を蒸
発させる熱処理を、繰り返すことで凹部への補修材１７
の埋め込み量が増加し、さらに平坦性が向上することが
できる。
【００７３】この構成によれば、補修材の滴下機能、及
び、パッドによる摩擦機能により、ＣＭＰ処理によって
生じた絶縁膜の研磨傷等による凹部のみに選択的に補修
部材を埋め込むことができ、絶縁膜の表面を平坦に補修
することができる。
び、パッドによる摩擦機能により、ＣＭＰ処理によって
生じた絶縁膜の研磨傷等による凹部のみに選択的に補修
部材を埋め込むことができ、絶縁膜の表面を平坦に補修
することができる。
【００７４】
【発明の効果】以上説明したように、本発明の第１の半
導体装置の製造によれば、バッファ膜を用いてＣＭＰ処
理によるエロージョン現象による緩やかな窪みや研磨傷
等による凹部を選択的に除去するため、ＣＭＰ処理を用
いたダマシン法により上層配線を形成しても配線ショー
ト欠陥の発生がなく、配線形成歩留まりを向上すること
ができる。
導体装置の製造によれば、バッファ膜を用いてＣＭＰ処
理によるエロージョン現象による緩やかな窪みや研磨傷
等による凹部を選択的に除去するため、ＣＭＰ処理を用
いたダマシン法により上層配線を形成しても配線ショー
ト欠陥の発生がなく、配線形成歩留まりを向上すること
ができる。
【００７５】また、本発明の第２の半導体装置の製造方
法によれば、ＣＭＰ処理で生じた絶縁膜の研磨傷等によ
る凹部には、補修材が選択的に埋め込まれて補修され、
絶縁膜の表面は平坦化されるため、ＣＭＰ処理を用いた
ダマシン法により上層配線を形成しても配線ショート欠
陥の発生がなく、配線形成歩留まりを向上することがで
きる。
法によれば、ＣＭＰ処理で生じた絶縁膜の研磨傷等によ
る凹部には、補修材が選択的に埋め込まれて補修され、
絶縁膜の表面は平坦化されるため、ＣＭＰ処理を用いた
ダマシン法により上層配線を形成しても配線ショート欠
陥の発生がなく、配線形成歩留まりを向上することがで
きる。
【００７６】本発明の半導体製造装置によれば、補修材
の滴下機能、及び、パッドによる摩擦機能により、ＣＭ
Ｐ処理によって生じた絶縁膜の研磨傷等による凹部のみ
に選択的に補修部材を埋め込むことができ、絶縁膜の表
面を平坦に補修することができる。
の滴下機能、及び、パッドによる摩擦機能により、ＣＭ
Ｐ処理によって生じた絶縁膜の研磨傷等による凹部のみ
に選択的に補修部材を埋め込むことができ、絶縁膜の表
面を平坦に補修することができる。
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に
係る第１の半導体装置の製造工程のうち開口部を形成す
る工程までの断面図
係る第１の半導体装置の製造工程のうち開口部を形成す
る工程までの断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に
係る第１の半導体装置の製造工程のうちバッファ膜を除
去する工程までの断面図
係る第１の半導体装置の製造工程のうちバッファ膜を除
去する工程までの断面図
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に
係る第１の半導体装置の製造工程のうち配線用溝部を形
成する工程までの断面図
係る第１の半導体装置の製造工程のうち配線用溝部を形
成する工程までの断面図
【図４】（ａ）、（ｂ）は、本発明の第１の実施形態に
係る第１の半導体装置の製造工程のうち第２の配線層を
形成する工程までの断面図
係る第１の半導体装置の製造工程のうち第２の配線層を
形成する工程までの断面図
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態に
係る第２の半導体装置の製造工程のうち補修材をパッド
で擦る工程までの断面図
係る第２の半導体装置の製造工程のうち補修材をパッド
で擦る工程までの断面図
【図６】（ａ）〜（ｄ）は、本発明の第２の実施形態に
係る第２の半導体装置の製造工程のうち第２の配線層を
形成する工程までの断面図
係る第２の半導体装置の製造工程のうち第２の配線層を
形成する工程までの断面図
【図７】本発明の第３の実施形態に係る半導体製造装置
を模式的に示す断面図
を模式的に示す断面図
【図８】（ａ）〜（ｄ）は、従来の第１の半導体装置の
製造工程のうち配線用溝部領域に開口を有するレジスト
を形成する工程までの断面図
製造工程のうち配線用溝部領域に開口を有するレジスト
を形成する工程までの断面図
【図９】（ａ）〜（ｃ）は、従来の第１の半導体装置の
製造工程のうち第２の配線層を形成する工程までの断面
図
製造工程のうち第２の配線層を形成する工程までの断面
図
【図１０】（ａ）〜（ｃ）は、従来の第２の半導体装置
の製造工程のうち第１の絶縁膜を形成する工程までの断
面図
の製造工程のうち第１の絶縁膜を形成する工程までの断
面図
【図１１】（ａ）〜（ｃ）は、従来の第２の半導体装置
の製造工程のうち第２の配線層を形成する工程までの断
面図
の製造工程のうち第２の配線層を形成する工程までの断
面図
【図１２】図１０（ｃ）におけるＣＭＰ処理において配
線ショート欠陥が発生する原理について説明するための
断面図
線ショート欠陥が発生する原理について説明するための
断面図
１ 半導体基板
２ 下地絶縁膜
３ 第１の配線層
４ 第１の絶縁膜
５ レジスト
６ 開口部
７ 第１の金属膜
７ａ 層間接続プラグ
８ 凹部
９ 第２の絶縁膜
１０ レジスト
１１ａ，１１ｂ，１１ｃ，１１ｄ 配線用溝部
１１ｅ，１１ｆ 配線用溝部
１２ 第２の金属膜
１２ａ，１２ｂ，１２ｃ，１２ｄ 第２の配線層
１２ｅ，１２ｆ 第２の配線層
１５ バッファ膜
１６ 窪み
１７ 補修材
１７ａ 残存している補修材
１８ パッド
１９ ウェハホルダ
２０ 補修材供給ライン
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 3C058 AA07 AC01 BA02 CA01 CB02
DA12 DA17
5F033 HH11 HH21 HH32 JJ18 JJ19
JJ33 KK19 MM01 MM12 MM13
NN06 NN07 NN15 NN19 PP06
PP15 PP27 PP28 QQ08 QQ09
QQ11 QQ35 QQ37 QQ48 QQ49
QQ74 RR04 RR11 RR15 SS11
TT02 XX01 XX31
5F043 AA33 DD12 DD16 DD30 FF07
GG03
Claims (10)
- 【請求項１】 半導体基板の上に第１の絶縁膜を形成す
る工程（ａ）と、 前記第１の絶縁膜上にバッファ膜を形成する工程（ｂ）
と、 前記第１の絶縁膜及び前記バッファ膜に開口部を形成す
る工程（ｃ）と、 前記開口部を含む前記バッファ膜上に第１の金属膜を形
成する工程（ｄ）と、 前記バッファ膜上に形成された前記第１の金属膜をＣＭ
Ｐ処理により研磨除去して、前記開口部内のみに前記第
１の金属膜を残存させる工程（ｅ）と、 前記工程（ｅ）の後に、前記バッファ膜を選択的に除去
する工程（ｆ）とを備えていることを特徴とする半導体
装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記工程（ｆ）の後に、半導体基板の上に第２の絶縁膜
を形成する工程（ｇ）と、 少なくとも前記第２の絶縁膜をエッチングして、配線用
溝部を形成する工程（ｈ）と、 前記配線用溝部を含む前記第２の絶縁膜上に第２の金属
膜を形成する工程（ｉ）と、 前記第２の絶縁膜上に形成された前記第２の金属膜をＣ
ＭＰ処理により研磨除去して、前記配線用溝部内のみに
前記第２の金属膜を残存させる工程（ｊ）とを有してい
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記工程（ｈ）では、前記第２の絶縁膜をエッチングし
た後、露出した第１の絶縁膜を所定の深さまでエッチン
グして前記配線用溝部を形成し、前記配線用溝部内に前
記第１の金属膜の上面を露出させることを特徴とする半
導体装置の製造方法。 - 【請求項４】 請求項１〜３のうちのいずれか１項に記
載の半導体装置の製造方法において、 前記工程（ａ）の前に、半導体基板上に下地絶縁膜を形
成した後、下地絶縁膜上に配線層を形成する工程を有
し、 前記工程（ａ）では、前記下地絶縁膜及び前記配線層の
上に前記第１の絶縁膜を形成し、 前記工程（ｃ）では、前記配線層に到達するように前記
開口部を形成し、 前記工程（ｅ）では、前記開口部内のみに前記第１の金
属膜からなる層間接続プラグを形成することを特徴とす
る半導体装置の製造方法。 - 【請求項５】 請求項１〜４のうちのいずれか１項に記
載の半導体装置の製造方法において、 前記第１の絶縁膜は、ノンドープのＳｉＯ2膜からな
り、 前記バッファ膜は、ＢＰＳＧ膜からなり、 前記工程（ｆ）では、気相の無水弗酸を用いて、前記Ｂ
ＰＳＧ膜を選択的に除去することを特徴とする半導体装
置の製造方法。 - 【請求項６】 半導体基板の上に第１の絶縁膜を形成す
る工程（ａ）と、 前記第１の絶縁膜の表面をＣＭＰ処理により研磨除去す
る工程（ｂ）と、 前記工程（ｂ）の後に、前記第１の絶縁膜上に絶縁体を
主体とする補修材を滴下する工程（ｃ）と、 前記第１の絶縁膜上の前記補修材を除去し、前記第１の
絶縁膜に形成されている凹部内のみに前記補修材を残存
させる工程（ｄ）と、 前記工程（ｄ）の後に、前記補修材に含まれる液体成分
を蒸発させるための熱処理を行う工程（ｅ）とを備えて
いることを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 前記工程（ｅ）の後に、半導体基板の上に第２の絶縁膜
を形成する工程（ｆ）と、 前記第２の絶縁膜を所定の深さまでエッチングして、配
線用溝部を形成する工程（ｇ）と、 前記配線用溝部を含む前記第２の絶縁膜上に金属膜を形
成する工程（ｈ）と、 前記第２の絶縁膜上に形成された前記金属膜をＣＭＰ処
理により研磨除去して、前記配線用溝部内のみに前記金
属膜を残存させる工程（ｉ）とを有していることを特徴
とする半導体装置の製造方法。 - 【請求項８】 請求項６又は７記載の半導体装置の製造
方法において、 前記工程（ｄ）では、前記半導体基板の表面にパッドを
押し付け、前記半導体基板の表面と前記パッドとを摩擦
することによって、前記第１の絶縁膜上の前記補修材を
基板上から外部に押し出し、前記第１の絶縁膜に形成さ
れている凹部内のみに前記補修材を埋め込んで残存させ
ることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項６〜８のうちのいずれか１項に記
載の半導体装置の製造方法において、 前記補修材は、テトラエトキシシランとエタノールと水
とポリエチレングリコールからなる混合溶液、あるい
は、微粒子シリカ粉末とエタノールとポリエチレングリ
コールとからなる混合溶液であることを特徴とする半導
体装置の製造方法。 - 【請求項１０】 半導体基板を保持するためのウェハホ
ルダと、 前記半導体基板上に絶縁体を主体とする補修材を供給す
るための補修材供給ラインと、 前記半導体基板の表面を摩擦するためのパッドとを備
え、 前記パッドの中心部に前記補修材供給ラインが設けられ
ており、 前記パッドと前記半導体基板の表面との摩擦によって、
前記半導体基板の表面上に滴下された前記補修材を前記
半導体基板上から外部に押し出すように構成されている
ことを特徴とする半導体製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001281432A JP2003092300A (ja) | 2001-09-17 | 2001-09-17 | 半導体装置の製造方法及び半導体製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001281432A JP2003092300A (ja) | 2001-09-17 | 2001-09-17 | 半導体装置の製造方法及び半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003092300A true JP2003092300A (ja) | 2003-03-28 |
Family
ID=19105260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001281432A Pending JP2003092300A (ja) | 2001-09-17 | 2001-09-17 | 半導体装置の製造方法及び半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003092300A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096324A (ja) * | 2005-09-28 | 2007-04-12 | Samsung Electronics Co Ltd | 金属配線構造を形成する方法 |
| US7282451B2 (en) | 2005-08-31 | 2007-10-16 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having metal interconnect layers therein |
| WO2010084538A1 (ja) * | 2009-01-20 | 2010-07-29 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2016513200A (ja) * | 2013-01-31 | 2016-05-12 | シーメンス エナジー インコーポレイテッド | 超合金部品の局所修理 |
-
2001
- 2001-09-17 JP JP2001281432A patent/JP2003092300A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7282451B2 (en) | 2005-08-31 | 2007-10-16 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having metal interconnect layers therein |
| JP2007096324A (ja) * | 2005-09-28 | 2007-04-12 | Samsung Electronics Co Ltd | 金属配線構造を形成する方法 |
| WO2010084538A1 (ja) * | 2009-01-20 | 2010-07-29 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2016513200A (ja) * | 2013-01-31 | 2016-05-12 | シーメンス エナジー インコーポレイテッド | 超合金部品の局所修理 |
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