KR100831265B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법을 제공한다. 이 방법은 복수개의 홈을 갖는 절연막 패턴을 형성하는 단계와, 절연막 패턴 상부 및 홈 내벽에 장벽금속층을 형성하는 단계와, 장벽금속층 상에 홈을 채우는 금속막을 형성하는 단계와, 금속막을 화학기계적연마하여 장벽금속층을 노출시키는 단계와, 절연막 패턴 상의 장벽금속층을 화학기계적연마하여 절연막 패턴을 노출시키는 단계와, 상기 절연막 패턴이 노출된 후에, 상기 절연막 패턴 상에 배선 패턴 형성용 몰드층을 형성하는 단계와, 상기 몰드층 상에 배선금속막을 형성하는 단계 및 상기 배선 금속막을 화학기계적 연마하여 배선 패턴을 형성하는 단계를 포함한다.
딤플, 구리, 텅스텐, 화학적기계적연마

Description

반도체 소자의 제조 방법{Method of Fabricating A Semiconductor Device}
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 4 내지 도 7은 본 발명의 구현예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더 구체적으로는 화학기계적 연마공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
화학기계적연마공정(CMP; Chemical Mechanical Polishing)은 절연막의 평탄화 및 다마신 공정의 금속막 평탄화에 주로 사용되고 있다. 빠른 응답속도의 고성능 반도체 소자에서 전기전도성이 우수한 구리를 배선층으로 사용하고 있다. 이때, 구리 배선은 싱글 다마신 또는 듀얼 다마신 등의 다마신 공정을 이용하여 형성한다.
다마신 공정에서 배선 패턴 이외의 영역의 금속층은 화학기계적 연마되어 절연막이 노출되는 것이 요구되지만, 하부의 평탄화가 제대로 이뤄지지 않은 경우 금 속막의 일부분이 절연막 상에 잔존하여 누설전류의 원인이 되거나 소자의 성능을 저하시키는 원인이 될 수 있다.
도 1 내지 도 3은 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 일반적으로 반도체 소자의 콘택 패턴은 텅스텐으로 형성되고 있다. 반도체 기판(10) 상에 층간 절연막(12)을 형성하고, 층간 절연막(12)을 식각하여 복수개의 홈을 형성한다. 층간 절연막(12) 상에 홈을 채우는 금속막(14)을 형성한다. 금속막(14)은 텅스텐일 수 있고, 금속막(14)을 형성하기 전에 기판의 전면에 콘포말한 장벽금속막을 더 형성할 수도 있다.
반도체 소자에서 콘택 패턴 또는 배선 패턴은 패턴 밀도가 높은 부분과 낮은 부분을 가질 수 있다. 따라서, 도시된 것과 같이 층간 절연막(12)에서 금속막(14)이 채워진 홈의 밀도가 높은 부분과 낮은 부분을 가질 수 있다.
도 2를 참조하면, 금속막(14)을 화학기계적연마공정을 이용하여 연마하여 층간 절연막(12)을 노출시키고, 홈 내에 채워진 금속 패턴(14a), 예컨대 콘택 패턴을 형성한다. 금속막(14)의 연마공정에서 금속막(14)에 대한 연마 선택비가 높은 슬러리가 사용된다. 이 슬러리는 산화막에 대한 금속의 선택비가 약 50배 이상일 수 있다. 따라서, 층간 절연막(12)에 비해 금속막(14)이 더 많이 제거되어, 금속패턴(14a)의 밀도가 높고 층간 절연막(12)의 밀도가 낮은 영역에서 딤플(12a)이 형성된다.
금속패턴(14a)이 형성된 기판의 전면에 몰드절연막(16)을 형성하고, 몰드 절 연막(16) 상에 다마신 공정을 위한 배선 금속막(18)을 형성한다. 몰드 절연막(16)은 딤플(12a)의 형태가 전달되어 다른 영역보다 리세스된 영역을 가진다. 따라서, 리세스된 영역에서 배선 금속막(18)이 두껍게 형성될 수 있다.
도 3을 참조하면, 배선 금속막(18)을 화학기계적 연마공정을 이용하여 연마하여 몰드 절연막(16)을 노출시키고, 기판의 소정부분에 금속 배선층(미도시)을 형성한다. 몰드 절연막(16) 상에서 금속막이 완전히 제거되어야 하지만, 딤플(12a)이 형성된 영역의 낮아진 몰드 절연막(16) 상에 금속막(18a)이 남을 수 있다. 금속막의 잔유물(18a)은 후속공정에서 오염원이 되거나, 누설전류의 원인이 되어 소자의 결함을 유도할 수 있다.
본 발명의 기술적 과제는 화학기계적 연마공정시 패턴 밀도에 의한 딤플을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 기술적 과제는 화학기계적 연마공정 후 패턴 밀도와 관계없이 평탄한 연마면을 얻을 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 기술적 과제를 달성하기 위하여 2단계 연마공정을 포함하는 반도체 소자의 제조 방법을 제공한다. 이 방법은 복수개의 홈을 갖는 절연막 패턴을 형성하는 단계와, 절연막 패턴 상부 및 홈 내벽에 장벽금속층을 형성하는 단계와, 장벽금속층 상에 홈을 채우는 금속막을 형성하는 단계와, 금속막을 화학기계적연마하여 장벽금속층을 노출시키는 단계와, 절연막 패턴 상의 장벽금속층을 화학기계적연마하여 절연막 패턴을 노출시키는 단계와, 상기 절연막 패턴이 노출된 후에, 상기 절연막 패턴 상에 배선 패턴 형성용 몰드층을 형성하는 단계와, 상기 몰드층 상에 배선금속막을 형성하는 단계; 및 상기 배선 금속막을 화학기계적 연마하여 배선 패턴을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 구현예를 설명한다.
(구현예)
도 4 내지 도 7은 본 발명의 구현예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4를 참조하면, 복수개의 홈(52)을 가지는 물질막 패턴(50)을 형성한다. 물질막 패턴(50)은 반도체 기판일 수도 있고, 기판 상에 형성된 절연막일 수도 있다. 예컨대, 홈(52)은 트렌치 소자분리기술에서 기판에 형성된 트렌치 영역이거나, 하부 도전영역과 연결되는 연결구조물을 형성하기 위한 것일 수도 있다.
본 발명의 구현예에서는 홈(52)은 하부 도전영역에 연결되는 콘택 플러그 등의 연결구조물을 형성하기 위한 것으로 예를 들어 설명한다. 이 경우 물질막 패턴(50)은 절연막 패턴일 수 있다. 홈(52)을 갖는 절연막 패턴(50) 상에 콘포말하게 장벽금속층(54)을 형성한다. 장벽금속층(54) 상에 홈들(52)을 채우는 금속막(54)을 형성한다. 금속막(54)은 텅스텐으로 형성될 수 있고, 장벽금속층(54)은 텅스텐과 절연막의 접합을 위한 글루층으로써 티타늄/티타늄질화막으로 형성될 수 있다.
도 5를 참조하면, 제 1 단계 화학기계적 연마공정을 이용하여 금속막(54)을 연마한다. 이 때, 제 1 단계 연마공정에서 장벽금속층(54) 대비 금속막(54)에 대한 연마선택성이 우수한 슬러리를 사용한다. 금속막(54)에 대한 연마선택성이 우수한 슬러리를 사용함으로써, 장벽금속층(54) 상의 금속막(54)을 연마할 수 있고, 장벽금속층(54)에서 연마가 저지되어 하부의 절연막 패턴이 연마되는 것을 막을 수 있 다. 종래에는 연마대상물질인 금속막의 밀도가 높고 절연막의 밀도가 낮은 부분에서 과연마로 인한 딤플이 발생하였다. 그러나, 본 발명에서는 절연막 패턴(52)을 덮고 있는 장벽금속층(54)에 대해 연마속도가 낮은 슬러리를 사용함으로써, 금속막의 밀도가 높고 절연막의 밀도가 낮은 영역에서도 장벽금속층(54)에 의해 금속막 및 절연막이 과연마되는 것이 방지된다.
도 6을 참조하면, 장벽금속층(54)이 노출될 때까지 금속막(54)을 연마하여 홈(52) 내에 채워진 금속 패턴(56a)을 형성하고 제 2 단계 화학기계적 연마공정을 실시한다. 제 2 단계 화학기계적 연마공정은 장벽금속층(54)와 금속막(56)에 대한 연마선택성이 동일한 슬러리를 이용하는 것이 바람직하다. 제 1 단계에 연마공정에서 장벽금속층(54) 상의 일부분에 금속막(54)의 잔유물이 남더라도 제 2 단계 연마공정에서 금속막의 잔유물 및 장벽금속층(54)이 완전히 제거되어 절연막 패턴(50)이 노출될 수 있다.
본 발명에 따르면, 2 단계의 연마공정을 실시함으로써 절연막 패턴(50)의 복수개의 홈(52) 내에 채워진 금속 패턴(56a)을 형성할 수 있고, 금속 패턴(56a)의 형성 밀도가 높은 영역에서 금속 패턴(56a) 및 절연막 패턴(50)이 과도하게 연마되어 리세스된 딤플을 형성하지 않는다.
도 7을 참조하면, 계속해서 금속 패턴(56a)이 형성된 기판의 전면에 다마신 공정을 위한 몰드층(58)을 더 형성할 수도 있다. 몰드층(58)은 금속 배선을 형성하기 위한 홈을 소정영역에 가질 수 있으며, 이들 홈들은 앞서 형성된 금속 패턴(54a)이 노출된 부분과 노출되지 않은 부분을 가질 수 있다.
계속해서 도 7을 참조하면, 몰드층(58) 상에 배선금속막(60)을 형성한다. 배선금속막(60)으로는 구리막이 사용될 수 있으며, 구리막은 전기화학도금(ECP;Electro Chemical Plating)으로 형성할 수 있다. 구체적으로, 스퍼터링과 같은 물리적 증착법을 사용하여 몰드층(58) 상에 시드층을 형성하고, 증착된 시드층 상에 구리막을 도금한다.
배선금속막(60)으로서 구리막 대신에 알루미늄막을 사용할 수도 있다. 알루미늄막은 구리막에 비해 전기전도성이 다소 낮으나 증착이 용이한 장점이 있어 반도체 장치의 배선금속으로 많이 사용되며, 다마신 공정으로 배선층을 형성할 수도 있다.
종래에는 선행공정인 하부 금속 패턴 형성에서 기판의 소정영역, 즉 금속 패턴의 밀도가 높은 부분에서 딤플이 형성되어 딤플 상에 형성된 몰드층도 다른 영역보다 낮은 리세스된 영역을 가졌다. 이로 인해, 몰드층의 리세스된 영역에서 배선 금속층이 두껍게 형성되는 문제가 있었다. 그러나, 본 발명에 따르면, 하부층에 딤플이 형성되지 않기 때문에, 몰드층(58)을 평탄하게 형성할 수 있으며, 몰드층(58) 상에 형성된 배선금속막(60)도 균일하게 형성할 수 있다.
도 7을 참조하면, 평탄화 공정, 예컨대 화학기계적연마공정을 이용하여 배선금속막(60)을 연마하여 몰드층(58)을 노출시키고, 몰드층(58) 내에 배선 패턴(60a)을 형성한다.
본 발명에서 몰드층(58)의 상부면이 균일하고 평탄하게 형성되기 때문에, 배선 패턴(60a) 형성 후 종래와 같은 배선금속막의 잔유물이 몰드층(58) 상에 잔존하 지 않는다. 따라서, 금속막의 잔유물로 인한 결함을 방지하여 장치의 수율이 향상될 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
상술한 것과 같이 본 발명은 2 단계 화학기계적 연마공정을 이용하여 패턴 밀도의 영역별 편차가 큰 금속 패턴을 형성하기 때문에, 연마속도의 차이로 인한 딤플의 형성을 막을 수 있다.
그 결과, 후속공정에서 형성되는 패턴 형성시 기판의 표면 굴곡으로 인해 잔유물이 남는 것을 방지할 수 있다. 후속공정에서 형성되는 패턴이 배선 패턴인 경우 구리 다마신 공정을 사용할 수 있고, 이 경우 하부층에 딤플이 형성되지 않아 몰드층은 균일하고 평탄한 표면을 가질 수 있다. 따라서, 구리막의 화학기계적 연마 후 몰드층 상에 오염 및 누설전류의 원인이 되는 구리 잔유물이 남는 것을 막을 수 있다.

Claims (6)

  1. 복수개의 홈을 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴 상부 및 상기 홈 내벽에 장벽금속층을 형성하는 단계;
    상기 장벽금속층 상에 상기 홈을 채우는 금속막을 형성하는 단계;
    상기 금속막을 화학기계적연마하여 상기 장벽금속층을 노출시키는 단계;
    상기 절연막 패턴 상의 상기 장벽금속층을 화학기계적연마하여 상기 절연막 패턴을 노출시키는 단계;
    상기 절연막 패턴이 노출된 후에, 상기 절연막 패턴 상에 배선 패턴 형성용 몰드층을 형성하는 단계;
    상기 몰드층 상에 배선금속막을 형성하는 단계; 및
    상기 배선 금속막을 화학기계적 연마하여 배선 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 금속막을 연마하여 상기 장벽금속층을 노출시키는 단계는 상기 장벽금속층 대비 상기 금속막의 연마 선택성이 우수한 슬러리를 이용하는 것을 특징으로 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 장벽금속층을 연마하여 상기 절연막 패턴을 노출시키는 단계는 상기 금속막과 상기 장벽금속층의 연마속도가 동일한 슬러리를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 금속막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 배선 금속막은 구리인 것을 특징으로 하는 반도체 소자의 제조 방법.
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