KR20110077964A - 반도체 소자의 금속 배선 형성방법 - Google Patents

반도체 소자의 금속 배선 형성방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 금속 배선 형성방법은, 하부 도전층이 형성된 반도체기판 상에 절연막을 형성하는 단계와, 절연막을 식각하여 하부에 더미 트렌치 패턴을 포함하는 다마신 패턴을 형성하는 단계와, 더미 트렌치 패턴 및 다마신 패턴의 표면에 장벽금속막을 형성하는 단계, 및 더미 트렌치 패턴의 입구에 오버행이 형성되도록 다마신 패턴을 배선 금속막으로 매립하여 금속 배선을 형성하는 단계를 포함한다.
구리 배선, 다마신, 심(seam), 더미 패턴

Description

반도체 소자의 금속 배선 형성방법{Method for forming metal wiring line in semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 금속 배선 형성방법에 관한 것이다.
최근 휴대폰과 같은 휴대용 정보 통신 기기의 발달과 더불어 이에 적합한 초고속, 대용량, 저소비전력 등에 부합하는 차세대 메모리 반도체 소자 개발의 필요성이 대두되고 있다. 50nm급 반도체 소자의 다층 배선 재료로 주로 사용되어온 알루미늄(Al)은 RC 딜레이(delay) 등의 문제로 인해 40nm급 이하의 반도체 소자에는 사용하기 어렵게 되었다. 이에, 알루미늄(Al)을 대체하여 배선 물질로 도입된 물질이 구리(Cu)인데, 구리(Cu)는 알루미늄(Al)에 비해 전기 전도도가 월등히 우수하며 비저항이 낮으면서 동시에 신뢰성이 우수하기 때문에 구리를 금속배선의 재료로 사용하기 위한 많은 연구 및 개발이 이루어졌다.
그런데, 구리(Cu)를 배선 재료로 사용하는 데에 여러 가지 문제점이 발생하고 있는데, 그 중 하나가 구리(Cu)의 마이그레이션(migration) 현상이다.
도 1 및 도 2는 구리(Cu) 마이그레이션 현상의 예들을 나타내 보인 SEM 사진 들이다.
도 1을 참조하면, 일명 구리 플라워(Cu flower)라고 부르는 현상으로, 하부 금속배선을 형성하고 있는 구리가 상단의 컨택을 뚫고 올라오는 현상을 말한다. 이러한 현상은 아직까지 그 원인이 명확하게 규명되지 않은 구리(Cu) 마이그레이션 현상 때문이며, 구리(Cu) 이온의 전기적 이동 또는 스트레스에 의한 이동에 기인한 것으로 추측되고 있다.
도 2의 경우에도 구리(Cu) 마이그레이션의 한 예로서 컨택 주변의 구리(Cu)가 전기적 또는 열적 스트레스로 이동한 후 그 공간이 비어 있게 됨으로써 컨택 저항이 증가하게 된다.
이와 같이 구리(Cu) 마이그레이션 현상이 발생하게 되면 저항이 증가하고 배선 불량이 나타날 수 있어 소자의 신뢰성에 악영향을 미친다.
본 발명이 이루고자 하는 기술적 과제는 구리(Cu)를 이용한 배선 형성과정에서 구리(Cu)가 이동할 수 있는 공간을 미리 형성하여 줌으로써 열공정 등에 의해 구리(Cu) 마이그레이션 현상이 나타나도 미리 형성하여준 공간으로 이동하게 하여 배선 불량을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 금속 배선 형성방법은, 하부 도전층이 형성된 반도체기판 상에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 하부에 더미 트렌치 패턴을 포함하는 다마신 패턴을 형성하는 단계와, 상기 더미 트렌치 패턴 및 다마신 패턴의 표면에 장벽금속막을 형성하는 단계, 및 상기 더미 트렌치 패턴의 입구에 오버행이 형성되도록 상기 다마신 패턴을 배선 금속막으로 매립하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 더미 트렌치 패턴을 포함하는 다마신 패턴을 형성하는 단계는, 상기 절연막을 식각하여 다마신 패턴을 형성하는 단계와, 상기 다마신 패턴 바닥면의 절연막을 식각하여 더미 트렌치 패턴을 형성하는 단계를 포함할 수 있다.
상기 장벽금속막을 형성하는 단계는 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법으로 수행할 수 있다.
상기 장벽금속막은 티타늄(Ti)/티타늄나이트라이드(TiN) 또는 탄탈륨(Ta)/탄탈륨나이트라이드(TaN)로 형성할 수 있다.
상기 배선층은 구리(Cu)로 형성할 수 있다.
상기 금속 배선층을 형성하는 단계는, 상기 장벽금속막 상에 구리 시드막을 형성하는 단계와, 상기 구리 시드막 상에 구리막을 증착하여 상기 다마신 패턴을 매립하는 단계, 및 상기 구리막, 구리 시드막 및 장벽금속막을 평탄화하는 단계를 포함할 수 있다.
상기 구리 시드막을 형성하는 단계에서, 상기 더미 트렌치 패턴의 입구에 오버행이 발생하도록 상기 구리 시드막을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 3 내지 도 7은 본 발명에 따른 반도체 소자의 배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 3을 참조하면, 소자분리막(도시되지 않음)에 의해 활성영역과 비활성영역이 정의되고, 게이트, 소스/드레인 접합영역, 컨택 플러그(도시되지 않음) 등이 형성된 반도체기판(100)을 준비한다. 반도체기판(100)은 플래시 메모리소자 또는 디램 메모리 소자 등 금속 배선이 형성되는 모든 반도체소자를 포함할 수 있다. 상기 반도체기판(100) 상에 예를 들면 산화막 또는 질화막을 일정 두께 증착하여 제1 절연막(102)을 형성한다. 제1 절연막(102) 상에 제2 절연막(104)을 형성한다. 제2 절연막(104)은 반도체기판(100)과 반도체기판 상에 형성될 금속 배선 사이를 절연하기 위하여 형성하며, 금속 배선을 형성하기 위한 단차를 제공하는 다마신 패턴을 형성하기 위한 것이다. 제2 절연막(104)은 산화막과 같은 절연막으로 형성하며, 후속 평탄화 공정에서 손실되는 두께를 고려하여 적절한 두께로 형성할 수 있다.
도 4를 참조하면, 제2 절연막(104) 상에 하드마스크 패턴(도시되지 않음)을 형성하고 제2 절연막(104)에 대해 하드마스크 패턴을 이용한 식각 공정을 실시하여 제2 절연막(104) 중 금속 배선이 형성될 영역에 다마신 패턴(106)을 형성한다. 다마신 패턴(106)은 트렌치(trench) 또는 비아홀(via hole)을 포함할 수 있다.
이때, 도시된 바와 같이, 금속 배선을 위한 다마신 패턴(106)의 하부에 배선 불량을 방지하기 위한 더미 트렌치 패턴(108)이 형성되도록 한다. 더미 트렌치 패턴(108)은, 예를 들면 제2 절연막(104)에 다마신 패턴(106)을 형성한 후 사진식각 공정으로 더미 트렌치 패턴이 형성될 영역의 제2 절연막을 식각하여 형성할 수 있다.
더미 트렌치 패턴(108)은 구리(Cu) 마이그레이션에 의한 배선 불량을 방지하기 위한 것으로, 후속 장벽금속층 증착 후 다마신 패턴을 구리로 매립하여 구리(Cu) 배선층을 형성할 때 입구에 오버행(overhang)이 만들어질 정도로 작은 크기로 형성하는 것이 바람직하다. 더미 트렌치 패턴(108)은 구리 배선층을 형성하기 위한 것이라기 보다는, 구리 배선층 형성 후 이루어지는 열공정에서 구리 원자가 이동하는 구리 마이그레이션 현상에 의해 배선 불량이 발생하는 것을 방지하기 위한 것이다. 즉, 상기 오버행에 의해 더미 트렌치 패턴에 심(seam)이 형성되도록 하여 구리(Cu) 배선층의 하부에 구리(Cu) 원자가 이동할 공간을 확보함으로써 구리(Cu) 마이그레이션 현상에 의해 구리(Cu)가 컨택을 뚫고 올라오는 구리(Cu) 플라워 현상 또는 구리의 이동으로 인한 보이드로 컨택 저항이 증가하는 것을 방지할 수 있게 된다.
도 5를 참조하면, 더미 트렌치 패턴을 포함하여 다마신 패턴이 형성된 반도체기판 상에, 예를 들면 티타늄(Ti)/티타늄나이트라이드(TiN) 또는 탄탈륨(Ta)/탄탈륨나이트라이드(TaN)를 적층하여 장벽금속층(110)을 형성한다. 장벽금속층(110)은 티타늄나이트라이드(TiN) 또는 탄탈륨나이트라이드(TaN)의 단일층으로 형성할 수도 있다. 장벽금속막(110)은 다마신 패턴에 구리(Cu) 배선층을 형성할 때 구리(Cu) 이온이 제2 절연막(104)으로 확산되는 것을 방지하는 확산 방지층 역할을 한다. 장벽금속막(110)은 예를 들면 티타늄막을 물리기상증착(PVD), 화학기상증착(CVD) 또는 원자층증착(ALD 방식을 이용하여 형성할 수 있는데, 후속 어닐 등의 열공정에서 구리(Cu) 마이그레이션에 의해 더미 트렌치 패턴 내로 구리(Cu) 원자가 이동하였을 때 제1 또는 제2 절연막과 반응하는 것을 방지하기 위하여 더미 트렌치 패턴의 내벽에 고르게 증착이 되도록 스텝 커버리지 특성이 충분히 좋게 증착되어야 한다. 또한, 장벽금속막(110)은 다마신 패턴이 금속 배선 물질, 즉 구리(Cu)를 용이하게 갭필할 수 있도록 확산방지층으로서의 역할을 할 수 있는 최소한의 두께로 형성하는 것이 바람직하다.
도 6을 참조하면, 장벽금속막(110)이 형성된 결과물 상에 배선용 구리(Cu)막을 형성하는데, 먼저 구리(Cu) 시드층(seed layer)(112)을 형성한다. 구리 시드층(112)은 물리기상증착(PVD) 방식을 이용하여 증착할 수 있으며, 더미 트렌치 패턴의 크기를 고려하여 도시된 바와 같이 상기 더미 트렌치 패턴(108)의 입구에서 오버행(overhang)이 형성되어 내부에 빈 공간인 심(seam)(114)이 형성되도록 증착 속도를 조절하여 형성하는 것이 바람직하다.
다음에, 구리 시드층(112) 상에 다마신 패턴이 매립되도록 구리(Cu)막을 일정 두께 증착하여 구리 배선층(116)을 형성한다.
도 7을 참조하면, 구리 배선층(116), 구리 시드층(112) 및 장벽금속막(110)에 대해 평탄화 공정, 예를 들면 화학기계적연마(CMP) 공정을 실시하여 표면이 평탄화된 최종 배선 구조(120)를 형성한다. 그 결과, 도시된 바와 같이 하부에 심(114)이 포함된 구비 배선 구조가 형성된다. 후속 열공정 등에 의해 구리(Cu) 원자가 이동하더라도 장벽금속막이 형성되어 있는 컨택쪽보다는 이동이 자유로운 더미 트렌치의 심(114)으로 구리(Cu) 원자가 이동하게 된다. 따라서, 구리(Cu) 마이그레이션 현상에 의해 구리(Cu)가 컨택을 뚫고 올라오는 구리(Cu) 플라워 현상 또는 구리의 이동으로 인한 보이드로 컨택 저항이 증가하는 것을 방지할 수 있게 된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 및 도 2는 구리(Cu) 마이그레이션 현상의 예들을 나타내 보인 SEM 사진들이다.
도 3 내지 도 7은 본 발명에 따른 반도체 소자의 배선 형성방법을 설명하기 위하여 도시한 단면도들이다.

Claims (7)

  1. 하부 도전층이 형성된 반도체기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 하부에 더미 트렌치 패턴을 포함하는 다마신 패턴을 형성하는 단계;
    상기 더미 트렌치 패턴 및 다마신 패턴의 표면에 장벽금속막을 형성하는 단계; 및
    상기 더미 트렌치 패턴의 입구에 오버행이 형성되도록 상기 다마신 패턴을 배선 금속막으로 매립하여 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  2. 제1항에 있어서,
    상기 더미 트렌치 패턴을 포함하는 다마신 패턴을 형성하는 단계는,
    상기 절연막을 식각하여 다마신 패턴을 형성하는 단계와,
    상기 다마신 패턴 바닥면의 절연막을 식각하여 더미 트렌치 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제1항에 있어서,
    상기 장벽금속막을 형성하는 단계는,
    화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법으로 수행 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제1항에 있어서,
    상기 장벽금속막은 티타늄(Ti)/티타늄나이트라이드(TiN) 또는 탄탈륨(Ta)/탄탈륨나이트라이드(TaN)로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 제1항에 있어서,
    상기 배선층은 구리(Cu)로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  6. 제1항에 있어서,
    상기 배선층을 형성하는 단계는,
    상기 장벽금속막 상에 구리 시드막을 형성하는 단계와,
    상기 구리 시드막 상에 구리막을 증착하여 상기 다마신 패턴을 매립하는 단계, 및
    상기 구리막, 구리 시드막 및 장벽금속막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  7. 제6항에 있어서,
    상기 구리 시드막을 형성하는 단계에서,
    상기 더미 트렌치 패턴의 입구에 오버행이 발생하도록 상기 구리 시드막을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622364B2 (en) 2015-05-13 2020-04-14 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US10748906B2 (en) 2015-05-13 2020-08-18 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
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