TWI646578B - 鈷填充金屬化的裝置及方法 - Google Patents

鈷填充金屬化的裝置及方法 Download PDF

Info

Publication number
TWI646578B
TWI646578B TW106129747A TW106129747A TWI646578B TW I646578 B TWI646578 B TW I646578B TW 106129747 A TW106129747 A TW 106129747A TW 106129747 A TW106129747 A TW 106129747A TW I646578 B TWI646578 B TW I646578B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor material
trench
reflow process
depositing
Prior art date
Application number
TW106129747A
Other languages
English (en)
Other versions
TW201824359A (zh
Inventor
威瑪 卡米納尼
詹姆士 凱利
普哈尼特 艾杜蘇米利
奧斯卡 凡 德 史崔坦
巴拉蘇布哈瑪尼安 布哈納薩希哈南
Original Assignee
格芯（美國）集成電路科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 格芯（美國）集成電路科技有限公司 filed Critical 格芯（美國）集成電路科技有限公司
Publication of TW201824359A publication Critical patent/TW201824359A/zh
Application granted granted Critical
Publication of TWI646578B publication Critical patent/TWI646578B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

本發明提供透過鈷填充金屬化製造積體電路裝置的裝置及方法。一種方法包含：提供具有至少一溝槽的一中間半導體裝置；在該裝置上形成至少一半導體材料層；在該第二層上沉積一第一鈷(Co)層；及在該裝置上進行一退火迴焊製程。也提供中間半導體裝置。一種中間半導體裝置，包括：至少一溝槽，其形成在該裝置內，該溝槽具有一底部及側壁；至少一半導體材料層，其設置在該裝置上；一第一Co層，其設置在該至少一半導體材料層上，其中該至少一半導體材料層包括至少一第一半導體材料及一第二半導體材料。

Description

鈷填充金屬化的裝置及方法
本發明所揭示內容係關於製造半導體裝置的半導體裝置及方法，尤其係關於鈷填充金屬化的裝置及方法。
在7NM節點已設計多個中間線(middle-of-line，MOL)位準，以對系統單晶片(system on chips，簡稱SOC)應用提供佈線靈活性。接點位準(例如TS、CA/CB及M0位準)的構成需要金屬化的該等MOL接點位準。
隨著互連接點尺寸縮小，其他間隙填充材料係視為以W(鎢)為主之接點的替代物。對在TS位準形成源極/汲極矽化物接點，並在該等CA/CB/M0位準用於吸收氧氣而言，以Ti(鈦)為主的內墊是必要的。也需要薄的原子層沉積法(atomic layer deposition，簡稱ALD)所沉積的TiN(氮化鈦)阻障層，以改善替代性間隙填充材料的黏著性。然而，射頻(RF)物理氣相沉積法(physical vapor deposition，PVD)Ti內墊沉積在該溝槽特徵的頂部造成懸垂物(通常稱為麵包條(bread loafing))，從而導致凹入輪廓(re-entrant profile)，其對間隙填充而言富有挑戰性，並在金屬填充製程期間導致孔隙形成。
為了能克服先前技術的該等缺點，並藉由使用鈷迴焊製程的 填充金屬化的裝置及方法而提供附加優勢。在所揭示內容的一具體實施例中，一種方法包括例如提供具有至少一溝槽的一中間半導體裝置；在該裝置上形成至少一半導體材料層；在該形成的至少一半導體材料層上沉積一第一Co(鈷)層；及在該裝置上進行一退火迴焊製程。
在另一具體實施例中，提供一種中間半導體裝置，其包括例如至少一溝槽，其形成在該裝置內，該溝槽具有一底面及側壁；至少一半導體材料層，其設置在該裝置上；及一第一Co層，其設置在該至少一半導體材料層上，其中該至少一半導體材料層包括至少一第一半導體材料及一第二半導體材料。
附加特徵及優勢係經由本發明所揭示內容的原理實現。所揭示內容的其他具體實施例於本說明書中詳細說明，並視為所主張揭示內容的一部分。
100‧‧‧方法
102~128‧‧‧製程步驟
200‧‧‧裝置
202‧‧‧底層
204‧‧‧層間介電(ILD)層
210‧‧‧基材
220‧‧‧溝槽
230‧‧‧半導體材料層
232‧‧‧第一半導體材料層
240‧‧‧鈷(Co)
250‧‧‧第一Co層
252‧‧‧氧化Co層
260‧‧‧第二Co層
本發明所揭示內容的一或多個具體實施例在本說明書文後的申請專利範圍中特別指出，並清楚主張為範例。前述及所揭示內容的其他目的、特徵及優勢可從下列連同附圖的詳細描述而明白，其中：圖1為形成根據本發明所揭示內容的具體實施例的中間半導體結構的方法的流程圖；圖2描述根據本發明所揭示內容的具體實施例的中間半導體結構的一具體實施例的剖面立面圖；圖3A描述在沉積第一半導體材料層之後的圖2所示結構；圖3B描述在沉積第二半導體材料層之後的圖3A所示結構；圖4描述在沉積第一鈷層之後的圖3B所示結構；圖5描述在進行氬退火迴焊製程之後的圖4所示結構；圖6描述在該第一鈷層的至少一部分氧化之後的圖5所示結 構；圖7描述在去除該氧化的鈷之後的圖6所示結構；圖8描述在由下而上填充製程期間的圖7所示結構；圖9描述在用鈷填充該溝槽並平坦化之後的圖8所示結構；圖10描述根據本發明所揭示內容的具體實施例沉積鈷層之後的中間半導體結構的剖面立面圖；及圖11描述在氬退火迴焊製程之後的圖10所示結構。
以下參考所附圖式中所例示的該等非限制性具體實施例，更完全地解說本發明所揭示內容和其某些特徵、優勢及細節。省略了眾所周知的材料、製造工具、處理技術等的描述，以便不會非必要地因詳細而造成所揭示內容的模糊。然而，應理解的是，儘管該實施方式及該等具體範例指示所揭示內容的具體實施例，但僅藉由例示而給定，而非藉由限制。對熟習此項技術者而言，將可從所揭示內容顯而易見在該等隱含概念的精神及/或範疇內的各種替代物、修飾例、添加物及/或安排。應注意的是，為了促進理解所揭示內容，這些圖式並非按比例繪製，而且不同的圖式中所使用的相同參考號碼代表相同或類似的元件。
一般來說，本說明書中所揭示的係某些積體電路，其藉由上述該等所提及的現有半導體裝置及製程提供優勢。最好是，本說明書中所揭示的該等積體電路裝置製程，提供用於實質上具有無孔隙間隙填充回流特性互連接點特徵的半導體裝置。
圖1至圖11經由實例描述根據本發明所揭示內容的一或多個具體實施例之一部分的半導體裝置形成製程及一部分的中間半導體結構的具體實施例。
請即參考圖1，在一具體實施例中，揭示形成積體電路裝置 的方法100。方法100包括(例如)在步驟102，提供具有至少一溝槽的一中間裝置；在步驟104，透過RF物理氣相沉積法(PVD)在該至少一溝槽的底部及該中間裝置的頂部上沉積一內墊層；在步驟106，在該中間裝置上方沉積一阻障層；在步驟108，透過化學氣相沉積法(chemical vapor deposition，CVD)沉積一Co層；在步驟110，進行Ar(氬)退火迴焊製程；在步驟112，氧化該Co表面；在步驟114，溶解該氧化Co表面；在步驟116，沉積Co以在Co的電化學電鍍期間填充該溝槽；及在步驟118，在該裝置上進行化學機械平坦化。
請即重新參考圖1，在另一具體實施例中，方法100包括例如在步驟102，提供具有至少一溝槽的一中間裝置；在步驟104，透過RF物理氣相沉積法(PVD)在該至少一溝槽的底部及該中間裝置的頂部上沉積一內墊層；在步驟106，在該中間裝置上方沉積一阻障層；在步驟108，透過化學氣相沉積法(CVD)沉積一Co層；在步驟110，進行Ar退火迴焊製程；在步驟120，透過化學氣相沉積法(CVD)沉積一Co層；在步驟122，進行Ar退火迴焊製程；在步驟124，透過CVD沉積另一Co層；在步驟126，進行一H2(氫)退火製程；及在步驟128，在該裝置上進行化學機械平坦化。
在另一具體實施例中，方法100包括(例如)在步驟102，提供具有至少一溝槽的一中間裝置；在步驟104，透過RF物理氣相沉積法(PVD)在該至少一溝槽的底部及該中間裝置的頂部上沉積一內墊層；在步驟106，在該中間裝置上方沉積一阻障層；在步驟108，透過化學氣相沉積法(CVD)沉積一Co層；在步驟110，進行Ar退火迴焊製程；在步驟120，透過化學氣相沉積法(CVD)沉積一Co層；在步驟122，進行Ar退火迴焊製程；然後額外的循環步驟，在步驟120，透過CVD沉積一Co層，及在步驟122，進行Ar退火迴焊製程，其中一循環包括在步驟120，透過CVD沉積一Co層；及在步驟122，進行Ar退火迴焊製程。然後在步驟124，透過CVD沉積另一Co層；在步驟126，進行H2退火製程；及在步驟128，在該裝置上 進行化學機械平坦化。
例如，方法100可包括1個額外循環，且在此具體實施例中，在方法100的步驟102，提供具有至少一溝槽的一中間裝置；在步驟104中，透過RF物理氣相沉積法(PVD)在該至少一溝槽的底部及該中間裝置的頂部上沉積一內墊層；在步驟106中，在該中間裝置上方沉積一阻障層；在步驟108中，透過化學氣相沉積法(CVD)沉積一Co層；在步驟110中，進行Ar退火迴焊製程；在步驟120中，透過化學氣相沉積法(CVD)沉積一Co層；在步驟122中，進行Ar退火迴焊製程，然後在步驟120中，透過CVD沉積一Co層；在步驟122中，進行Ar退火迴焊製程；在步驟124中，透過CVD沉積另一Co層；在步驟126中，進行H2退火製程；及在步驟128中，在該裝置上進行化學機械平坦化。方法100包括步驟120與步驟122的兩、三、四或多個額外循環。對前述的每個迴焊循環而言，該Co層厚度皆可包括在2nm(奈米)至20nm(奈米)之間，且每個循環的溫度範圍皆可包括300℃至500℃。
圖2至圖9僅經由實例描述根據本發明的一或多個具體實施例之一部分的半導體裝置形成製程及一部分的中間半導體結構的詳細具體實施例。
圖2描述在中間半導體製造階段的中間半導體裝置200的一部分。半導體裝置200可經由根據所製造的半導體裝置200的設計的初始裝置處理步驟進行了處理。例如，半導體裝置200可包括例如一基材210；及至少一溝槽220，其形成在半導體裝置200內。基材210可包括一層或多層任何適合的材料，例如矽、介電體材料及/或其組合。例如，如圖2所示，半導體裝置200可包括一層間介電質(inter-level dielectric，ILD)層204，其中可形成至少一溝槽220；及另一底層202，其具有例如矽或介電體材料。
請即參考圖3A和圖3B，半導體材料層230可透過例如沉積而形成在裝置200上。例如，半導體材料層230可設置在裝置200上及 一或多個溝槽220的表面上的共形層。半導體材料層230可在一或多個沉積製程中進行沉積，而且可沉積任何適合的材料，例如Ti、TiN、Ni(鎳)、NiPt(鎳鉑)、Co、WC(碳化鎢)、WN(氮化鎢)、TaN(氮化鉭)、Ru(釕)或其組合。例如，如圖3A所示，可將半導體材料層230沉積以形成例如一內墊層，該半導體材料層230可藉由沉積一層的第一半導體材料層232而形成。該第一半導體材料層232可形成在裝置200的上表面及一或多個溝槽220的底面上，其中沒有或最小限度的第一半導體材料設置在溝槽220的側壁上。第一半導體材料層232(即該內墊層)可透過例如RFPVD，藉由沉積例如Ti、Ni、NiPt及/或Co而形成。第二半導體材料層(未顯示)可沉積，以形成例如一阻障層或一黏著層。該第二半導體材料層(即阻障層或黏著層)可透過例如原子層沉積法(ALD)，藉由沉積例如TiN、WC、WN、TaN及/或Ru而在第一半導體材料層232上及裝置200上方形成。
如圖3B所示，該第一半導體材料層及該第二半導體材料層一起可在裝置200上形成半導體材料層230，其可能指稱為內墊/阻障層。
該第二半導體材料層(即該阻障層或黏著層)可為一薄層，並可可為一共形層。可使用任何適合的沉積方法沉積該第一層或第二層，例如金屬有機化學氣相沉積法(metal organic chemical vapor deposition，MOCVD)或化學氣相沉積法(CVD)。熟習此項技術者將熟悉用於沉積該第一半導體材料層及第二半導體材料層，以在中間半導體裝置上方形成例如內墊/阻障層(例如Ti/TiN層)的該等製程及材料。
如圖4所示，Co可沉積在裝置200上方，以在設置在裝置200上的內墊/阻障層230上形成第一Co層250，其包含在溝槽220內。第一Co層250可透過任何適合的沉積製程(例如CVD)而沉積，並可在裝置200上形成薄的共形層。第一Co層250也可為一連續層。
請即參考圖5，可在裝置200上進行退火迴焊製程，例如Ar退火迴焊製程。應瞭解的是，該Ar退火迴焊製程可細膩化(即選擇性移 動該鈷)，使得第一Co層250可透過例如毛細作用而迴焊到一或多個溝槽220的底部。也應瞭解的是，該Ar退火迴焊製程允許Co的受控移動，並縮減溝槽220的側壁(特別是該上部側壁部分)上的第一Co層250的厚度，以最小化一或多個溝槽220的凹入輪廓(re-entrant profile)。可使用允許Co的選擇性移動及/或Co的均勻移動的其他氣體，例如惰性氣體(例如N2(氮)及He(氦))。存在該退火迴焊製程期間的周圍氣體可能從該沉積的Co層去除雜質，這可促進純的Co晶粒生長。
如圖6所示，第一Co層250的一部分可氧化。第一Co層250的一部分氧化可藉由例如對裝置200進行O2(氧)電漿處理或用其他方式將裝置200暴露於空氣而達成。已氧化的第一Co層250的該部分(即氧化Co層252)可設置在第一Co層250的表面上，其中進行O2電漿處理及/或Co暴露於空氣。
如圖7所示，氧化Co層252可能從裝置200去除，使得第一Co層250維持在溝槽220的底部上，其中溝槽220的該等側壁上幾乎沒有第一Co層250。氧化Co 252可透過例如電化學浴、乾式蝕刻、濕式蝕刻或其組合而去除。氧化Co 252可例如在Co的電化學沉積期間的酸浴(acidic bath)中進行去除。可將添加物添加到該浴中，這可阻止Co在該等溝槽的該等側壁上生長，及/或促進在該等溝槽的底部上生長。
請即參考圖8，Co可透過例如由下而上填充而沉積在一或多個溝槽220中。本說明書中使用「由下而上(bottom-up)」製程或「向上(bottom up)」填充說明在基材內的開口、貫孔、溝槽或孔隙的底部上沉積或形成Co，以及從該溝槽的底部直到該開口的頂部沉積或形成Co的連續製程。由下而上填充在該Co到達該溝槽中的該點之前，在該溝槽的該等側壁上未形成材料或實質上無材料。因此，在該溝槽中無Co的競爭式側壁或自上而下生長，從而導致該溝槽用Co的實質上或完全無孔隙填充。
如圖9所示，在溝槽220中由下而上填充Co之後，裝置200 可使用任何適合的方法進行平坦化，例如透過化學機械平坦化(CMP)。
在另一具體實施例中，如圖10至圖11所示，一種本發明所揭示內容的方法可包括在沉積第一Co層250並進行退火迴焊製程之後，沉積Co並進行退火迴焊製程的一或多個額外循環。在此類具體實施例中，在前述的裝置200(圖5)上進行退火迴焊製程(例如Ar退火迴焊製程)之後，第二Co層260可沉積在裝置200上，如圖10所示。類似於第一Co層250(圖4)的沉積製程，第二Co層260可透過任何適合的沉積製程(例如CVD)而沉積，並可在Co 240及/或第一Co層250(圖10)上形成薄的共形層。第二Co層260也可為連續的。可在裝置200上進行第二退火迴焊製程，例如前述的氬退火迴焊製程。在一些具體實施例(未顯示)中，可進行沉積Co並進行退火迴焊製程的多個循環，其中每個循環皆包括一沉積步驟，沉積Co以形成Co層，接著進行退火迴焊製程。例如，在該第二退火迴焊製程之後，第三Co層可沉積在該Co及/或該第二Co層上，而且可在該裝置上進行第三退火迴焊製程，例如氬退火迴焊。在其他具體實施例中，可沉積第四Co層，並可進行第四退火迴焊製程等。應瞭解，使用Ar時，該退火迴焊製程可細膩化(即選擇性移動該鈷)，使得第二Co層260可透過例如毛細作用而迴焊到溝槽220(圖11)的底部。也應瞭解，該Ar退火迴焊製程允許Co的受控移動，並縮減該等溝槽的側壁(特別是該等上部側壁部分)上的第二Co層260的厚度，以最小化溝槽220的凹入輪廓。可使用允許Co的選擇性移動及/或Co的均勻移動的其他氣體，例如N2及He。
在一些具體實施例中，在沉積Co並進行退火迴焊製程的一或多個額外循環之後，可沉積Co以在該裝置上方形成最終Co層，並可進行最終退火迴焊製程，例如H2退火迴焊製程。
類似於前述的該等製程(圖8及圖9)，在一些具體實施例中，Co可透過由下而上填充而沉積在一或多個溝槽220中，使得在該Co到達該溝槽中的該點之前，在該溝槽的該等側壁上未形成材料或實質上無 材料。因此，在該溝槽中可能不存在或實質上無Co的競爭式側壁或自上而下生長，從而導致該溝槽用Co的實質或完全無孔隙填充。在溝槽220中由下而上填充Co之後，裝置200可使用任何適合的方法進行平坦化，例如透過化學機械平坦化(CMP)。
本說明書中所使用的術語僅為了說明特定具體實施例的目的，並非指在限制所揭示內容。如本說明書中所使用，除非上下文明顯另有所指，否則該等單數形「一」及「該」旨在也包括該等複數形式。將可進一步理解，該等用語「包含」(以及包含的任何形式，例如「包含」及「內含」)、「具有」(以及具有的任何形式，例如「具有」及「含有」)、「包括」(以及包括的任何形式，例如「包括」及「包括」)，及「含有」(以及含有的任何形式，例如「包含」及「含有」)，皆係開放式用語。因此，「包含」、「具有」、「包括」或「含有」一或多個步驟或元件的方法或裝置具備那些一或多個步驟或元件，但不限於僅具備那些一或多個步驟或元件。同樣地，「包含」、「具有」、「包括」或「含有」一或多個特徵的方法的步驟或裝置的元件具備那些一或多個特徵，但不限於僅具備那些一或多個特徵。再者，以某種方式構成的裝置或結構係以至少該方式構成，但也可能以未列出的方式構成。
文後申請專利範圍中的所有方法或步驟及功能元件的該等對應結構、材料、動作及相等物(如有者)，皆旨在包括用於結合如具體所主張的其他所主張的元件進行該功能的任何結構、材料或動作。本發明所揭示內容的描述已為了例示及描述的目的而提供，但並非旨在詳盡或限於所揭示形式的所揭示內容。對此領域一般技術者而言，將可顯而易見許多修飾例及變化例，而不悖離所揭示內容的範疇與精神。該具體實施例係選定並說明，以最佳解說所揭示內容的一或多個態樣的該等原理及該實務應用，並讓此領域其他一般技術者能理解用於具有如適合所設想的特定用途的各種修飾例的各種具體實施例的所揭示內容的一或多個態樣。

Claims (17)

  1. 一種鈷填充金屬化的方法，其包含：提供具有至少一溝槽的一中間半導體裝置；在該裝置上形成至少一半導體材料層以作為一內墊層及/或一阻障層；在該至少一半導體材料層上沉積一第一鈷(Co)層；在該裝置上進行一第一退火迴焊製程；進行至少一循環包含：在該裝置上方沉積一Co層；及在該裝置上進行一第二退火迴焊製程；用Co填充該至少一溝槽；進行一第三退火迴焊製程；及平坦化該裝置。
  2. 如申請專利範圍第1項所述之方法，其中該進行一第一退火迴焊製程包含進行一氬退火迴焊製程。
  3. 如申請專利範圍第1項所述之方法，其中該形成至少一半導體材料層包含在該至少一溝槽的一底面上及該裝置的上表面上沉積一第一半導體材料層。
  4. 如申請專利範圍第3項所述之方法，其中該形成至少一半導體材料層更包含在該第一半導體材料層上及該裝置上方沉積一第二半導體材料層。
  5. 如申請專利範圍第1項所述之方法，其中該沉積一第一Co層包含沉積 一連續層。
  6. 如申請專利範圍第1項所述之方法，其中該沉積一第一Co層包含沉積一共形層。
  7. 如申請專利範圍第1項所述之方法，其中該進行一第二退火迴焊製程包含進行一氬退火迴焊製程。
  8. 如申請專利範圍第1項所述之方法，其中該進行一第三退火迴焊製程包含進行一H2(氫)退火迴焊製程。
  9. 如申請專利範圍第1項所述之方法，其更包含：進行該第一Co層的至少一部分的氧化；從該第一Co層去除該氧化Co的至少一部分；用Co填充該至少一溝槽；及平坦化該裝置。
  10. 如申請專利範圍第9項所述之方法，其中該去除該氧化Co的至少一部分包含藉由一電化學浴去除該氧化Co的至少一部分。
  11. 一種中間半導體裝置包含：至少一溝槽，其形成在該裝置內，該至少一溝槽包含一底面及側壁；至少一半導體材料層，其設置在該裝置上；及一第一Co(鈷)層，其設置在該至少一半導體材料層上，其中該至少一半導體材料層包含至少一第一半導體材料及一第二半導體材料；及 其中該至少一第一半導體材料層僅僅位於該至少一溝槽的該底面上及該裝置的頂表面上。
  12. 如申請專利範圍第11項所述之裝置，其中該第一半導體材料包含一或多個材料，其選自Ti(鈦)、Ni(鎳)、NiPt(鎳鉑)及Co。
  13. 如申請專利範圍第11項所述之裝置，其中該第二半導體材料包含一或多個材料，其選自TiN(氮化鈦)、WC(碳化鎢)、WN(氮化鎢)、TaN(氮化鉭)及Ru(釕)。
  14. 如申請專利範圍第11項所述之裝置，其中該第一Co層為一連續層。
  15. 如申請專利範圍第11項所述之裝置，其中該第一Co層為一共形層。
  16. 如申請專利範圍第11項所述之裝置，其中設置在該溝槽的底部上的該第一Co層比設置在該溝槽的該等側壁上的該第一Co層更厚。
  17. 如申請專利範圍第11項所述之裝置，其更包含複數個Co層，其在該第一Co層上。
TW106129747A 2016-12-16 2017-08-31 鈷填充金屬化的裝置及方法 TWI646578B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/381,826 2016-12-16
US15/381,826 US10128151B2 (en) 2016-12-16 2016-12-16 Devices and methods of cobalt fill metallization

Publications (2)

Publication Number Publication Date
TW201824359A TW201824359A (zh) 2018-07-01
TWI646578B true TWI646578B (zh) 2019-01-01

Family

ID=62561933

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106129747A TWI646578B (zh) 2016-12-16 2017-08-31 鈷填充金屬化的裝置及方法

Country Status (3)

Country Link
US (1) US10128151B2 (zh)
CN (1) CN108206158A (zh)
TW (1) TWI646578B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10438847B2 (en) * 2016-05-13 2019-10-08 Lam Research Corporation Manganese barrier and adhesion layers for cobalt
US10304732B2 (en) * 2017-09-21 2019-05-28 Applied Materials, Inc. Methods and apparatus for filling substrate features with cobalt
US11501999B2 (en) * 2018-09-28 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt fill for gate structures
US10971398B2 (en) 2018-10-26 2021-04-06 International Business Machines Corporation Cobalt interconnect structure including noble metal layer
US10853553B1 (en) * 2019-06-07 2020-12-01 Avatar Integrated Systems, Inc. Vias with multiconnection via structures
US20220223472A1 (en) * 2021-01-11 2022-07-14 Applied Materials, Inc. Ruthenium Reflow For Via Fill

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201533845A (zh) * 2013-12-20 2015-09-01 Intel Corp 基於鈷的互連及其製造方法
US9362377B1 (en) * 2015-02-27 2016-06-07 Globalfoundries Inc. Low line resistivity and repeatable metal recess using CVD cobalt reflow

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105441B2 (ja) * 1992-11-30 1995-11-13 日本電気株式会社 半導体装置の製造方法
US6224737B1 (en) 1999-08-19 2001-05-01 Taiwan Semiconductor Manufacturing Company Method for improvement of gap filling capability of electrochemical deposition of copper
US6399479B1 (en) 1999-08-30 2002-06-04 Applied Materials, Inc. Processes to improve electroplating fill
KR100734257B1 (ko) * 2001-06-02 2007-07-02 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US9330939B2 (en) 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
US10665503B2 (en) 2012-04-26 2020-05-26 Applied Materials, Inc. Semiconductor reflow processing for feature fill
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9735051B2 (en) * 2015-12-14 2017-08-15 International Business Machines Corporation Semiconductor device interconnect structures formed by metal reflow process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201533845A (zh) * 2013-12-20 2015-09-01 Intel Corp 基於鈷的互連及其製造方法
US9362377B1 (en) * 2015-02-27 2016-06-07 Globalfoundries Inc. Low line resistivity and repeatable metal recess using CVD cobalt reflow

Also Published As

Publication number Publication date
US10128151B2 (en) 2018-11-13
TW201824359A (zh) 2018-07-01
US20180174965A1 (en) 2018-06-21
CN108206158A (zh) 2018-06-26

Similar Documents

Publication Publication Date Title
TWI646578B (zh) 鈷填充金屬化的裝置及方法
US10867921B2 (en) Semiconductor structure with tapered conductor
TWI585929B (zh) 積體電路晶片及後段製程金屬化層之製造方法
TWI324811B (en) Barrier structure for semiconductor devices
JP5498751B2 (ja) 半導体装置の製造方法
US9177858B1 (en) Methods for fabricating integrated circuits including barrier layers for interconnect structures
JP5379848B2 (ja) 導電性コンタクトの組み込みのための構造体及びプロセス
TWI595598B (zh) 鈷互連技術
TW201541557A (zh) 導電內連線層及填充導電內連線層之間隙之方法
US9966339B2 (en) Barrier structure for copper interconnect
US9875966B1 (en) Method and structure of forming low resistance interconnects
US9899258B1 (en) Metal liner overhang reduction and manufacturing method thereof
US10586733B2 (en) Multi-level air gap formation in dual-damascene structure
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
JP2008147562A (ja) 半導体装置の製造方法及び半導体装置
WO2018136712A1 (en) Interconnect structure and method of forming the same
CN107680932B (zh) 互连结构及其制造方法
US9576851B2 (en) Interconnect structure and methods of making same
US9659817B1 (en) Structure and process for W contacts
US20070049008A1 (en) Method for forming a capping layer on a semiconductor device
JP2009010037A (ja) 半導体装置及びその製造方法
TW201528428A (zh) 半導體結構及其製造方法
TWI757200B (zh) 半導體元件及其製備方法
JP2006060011A (ja) 半導体装置の製造方法
KR20090069488A (ko) 반도체 소자의 제조 방법