TWI757200B - 半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及其製備方法。該半導體元件具有一第一隔離層、一第二隔離層、一導電栓柱以及多個間隙子。該第一隔離層設置在一基底上。該等導電栓柱設置在該第一隔離層中，並穿經該第二隔離層。該等間隙子設置在該等導電栓柱的各側壁上。

Description

半導體元件及其製備方法
本申請案主張2020年8月25日申請之美國正式申請案第17/002,278號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是有關於一種具有著陸墊之半導體元件及其製備方法，該著陸墊具有至少一自對準選擇性生長栓柱以及多個間隙子，該等間隙子設置在該自對準選擇性生長栓柱的各側壁上。
半導體產業在追求元件小型化方面面臨許多挑戰，其係包含奈米級特徵的快速縮放。這些問題包括複雜製造步驟的導入以及高效能材料的整合，而該等複雜製造步驟係例如多個微影步驟。為了保持元件小型化的節奏，選擇性沉積已顯示出其潛力，因為它有可能藉由簡化整合方案來移除昂貴的該等微影步驟。
材料的選擇性沉積可以不同方式實現。相對於另一個表面(金屬或介電質)，化學前驅物可選擇性地與一個表面反應。可調整多個製程參數，例如壓力、基底溫度、前驅物的分壓及/或氣體流量，以調整一特定表面反應的化學動能(chemical kinetics)。另一個可能的方案包含表面預處理，該處理可用於活化(activate)或去活化(deactivate)一進入的薄膜沉積前驅物所感興趣的一表面。
多個自對準金屬氧化物栓柱(Self-aligned metal oxide pillars)可經由多個間隙填充金屬膜(gap-filled metal films)的氧化所形成。金屬沉積在多個孔洞或多個溝槽之結構上，然後將其氧化以形成督個金屬氧化物。在氧化期間的體積膨脹，係將一栓柱推出該等孔洞或該等溝槽。該等栓柱從下到上僅從金屬選擇性地生長。
在習知具有一位元線上電容器(capacitor-over-bitline，COB)結構的DRAM(動態隨機存取記憶體)中，隨著一埋入式接觸窗(buried contact，BC)之一尺寸的縮減以及在深寬比(aspect ratio)的增加，係已提出了形成穩定的BC的技術，其係藉由使用一著陸墊而不執行BC的蝕刻製程，以確保微影的對準邊限(alignment margin)。一般而言，該技術係使用一單一製程以同時形成一位元線著陸墊以及一儲存節點著陸墊，該位元線著陸墊用於連接到位元線，該儲存節點著陸墊用於連接到一儲存節點。這減少了在形成BC時之蝕刻製程中所需的蝕刻深度，並在蝕刻製程中確保了所需的對準邊限。
然而，根據設計規則的進一步限制，由於整合度的增加，位在該等著陸墊之間的一間隙係減少到0.1mm。這使得大致上難以阻止一縱樑(stringer)或一橋接現象(bridge phenomenon)的發生。為了阻止由於設計規則的限制而產生縱樑(stringer)或橋接(bridge)現象，已經提出了一種方法，其係主要僅形成位元線的著陸墊，並且藉由自對準而將存儲節點的一BC直接連接到一半導體基底的主動區。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，具有一第一隔離層、一第二隔離層、一導電栓柱以及多個間隙子。該第一隔離層設置在一基底上。第二隔離層設置在該第一隔離層上。該導電栓柱設置在該第一隔離層中，並穿經該第二隔離層。該等間隙子設置在該導電栓柱的各側壁上。
在一些實施例中，該半導體元件還包括一導電線，設置在該第一隔離層中，並位在該導電栓柱下。
在一些實施例中，該導電線的一上表面低於該第一隔離層的一表面。
在一些實施例中，該基底包含一半導體材料。
在一些實施例中，該等間隙子包含導電材料。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：形成一第一隔離層在一基底上；形成複數個凹陷在該第一隔離層中；形成一導電線在至少一凹陷中；形成一自對準選擇性生長栓柱在該導電線上；選擇性形成多個間隙子在該等自對準選擇性生長栓柱的各側壁上；沉積一第二隔離層，以填充滿溢在兩相鄰自對準選擇性生長栓柱之間的各間隙；移除在該等自對準選擇性生長栓柱上的該第二隔離層；移除該等自對準選擇性生長栓柱，以形成多個溝槽；以及沉積一導電材料在該等溝槽中。
在一些實施例中，形成複數個凹陷在該第一隔離層中的該步驟，係藉由一蝕刻製程所執行。
在一些實施例中，形成該導電線在該至少一凹陷中的該步驟，還包括：沉積一導電層在該等凹陷中；平坦化該導電層到該第一隔離層的一表面；以及凹陷該導電層到低於該第一隔離層的該表面，以形成該導電線。
在一些實施例中，在形成該自對準選擇性生長栓柱在該導電線上的該步驟中，該自對準選擇性生長栓柱的一頂部高於該第一隔離層的該表面。
在一些實施例中，在該自對準選擇性生長栓柱的該頂部與該第一隔離層的該表面之間的一高度，係近似介於大約5Å到大約10 μm之間。
在一些實施例中，該半導體元件的製備方法還包括在形成該自對準選擇性生長栓柱在該導電線上之該步驟之前，暴露該第一隔離層在一碳前驅物中。
在一些實施例中，選擇性形成該等間隙子在該等自對準選擇性生長栓柱之各側壁上的該步驟，還包括：沉積一導電層在該第一隔離層的該表面上、在該自對準選擇性生長栓柱的該頂部上，以及在該自對準選擇性生長栓柱的各側壁上；以及移除在該第一隔離層的該表面上以及在該自對準選擇性生長栓柱的該頂部上之該導電層。
在一些實施例中，移除在該第一隔離層的該表面上以及在該自對準選擇性生長栓柱的該頂部上之該導電層的該步驟，係藉由一間隙子蝕刻製程所執行。
在一些實施例中，在選擇性形成該等間隙子在該等自對準選擇性生長栓柱上的該步驟之後，該等自對準選擇性生長栓柱藉由該等間隙而分開設置。
在一些實施例中，移除在該自對準選擇性生長栓柱上的該隔離層的該步驟，係藉由一化學機械平坦化(chemical-mechanical planarization)所執行。
在一些實施例中，在移除該等自對準選擇性生長栓柱上之該第二隔離層的該步驟之後，該第二隔離層的一頂部係齊平或稍微低於該自對準選擇性生長栓柱的該頂部。
在一些實施例中，移除該等自對準選擇性生長栓柱以形成該等溝槽的該步驟，係藉由一蝕刻製程所執行。
在一些實施例中，該蝕刻製程為一或多個乾蝕刻或濕蝕刻。
在一些實施例中，該等自對準選擇性生長栓柱大致從該等凹陷的導電線之各上表面正交地延伸。
在一些實施例中，在沉積該導電材料在該等溝槽中的該步驟之後，還包括平坦化該導電材料到該第二隔離層的一頂部，以形成一導電栓柱。
由於本揭露該半導體元件的設計，一著陸墊(導電栓柱)係形成有多個導電間隙子。因此，可阻止由於設計規則的限制所造成的縱樑和橋接現象。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在文中所使用的「基底(substrate)」、「基底表面(substrate surface)」或類似物，係指任意基底或材料表面，而該任意基底或該材料表面係形成在一基底上，而該基底上已進行處理製程。舉例來說，其上可進行處理製程的一基底表面包含的材料，係例如矽、氧化矽、應變矽(strained silicon)、絕緣體上覆矽(SOI)、碳摻雜氧化矽(carbon doped silicon oxide)、氮化矽、摻雜矽(doped silicon)、鍺、砷化鎵、玻璃、藍寶石(sapphire)，以及任何其他材料，例如金屬、金屬氮化物、金屬合金以及其他導電材料，其係取決於其應用，但並不以此為限。該等基底包括但不限於半導體晶圓。該等基底可暴露在一預處理製程，以拋光(polish)、蝕刻、縮減(reduce)、氧化(oxidize)、羥基化(hydroxylate)(或者是以其他方式產生或接枝目標化學部分以賦予化學功能)、退火及/或烘烤該基底表面。除了直接在基板本身的表面上的處理之外，在本揭露中，揭示的任何膜處理步驟也可執行在如之後更詳細揭示的形成在基板上的下層(underlayer)之上，而術語「基板表面」意欲包括如上下文所指示的此下層。因此舉例來說，在膜/層或部分的膜/層已經沉積在基板表面之上的情況下，此新進沉積之膜/層的暴露表面亦可變成此基板表面。給定之基板表面的成分將取決於將被沉積的膜種類，以及所使用的特定化學性質。
在本說明書與隨附申請專利範圍中使用時，術語「前驅物(precursor)」、「反應物(reactant)」、「反應氣體(reactive gas)」、及類似物可互換地使用，以意指包括與基板表面反應的物種的氣體。
本揭露的一些實施例係提供一種選擇性沉積一碳膜的方法。在一些實施例中，碳膜係選擇性地沉積在位在一不同表面上方之一含金屬的表面上。在本說明書與隨附申請專利範圍中使用時，片語「選擇地沉積一膜在另外一表面上方的一表面上(selectively depositing a film on one surface over another surface)」或類似片語，係意指一第一數量的膜沉積在第一表面上以及一第二數量的膜沉積在第二表面上，而該第二數量的膜係小於第一數量的膜，或者是沒有膜沉積在第二表面上。
在這方面使用的術語「在…上方(over)」並不意味著一個表面在另一個表面上的物理定向(physical orientation)，而是相對於其他表面的一表面之化學反應的熱力學或動力學性質的關係。舉例來說，選擇性地沉積一碳膜到位在一介電表面上方的一金屬表面上，係指該碳膜沉積在該金屬表面上，以及很少或沒有碳膜沉積在介電表面上；或者是在金屬表面之一碳膜的形成相對於在介電表面之上之一碳膜的形成是熱力學上或動力學上有利的。
本揭露的一些實施例有利地提供一種選擇性地沉積一碳膜在一第二表面上方之一第一表面上的方法。本揭露的一些實施例提供一種沉積一碳膜的方法，其係在相對低溫執行。本揭露的一些實施例有利地提供了用於沉積一碳膜而無須使用電漿反應物(plasma reactants)或處理(treatments)。在一些實施例中，第一表面包括一金屬，以及第二表面包括一介電材料。
請參考各圖式，圖2係例示依據本揭露一或多個實施例之一例示基底100的剖視示意圖。基底100包括一第一材料110以及一第二材料120。第一材料110具有一暴露第一材料表面115。第二材料120具有一暴露第二材料表面125。
第一材料110包含一金屬。在一些實施例中，金屬包括或主要由以下其中一或多個所組成：Ti、Co、Ni、Cu、Ru、Rh、Pd、Ag、Hf、Ta、W、Re、Ir、Pt或Au。在一些實施例中，金屬包括或主要由以下其中一或多個所組成：Ti、Hf、Ta或W。在一些實施例中，金屬包括或主要由以下其中一或多個所組成：Co、Ni、Ru、Rh、Pd或Re。在一些實施例中，金屬包括或主要由以下其中一或多個所組成：Cu、Pd、Ag、Ir、Pt或Au。在本說明書與隨附申請專利範圍中使用時，術語「主要由…所組成(consists essentially of)」或類似術語，係指主要的材料或成分係大於或等於大約所述材料的95%、98%、99%或99.5%。
在一些實施例中，第一材料110包括一大致純金屬或金屬合金。換言之，第一材料110主要可由多個金屬原子所組成。在一些實施例中，第一材料110包括多個金屬元素以及多個非金屬元素。在一些實施例中，第一材料110包括一金屬氮化物、金屬碳化物、金屬矽化物、金屬氧化物、金屬硫化物(metal sulfide)、金屬硒化物(metal selenide)、金屬碲化物(metal telluride)或其組合。
在一些實施例中，第二材料120包含一介電材料。在一些實施例中，第二材料120包含矽。
圖1例示本揭露一些實施例之用於形成一碳膜在一基底100之方法的流程示意圖。方法200通常以步驟201開始，其係提供一基底，一碳膜係形成在該基底上。如在這方面所使用的，術語「提供(provided)」係指將該基板置放在用於進一步處理的一位置或環境中。
在步驟203，一碳膜係形成在基底100上。碳膜可經由一化學氣相沉積(CVD)製程或類似製程所形成。請參考圖3，在步驟203，基底100係暴露在一碳前驅物中，以形成一碳膜130在暴露的第一材料表面115上以及在暴露的第二材料表面125上，在暴露的第一材料表面115上之碳膜130具有一第一厚度T1，在暴露的第二材料表面125上之碳膜130具有一第二厚度T2。第一厚度T1大於第二厚度T2。為了便於理解，圖3中繪示出第二厚度T2。在一些實施例中，第二厚度T2係最小的或是沒有。
一沉積製程的選擇性通常表示多個生長率(growth rate)。舉例來說，若是一膜生長在一表面而快於一不同表面25倍的話，該製程則描述成具有一選擇性25：1。在這方面，較高的比率表示更多的選擇性製程。在一些實施例中，該方法具有一選擇性，係大於或等於大約10：1、大於或等於大約25：1、大於或等於大約50：1，或是大於或等於大約100：1。
碳前驅物可包括任何適合的含碳種類。在一些實施例中，碳前驅物主要由碳及氫原子所組成。在一些實施例中，碳前驅物包括一C1-C4烴(hydrocarbon)、一C1-C6烴(hydrocarbon)，或一C1-C8烴(hydrocarbon)。在這方面使用時，C1-C4或類似物係表示具有一數量的碳原子，其數量係介於1到4之間。在一些實施例中，碳前驅物包括至少一不飽和鍵。在一些實施例中，碳前驅物包括或主要由以下其中一或多個所組成：C 2H 2、C 2H 4、C 3H 6或CH 4。對於氣態組合物，術語「主要由…組成(consists essentially of)」係指組合物的活性組分，不包括稀釋劑(diluent)、載體或惰性氣體(inert gases)。
在一些實施例中，基底暴露在一碳前驅物中，而碳前驅物係包括一額外反應物或稀釋劑。在一些實施例中，額外的反應物或稀釋劑包括或主要由氫氣(H 2)、氮氣(N 2)或氬氣(Ar)所組成。在一些實施例中，當作為碳前體的一部分提供時，不提供氫氣(H 2)作為稀釋劑、載體或惰性氣體。
碳前驅物的流量可為任何適合的流量，包括流量介於大約1到大約5000sccm之間，或是介於大約2到大約4000sccm之間，或是介於大約3到大約3000sccm之間，或是介於大約5到大約2000sccm之間，或是介於大約10到大約2000sccm之間，但並不以此為限。
可提供碳前驅物以便建立任何適合的壓力在基底周圍(例如在一處理腔室內)，該壓力包括介於大約1Torr到大約3000Torr之間，或介於大約2Torr到大約1500Torr之間，或介於大約100Torr到大約1000Torr之間，或介於大約500Torr到大約1000Torr之間，但並不以此為限。在一些實施例中，基底暴露在大約大氣壓力(例如760Torr)下的碳前驅物中。
舉例來說，可藉由設定一基底支撐的溫度而控制基底在沉積期間的溫度。在一些實施例中，基底維持在一溫度，係介於大約100℃到大約700℃之間，介於大約100℃到大約500℃之間，介於大約300℃到大約500℃之間。在一些實施例中，基底維持在一溫度，係小於或等於大約700℃，小於或等於大約500℃，或是小於或等於大約300℃。
基板暴露在碳前驅物氣體的時間區段可以是任何合適的時間量，其係允許在暴露的第一材料表面上形成一預定厚度的碳膜所需的時間量。舉例來說，基底可暴露在碳前驅物在大約10分鐘到大約5小時的一區段，或是大約30分鐘到大約3小時的一區段，或是大約1小時到大約2小時的一區段。
在一些實施例中，碳膜形成的速率係大於或等於大約20 nm/hour、大於或等於25 nm/hour、大於或等於大約30 nm/hour、大於或等於40 nm/hour、或是大於或等於50 nm/hour。在一些實施例中，碳膜的形成速率係介於大約25 nm/hour到大約50 nm/hour之間。
在一些實施例中，選擇性沉積碳膜的方法是作為熱處理進行的，而不使用電漿反應物。換言之，在一些實施例中，執行該方法是無須電漿。
接著，在步驟205，判斷金屬膜是否已達到一預定厚度。若是並未達到預定厚度的話，方法200回到步驟203，以繼續形成金屬膜，直到達到預定厚度為止。一旦已經達到預定厚度，方法200可終止或進行到步驟207，以進行可選擇的後續處理。
本揭露的一些實施例係提供一種形成一碳栓柱的方法。在一些實施例中，碳栓柱選擇性地形成位在一不同表面上方的一含金屬表面上。
本揭露的一些實施例有利地提供一種形成一碳栓柱在位於一第二表面上方之一第一表面上的方法。本揭露的一些實施例提供一種形成一碳栓柱的方法，其係在相對低溫下執行。本揭露的一些實施例有利地提供一種形成一碳栓柱的方法，無須使用電漿反應物或處理。本揭露的一些實施例提供形成一碳栓柱的方法，其係提供沒有蘑菇效應(mushroom effect)的一栓柱。在一些實施例中，第一表面包含一金屬，而第二表面包含一介電材料。
請參考圖式，圖4係例示本揭露一或多個實施例之一例示基底300的示意圖。基底300包括一第一材料310以及一第二材料320。第一材料310具有一暴露第一表面315，且暴露第一表面315具有一第一材料尺寸D1。第二材料320具有一暴露第二表面325。暴露第一表面315與暴露第二表面325形成該基底表面。在一些實施例中，第一材料310包括一含金屬材料。在一些實施例中，第二材料320包括一介電材料。據此，第一材料310可視為第一含金屬材料，以及第二材料3201可視為第二介電材料。
第一材料310包含一金屬。在一些實施例中，在一些實施例中，金屬包括或主要由下列其中一或多個所組成：Co、Ni、Ru、Rh、Pd或Re。不受理論的約束，本發明人發現這些金屬既催化碳的沉積又具有高水準的碳溶解度(carbon solubility)。這些因素結合起來，以允許採用從一蒸氣前驅物到一溶解的碳物種，再固體化沉澱碳栓柱的一沉積方法。不受理論的約束，相信此機制提供了正交生長(orthogonal growth)而不是碳栓柱的迅速增長(mushrooming)。
在一些實施例中，第一材料310包含一大致純金屬或金屬合金。換言之，第一材料310柱藥可由多個金屬原子所組成。在一些實施例中，第一材料310包括多個金屬元素以及多個非金屬元素。在一些實施例中，第一材料310包括一金屬氮化物、金屬碳化物、金屬矽化物、金屬氧化物、金屬硫化物(metal sulfide)、金屬硒化物(metal selenide)、金屬碲化物(metal telluride)或其組合。
在一些實施例中，第二材料320包含一介電材料。在一些實施例中，第二材料320包含矽。
在一些實施例中，如圖4所示，暴露第一表面315係從暴露第二表面325凹陷，以形成一基底特徵305。基底特徵305包括第二材料320的至少一側壁322以及暴露第一表面315的一底部312。
據此，在一些實施例中，基底300並未包含如圖4所示的一特徵305。對於這些實施例，基底300可表面如圖2的基底100。換言之，在一些實施例中，暴露第一表面與暴露第二表面為大致共面。在本說明書與隨附申請專利範圍中使用時，術語「大致共面(substantially coplanar)」係指暴露第一表面與暴露第二表面為共面在±2 nm內。
用於形成碳栓柱的方法類似於如圖1所示用於形成碳膜的方法。方法200通常以步驟201開始，其係提供一基底，一碳栓柱係形成在該基底上。
在步驟203，一碳栓柱係形成在基底上。碳栓柱可經由一化學氣相沉積(CVD)製程或類似製程所形成。請參考圖5，在步驟203，基底300係暴露在一碳前驅物中，以形成包含一碳材料的一碳栓柱330。碳栓柱330在暴露第二表面325上延伸。碳栓柱330具有大致相同於暴露第一表面315的第一尺寸D1。在一些實施例中，大致沒有碳材料沉積在暴露第二表面325上。
在一些實施例中，碳栓柱330具有多個側邊335，其係大致正交於基底表面。在一些實施例中，碳栓柱330具有多個側邊335，其係大致正交於暴露第二表面325。在這方面使用時，當形成在二表面之接面處的角度為90 。±10 。時，則該二表面可被描述成大致正交。
如上所述之用於一碳膜的選擇性沉積之該等反應物與該等製程參數，係與用於形成碳栓柱的反應物與製程參數相同。
接著，在步驟205，判斷碳栓柱是否已達到一預定厚度。若是並未達到預定厚度的話，方法200回到步驟203，以繼續形成碳栓柱，直到達到預定厚度為止。一旦已經達到預定厚度，方法200可終止或進行到步驟207，以進行可選擇的後續處理。
本揭露的一些實施例提供形成多個完全自對準穿孔(fully self-aligned vias)的方法。在一實施例中，形成一第一金屬化層，第一金屬化層包括一組第一導電線，係沿在一基底上之一第一隔離層上的一第一方向延伸。一第二隔離層形成在第一隔離層上。形成一第二金屬化層，第二金屬化層包括一組第二導電線，係位在第一金屬化層上方之一第三隔離層上。該組第二導電線係沿一第二方向延伸。一穿孔係形成在第一金屬化層與第二金屬化層之間。穿孔係沿第二方向到其中一第一導電線自對準。穿孔係沿第一方向到其中一第二導電線自對準，如下文進一步詳細描述。在一實施例中，第一與第二方向係相互交叉呈一角度。在一實施例中，第一方向與第二方向大致相互正交。
在一實施例中，使用一選擇性栓柱沉積技術(selective pillar deposition technique)製作一完全自對準穿孔。在一實施例中，在一基底上之一第一隔離層上的該等導電線形成凹陷。該等導電線沿著在第一隔離層上的一第一方向延伸。多個栓柱係形成在凹陷的該等導電線上。一第二隔離層沉積在該等栓柱之間。移除該等栓柱以形成多個溝槽。沉積一隔離層以充填滿溢在二相鄰自對準選擇性生長栓柱之間的一間隙。移除在該等自對準選擇性生長栓柱上的隔離層。移除該等自對準選擇性生長栓柱以形成多個溝槽。一導電材料係沉積在該等溝槽中，如下文進一步詳細描述。
在一實施例中，一完全自對準穿孔係為一穿孔，其係沿著至少兩個方向而自對準到一下金屬化層以及一上金屬化層中的各導線。在一實施例中，完全自對準穿孔藉由在一方向的一硬遮罩以及在另一方向的下層隔離層所界定，如下文進一步詳細描述。
一或多個實施例提供多個完全自對準穿孔，其係有利地消除穿孔未對準(via misalignment)問題，並避免短路到錯誤的金屬線。與傳統穿孔相比，該等完全自對準穿孔提供較低的穿孔電阻以及電容優勢。該等自對準穿的實施例提供在該等金屬化層的該等穿孔與該等導電線之間的完全對準，其係大致沒有誤差，且有利於提升元件良率與降低元件成本。
當該等穿孔印刷在一起時，即比微影可以獲得的最小間距更近，則穿孔遮罩層組(via mask layer set)係被分割成多個遮罩。舉例來說，取代以一單一微影-蝕刻序列界定穿孔到金屬，係使用二或多個微影-蝕刻序列以避免緊密間隔的該等穿孔短路。本揭露的一些實施例係關於多個栓柱生長製程，所有穿孔係界定成二金屬層之間的交叉(cross-over)，以使相鄰的穿孔將不會短路在一起。在一些實施例中，多個穿孔可使用置放在多個交叉點上的一大微影特徵進行界定。在此例中，在界定的大微影開口下方之該等金屬層重疊的所有區域都將形成一穿孔。
再者，所揭露的方法有利於提供栓柱，其係比移除氧化栓柱更容易。在一些實施例中，該等碳栓柱係藉由一乾蝕刻製程所移除。不受理論的約束，相信使用乾蝕刻製程移除該等碳栓柱，係比執行氧基灰化製程(oxygen based ashing processes)更容易，而氧基灰化製程通常係使用於蝕刻金屬氧化物材料。
在下列的描述中，為了提供對本揭露之一個或多個實施例的徹底理解，係列舉許多特定細節，例如特定材料、化學成分、元件尺寸等。然而，對於所屬技術領域中具有通常知識者而言顯而易見的是，可以在沒有這些具體細節的情況下實踐本揭露的一或多個實施例。在其他的例子中，並未非常詳細描述半導體製造程序、技術、材料、設備等，以避免不必要地模糊該描述。所屬技術領域中具有通常知識者根據所包含的描述，將能夠實現適當的功能，而無需過度實驗。
本揭露的一個或多個實施例係關於提供多個完全自對準穿孔的方法和裝置。本揭露的各個方面是對應圖式中所示的詳細過程來描述的。所屬技術領域中具有通常知識者將理解，本揭露的範圍不限於圖式中描述的特定細節，並且可以更改或省略該製程的一些部分。
圖6例示本揭露一實施例之一種半導體元件之製備方法10的一流程示意圖，其中依據一些實施例，方法10包括步驟S11、S13、S15、S17、S19、S21、S23、S25以及S27。圖6的步驟S11至S27係結合以下附圖進行描述。
圖7到圖10係例示一些實施例之一基底401以提供一完全自對準穿孔或氣隙的剖視示意圖。請參考圖10，一下金屬化層(Mx)包括一組導電線603，係在一基底401上之一隔離層402上的一軸延伸。該方法可從圖7及圖8開始，其中多個凹陷404係形成在一隔離層402中。請參考圖5，導電層503沉積在該等凹陷404中。請參考圖6，若有需要，平坦化導電層503到隔離層402的表面。
請參考圖7，在步驟S11，一第一隔離層402形成在一基底401上。在一些實施例中，基底401包括一半導體材料，例如Si、C、Ge、SiGe、GaAs、InP、InGaAs、InAlAs、其他半導體材料或其任何組合。在一些實施例中，基底401為一絕緣體上覆半導體(SOI)基底，其係包括一塊狀(bulk)下半導體、一中間隔離層以及一上單晶層。該上單晶層可包括上述所列的任何材料，例如矽(Si)。在不同的實施例中，舉例來說，基底401可為一有機、一陶瓷、一玻璃或一半導體基底。雖然此處描述了可以形成基底之材料的幾個例子，但是可以用作被動和主動電子元件(例如電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電元件或任何其他電子元件)的基礎均落入本揭露的精神和範圍內。
在一些實施例中，基底401包括用於基底電路的一或多個金屬化內連接層。在一些實施例中，基底401包括多個內連接，舉例來說，該等內連接係例如穿孔，係經配置以連接該等金屬化層。在一些實施例中，基底401包括多個電子元件，例如電晶體、記憶體、電容器、電阻器、光電元件、開關或任何其他主動與被動電子元件，其係藉由一電性隔離層而分開設置。舉例來說，例如一層間介電質、一淺溝隔離層或所屬技術領域中具有通常知識者所熟知之電子元件製造的任何其他隔離層。在一些實施例中，基底包括一或多個緩衝層，以調和在基底401與在基底401上的一或多層之間的一晶格不匹配(lattice mismatch)，並限制晶格錯位(lattice dislocation)以及缺陷。
第一隔離層402可為適合於隔離相鄰元件且避免漏電劉的任何材料。在一些實施例中，電性的隔離層402係為一氧化物層，例如二氧化矽或由一電子元件設計所決定的任何其他電性隔離層。在一些實施例中，第一隔離層402包括一層間介電質(ILD)。在一些實施例中，第一隔離層402為一低介電常數介電質，其包含的材料矽例如二氧化矽、氧化矽、例如摻碳二氧化矽的摻碳氧化物(carbon doped oxide，CDO)、多孔二氧化矽、氮化矽或其任何組合，但並不以此為限。
在一些實施例中，第一隔離層402包含一介電材料，該介電材料具有小於5的介電常數(k值)。在一些實施例中，第一隔離層402包含一介電材料，該介電材料具有小於2的介電常數(k值)。在一些實施例中，第一隔離層402包括一氮化物、氧化物、一聚合物、磷矽酸鹽玻璃(phosphosilicate glass)、氟矽酸鹽玻璃(fluorosilicate glass，SiOF)、有機矽酸鹽玻璃(organosilicate glass，SiOCH)、其他由一電子元件設計所決定的電性隔離層或其任何組合。在一些實施例中，第一隔離層402可包括聚醯亞胺(polyimide)、環氧樹脂(epoxy)、例如苯並環丁烯(benzocyclobutene)之可光定義的材料(photodefinable materials)，以及WPR系列材料，或是旋塗玻璃(spin-on-glass)。
在一些實施例中，第一隔離層402為一低介電常數(low-k)層間介電質，以將在基底401上的一金屬線與其他的各金屬線絕緣。在一些實施例中，第一隔離層402的厚度係接近介於大約10 nm到大約2 μm之間。
在一些實施例中，第一隔離層402係使用多各沉積技術其中之一進行沉積，例如一化學氣相沉積(CVD)、一物理氣相沉積(PVD)、分子束磊晶(MBE)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、旋塗或其他所屬技術領域中具有通常知識者所熟知之微電子元件製造的隔離沉積技術，但並不以此為限。
在一些實施例中，第一隔離層402的成分類似於上述的第二材料120。
請參考圖8，在步驟S13，複數個凹陷404形成在第一隔離層402中。在一些實施例中，使用一硬遮罩圖案化並蝕刻第一隔離層402，以使用一或多個所屬技術領域中具有通常知識者所熟知之微電子元件製造的一或多個圖案化與蝕刻技術而形成該等凹陷404。在一些實施例中，在第一隔離層402中之該等凹陷404的尺寸，係由在之後一製程所形成之多個導電線603的尺寸所決定。
請參考圖9、圖10及圖11，在步驟S15，一導電線703形成在至少一凹陷404中。在一些實施例中，包括多個導電線603的下金屬化層Mx係為電子元件之一後端金屬化的一部分。請參考圖9，一導電層503沉積在該等凹陷404中。在一些實施例中，形成該等導電線603包含以一層導電材料充填該等凹陷404。在一些實施例中，首先，一基層(base layer)(圖未示)沉積在該等凹陷404的各內側壁以及底部，然後，導電層503沉積在該基層上。在一些實施例中，該基層包括一導電晶種層(圖未示)，係沉積在一導電阻障層(圖未示)上。該晶種層可包含銅、而該導電阻障層可包含鋁、鈦、氮化鉭或類似金屬。導電阻障層可使用來避免導電材料從該晶種層擴散進入第一隔離層402，而該晶種層係例如銅。此外，導電阻障層可使用來提供對於例如銅之該晶種層的黏性。
在一些實施例中，為了形成該基層，導電阻障層係沉積到該等凹陷404的各側壁與底部上，然後，該晶種層沉積在導電阻障層上。在另一實施例中，導電基層包括晶種層，晶種層係直接沉積到該等凹陷404的各側壁與底部上。導電阻障層與晶種層各自均可使用所述技術領域中具有通常知識者所熟知之半導體製造的任何薄膜沉積技術進行沉積，例如噴濺、毯覆式沈積(blanket deposition)或類似技術。在一實施例中，導電阻障層與晶種層各自均具有厚度，係接近介於大約1 nm到大約100 nm之間。在一些實施例中，阻障層可為一薄介電質，其係已蝕刻以建立到下面的金屬層的導電性。在一些實施例中，阻障層可完全被省略，並且可以使用銅線的適當摻雜來製造「自形成阻障(self-forming barrier)」。
在一些實施例中，例如銅的導電層503藉由一電鍍製程而沉積到銅之基層的晶種層上。在一些實施例中，導電層沉積進入該等凹陷404中，其係使用所屬技術領域中具有通常知識者所熟知之微電子元件製造的一鑲嵌製程(damascene process)所執行。在一實施例中，導電層503使用一選擇性沉積技術而沉積到位在該等凹陷404中的經種層上，該選擇性沉積技術係例如電鍍、無電鍍覆、一CVD、PVD、MBE、MOCVD、ALD、旋塗或所屬技術領域中具有通常知識者所熟知之微電子元件製造的其他沉積技術，但並不以此為限。
在一些實施例中，用於該等導電線603之導電層503的材料選擇，係決定了用於晶種層之材料選擇。舉例來說，若是用於該等導電線603的材料包含銅的話，則用於晶種層的材料亦包含銅。在一些實施例中，舉例來說，該等導電線603包括一金屬，例如Cu、Ru、Ni、Co、Cr、Fe、Mn、Ti、Al、Hi、Ta、W、V、Mo、Pd、Au、Ag、Pt、In、Sn、Pb、Sb、Bi、Zn、Cd或其任何組合。
在另外的實施例中，可使用於金屬化層Mx之該等導電線603的導電材料例子係為金屬、金屬合金、金屬碳化物、其他導電材料或其任何組合，而金屬係例如銅、鉭、鎢、釕、鈦、鉿、鋯、鋁、銀、錫、鉛，金屬碳化物係例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁，但並不以此為限。
在一些實施例中，該等導電線的成分係類似於如上所述的第一材料110。
請參考圖10，平坦化導電層503到第一隔離層402的一表面403(以形成該等導電線603)。在一些實施例中，移除導電層503的一些部分，使該等導電線603的各上部與第一隔離層402的各上部平齊，其係使用所屬技術領域中具有通常知識者所熟知之微電子元件製造的一化學機械研磨(CMP)技術所執行。
在一非限制性的例子中，該等導電線603的厚度係接近介於大約15 nm到大約1000 nm之間。在一非限制性的例子中，該等導電線603的厚度係從大約20 nm到大約200 nm之間。在一非限制性的例子中，該等導電線603的寬度係接近介於大約5 nm到大約500 nm之間。在一非限制性的例子中，在該等導電線603之間的間隔(間距)係從大約2 nm到大約500 nm之間。在更特定之非限制性的例子中，在該等導電線603之間的間隔(間距)係從大約5 nm到大約50 nm之間。
在一些實施例中，下金屬化層Mx經配置以連接到其他金屬化層(圖未示)。在一些實施例中，金屬化層Mx經配置以提供電性連接到多個電子元件，例如電晶體、記憶體、電容器、電阻器、光電元件、開關以及任何其他主動或被動電子元件，而該等主動或被動電子元件係藉由一電性隔離層所分開，舉例來說，該電性隔離層為一層間介電質、一俺溝隔離層或所屬技術領域中具有通常知識者所熟知之電子元件製造的任何其他隔離層。
請參考圖11，凹陷導電層(例如該等導電線603)，以低於第一隔離層402的表面403，進而形成導電線(凹陷的該等導電線703)。意即，凹陷該等導電線603至一預定深度，以形成凹陷的該等導電線703。如圖11所示，多個溝槽702形成在第一隔離層402中。每一溝槽702具有多個側壁704以及一底部，該等側壁704為第一隔離層402的一些部分，而該底部為凹陷的該等導電線603的一上表面705。
在一些實施例中，該等溝槽702的深度係從大約10 nm到大約500 nm。在一些實施例中，該等溝槽702的深度係從該等導電線之厚度的大約10%到大約100%。在一些實施例中，凹陷該等導電線603，其係使用以下其中一或多個：所屬技術領域中具有通常知識者所熟知之電子元件製造的濕蝕刻、乾蝕刻或其組合。
請參考圖12及圖13，在步驟S17，一自對準選擇性生長栓柱801形成在(凹陷的)導電線703上。請參考圖12，在一些實施例中，在步驟S17之前，第一隔離層402係暴露在一碳前驅物801’中。自對準選擇性生長栓柱801可依據在文中所述用於形成該等碳栓柱330的方法所形成。如圖12及圖13，自對準選擇性生長栓柱801的一陣列具有與該組凹陷的該等導電線703相同的圖案。在一些實施例中，自對準選擇性生長栓柱801從凹陷的該等導電線703的各上表面705大致正交地延伸。如圖13所示，自對準選擇性生長栓柱801從凹陷的該等導電線703的各上表面大致正交地延伸。如圖13所示，自對準選擇性生長栓柱801沿著與該等導電線603相同的方向延伸。如圖13所示，自對準選擇性生長栓柱801係藉由多個間隙803而分開設置。在一些實施例中，自對準選擇性生長栓柱801的一高度H1係接近介於大約5Å到大約10 μm之間。
請參考圖14及圖15，在步驟S19，多個間隙子1003選擇性地形成在自對準選擇性生長栓柱801的各側壁902上。請參考圖14，一導電層1002沉積在第一隔離層402的表面403上、在自對準選擇性生長栓柱801的頂部903上以及在自對準選擇性生長栓柱801的各側壁902上。然後，請參考圖15，移除在第一隔離層402的表面403上以及在自對準選擇性生長栓柱801的頂部903上的導電層1002。在一些實施例中，在第一隔離層402的表面403上以及在自對準選擇性生長栓柱801的頂部903上的導電層1002之移除步驟，係藉由一間隙子蝕刻製程所執行。
請參考圖16，在步驟S21，沉積一第二隔離層901，以充填滿溢在相鄰二自對準選擇性生長栓柱801之間的各間隙803。在一些實施例中，在步驟S19之後，自對準選擇性生長栓柱801係藉由該等間隙803而分開設置。如圖16所示，第二隔離層901沉積在該等間隙子1003上，該等間隙子1003係形成在自對準選擇性生長栓柱801的各側壁902處、在自對準選擇性生長栓柱801的各頂部903處，以及經由該等間隙803，而該等間隙803係在各自對準選擇性生長栓柱801之間的隔離層402的一些部分上。
在一些實施例中，第二隔離層901為低介電常數間隙充填層(low-k gap-fill layer)。在一實施例中，第二隔離層901為一流動氧化矽(FSiOx)層。在一些實施例中，第二隔離層901為一氧化物層，例如二氧化矽或藉由一電子元件設計所決定的其他電性隔離層。在一些實施例中，第二隔離層901為一層間介電質。在一些實施例中，第二隔離層901為一低介電常數介電質，其係包括例如二氧化矽、氧化矽的材料，例如一多孔碳膜的一碳基材料，例如摻碳二氧化矽的摻碳氧化物(CDO)，多孔二氧化矽，多孔碳氫氧化矽(SiOCH)，氮化矽或其任何組合，但並不以此為限。在一些實施例中，第二隔離層901為一介電材料，該介電材料具有小於3的介電常數(k值)。在一些實施例中，在第二隔離層901為一介電材料，該介電材料具有介電常數(k值)，係接近介於大約2.2到大約2.7之間。在一些實施例中，第二隔離層901為一介電材料，該介電材料具有小於2的介電常數(k值)。在一些實施例中，第二絕緣層901係代表如上所述對應第一隔離層402的其中一隔離層。
在一些實施例中，第二隔離層901為一低介電常數層間介電質，以將一金屬線與其他的金屬線絕緣。在一些實施例中，第二隔離層901係使用其中一沉積技術進行沉積，例如一CVD、旋塗、一ALD、PVD、MBE、MOCVD，或其他所屬技術領域中具有通常知識者所熟知之微電子元件製造的其他低介電常數隔離層沉積技術。
請參考圖17，在步驟S23，移除在自對準選擇性生長栓柱801上的第二隔離層901。在一些實施例中，第二隔離層901係藉由化學機械平坦化(chemical-mechanical planarization，CMP)所執行，以暴露自對準選擇性生長栓柱801的各頂部903。CMP製程可為所屬技術領域中具有通常知識者所熟知之任何適合的平坦化製程。在一些實施例中，沉積第二隔離層901，以使第二隔離層901的頂部齊平或稍微低於自對準選擇性生長栓柱801的頂部903，而且不執行CMP製程。
請參考圖18，在步驟S25，移除自對準選擇性生長栓柱801以形成多個溝槽1101。透過所屬技術領域中具有通常知識者所熟知之任何合適的蝕刻技術，可以在該製程的該部分或結合蝕刻製程的任何其他部分中執行蝕刻製程。在一些實施例中，蝕刻製程為一乾蝕刻或濕蝕刻的其中一或多個。
請參考圖19，在步驟S27，一導電材料1201沉積在該等溝槽1101中。請參考圖20，在步驟S27之後，平坦化導電材料1201到第二隔離層901的一頂部901’(如圖17所示)，以形成一導電栓柱1203。意即，一著陸墊(導電栓柱1203)係形成有多個導電間隙子1003。
由於本揭露之該半導體元件的設計，一著陸墊(導電栓柱1203)係形成有多個導電間隙子1003。因此，可阻止由於設計規則的限制而產生的縱樑和橋接現象。
本揭露之一實施例提供一種半導體元件，具有一第一隔離層、一第二隔離層、一導電栓柱以及多個間隙子。該第一隔離層設置在一基底上。第二隔離層設置在該第一隔離層上。該導電栓柱設置在該第一隔離層中，並穿經該第二隔離層。該等間隙子設置在該導電栓柱的各側壁上。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：形成一第一隔離層在一基底上；形成複數個凹陷在該第一隔離層中；形成一導電線在至少一凹陷中；形成一自對準選擇性生長栓柱在該導電線上；選擇性形成多個間隙子在該等自對準選擇性生長栓柱的各側壁上；沉積一第二隔離層，以填充滿溢在兩相鄰自對準選擇性生長栓柱之間的各間隙；移除在該等自對準選擇性生長栓柱上的該第二隔離層；移除該等自對準選擇性生長栓柱，以形成多個溝槽；以及沉積一導電材料在該等溝槽中。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:方法 100:基底 110:第一材料 115:暴露第一材料表面 120:第二材料 125:暴露第二材料表面 200:方法 201:步驟 203:步驟 205:步驟 207:步驟 300:基底 305:基底特徵 310:第一材料 312:底部 315:暴露第一表面 320:第二材料 322:側壁 325:暴露第二表面 330:碳栓柱 335:側邊 401:基底 402:第一隔離層 403:表面 404:凹陷 503:第一導電層 603:導電線 702:溝槽 703:導電線 704:側壁 705:上表面 801:自對準選擇性生長栓柱 801’:碳前驅物 803:間隙 901:第二隔離層 901’:頂部 902:側壁 903:頂部 1002:導電層 1003:間隙子 1101:溝槽 1201:導電材料 1203:導電栓柱 D1:第一材料尺寸 H1:高度 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟 T1:第一厚度 T2:第二厚度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1例示本揭露一些實施例之用於選擇性沉積一碳膜或形成一碳栓柱之方法的流程示意圖。 圖2例示本揭露一些實施例之用於選擇性沉積一碳膜之一例示基底的剖視示意圖。 圖3例示本揭露一些實施例之一例示基底具有一碳膜選擇性沉積在其上的剖視示意圖。 圖4例示本揭露一些實施例之用於形成一碳栓柱之一例示基底的剖視示意圖。 圖5例示本揭露一些實施例之一例示基底具有一碳栓柱形成在其上的剖視示意圖。 圖6例示本揭露一實施例之一種半導體元件之製備方法的一流程示意圖。 圖7例示本揭露一些實施例之一半導體元件的一基底的剖視示意圖。 圖8例示本揭露一些實施例之該半導體元件的該基底提供一完整自對準穿孔(via)的剖視示意圖。 圖9例示本揭露一些實施例之如圖8之該半導體元件的該基底在一導電材料沉積之後的剖視示意圖。 圖10例示本揭露一些實施例之如圖9之該半導體元件的該基底在平坦化該導電材料以形成多個導電線之後的剖視示意圖。 圖11例示本揭露一些實施例之如圖10之該半導體元件的該基底在該等導電線凹陷之後的剖視示意圖。 圖12及圖13例示本揭露一些實施例之如圖11之該半導體元件的該基底在多個碳栓柱形成在該等導電線上之後的剖視示意圖。 圖14及圖15例示本揭露一些實施例之如圖13之該半導體元件的該基底在形成多個間隙子在該等碳栓柱的各側壁上之後的剖視示意圖。 圖16例示本揭露一些實施例之如圖15之該半導體元件的該基底在一第二隔離層沉積以圍繞該等碳栓柱之後的剖視示意圖。 圖17例示本揭露一些實施例之如圖16之該半導體元件的該基底在該第二隔離層平坦化之後的剖視示意圖。 圖18例示本揭露一些實施例之如圖17之該半導體元件的該基底在移除該等碳栓柱以形成多個溝槽之後的剖視示意圖。 圖19例示本揭露一些實施例之如圖18之該半導體元件的該基底在沉積一導電材料在該等溝槽中之後的剖視示意圖。 圖20例示本揭露一些實施例之如圖19之該半導體元件的該基底在平坦化該導電材料以形成一著陸墊之後的剖視示意圖。
401:基底 402:第一隔離層 703:導電線 803:間隙 901:第二隔離層 901’:頂部 1003:間隙子 1203:導電栓柱 H1:高度

Claims (15)

  1. 一種半導體元件的製備方法，包括：形成一第一隔離層在一基底上；形成複數個凹陷在該第一隔離層中；形成一導電線在至少一凹陷中；形成一自對準選擇性生長栓柱在該導電線上；選擇性形成多個間隙子在該等自對準選擇性生長栓柱的各側壁上；沉積一第二隔離層，以填充滿溢在兩相鄰自對準選擇性生長栓柱之間的各間隙；移除在該等自對準選擇性生長栓柱上的該第二隔離層；移除該等自對準選擇性生長栓柱，以形成多個溝槽；以及沉積一導電材料在該等溝槽中。
  2. 如請求項1所述之半導體元件的製備方法，其中形成複數個凹陷在該第一隔離層中的該步驟，係藉由一蝕刻製程所執行。
  3. 如請求項1所述之半導體元件的製備方法，其中形成該導電線在該至少一凹陷中的該步驟，還包括：沉積一導電層在該等凹陷中；平坦化該導電層到該第一隔離層的一表面；以及凹陷該導電層到低於該第一隔離層的該表面，以形成該導電線。
  4. 如請求項3所述之半導體元件的製備方法，其中在形成該自對準選擇性生長栓柱在該導電線上的該步驟中，該自對準選擇性生長栓柱的一頂部高於該第一隔離層的該表面。
  5. 如請求項3所述之半導體元件的製備方法，其中在該自對準選擇性生長栓柱的該頂部與該第一隔離層的該表面之間的一高度，係近似介於大約5Å到大約10μm之間。
  6. 如請求項4所述之半導體元件的製備方法，還包括在形成該自對準選擇性生長栓柱在該導電線上之該步驟之前，暴露該第一隔離層在一碳前驅物中。
  7. 如請求項4所述之半導體元件的製備方法，其中選擇性形成該等間隙子在該等自對準選擇性生長栓柱之各側壁上的該步驟，還包括：沉積一導電層在該第一隔離層的該表面上、在該自對準選擇性生長栓柱的該頂部上，以及在該自對準選擇性生長栓柱的各側壁上；以及移除在該第一隔離層的該表面上以及在該自對準選擇性生長栓柱的該頂部上之該導電層。
  8. 如請求項7所述之半導體元件的製備方法，其中移除在該第一隔離層的該表面上以及在該自對準選擇性生長栓柱的該頂部上之該導電層的該步 驟，係藉由一間隙子蝕刻製程所執行。
  9. 如請求項7所述之半導體元件的製備方法，其中在選擇性形成該等間隙子在該等自對準選擇性生長栓柱上的該步驟之後，該等自對準選擇性生長栓柱藉由該等間隙而分開設置。
  10. 如請求項7所述之半導體元件的製備方法，其中移除在該自對準選擇性生長栓柱上的該隔離層的該步驟，係藉由一化學機械平坦化所執行。
  11. 如請求項7所述之半導體元件的製備方法，其中在移除該等自對準選擇性生長栓柱上之該第二隔離層的該步驟之後，該第二隔離層的一頂部係齊平或稍微低於該自對準選擇性生長栓柱的該頂部。
  12. 如請求項11所述之半導體元件的製備方法，其中移除該等自對準選擇性生長栓柱以形成該等溝槽的該步驟，係藉由一蝕刻製程所執行。
  13. 如請求項12所述之半導體元件的製備方法，其中該蝕刻製程為一或多個乾蝕刻或濕蝕刻。
  14. 如請求項3所述之半導體元件的製備方法，其中該等自對準選擇性生長栓柱大致從該等凹陷的導電線之各上表面正交地延伸。
  15. 如請求項1所述之半導體元件的製備方法，其中在沉積該導電材料在 該等溝槽中的該步驟之後，還包括平坦化該導電材料到該第二隔離層的一頂部，以形成一導電栓柱。
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