TW201533845A - 基於鈷的互連及其製造方法 - Google Patents

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Abstract

實施例包括金屬互連結構，包含：配置在基板上的介電層；介電層中的開口，其中，該開口具有側壁，並露出基板與互連線至少其中之一的導電區；包含錳的黏著層，配置在導電區上及在側壁上；以及在開口內及黏著層之表面上之包含鈷的填充材料。本文也描述其它實施例。

Description

基於鈷的互連及其製造方法
通言之，本發明之實施例與金屬互連結構及其製造方法有關。更特定說，本發明之實施例與基於鈷的互連結構及其製造方法有關。
積體電路(IC)裝置典型上包括電路元件，諸如形成在半導體基板上或其內的電晶體、電容器、電阻器等。互連結構用來將各個獨立的電路元件電性地耦接或連接成為功能性電路。典型的金屬互連包括線部與貫孔部。
互連結構可用銅來製造，且可包括絕緣層，諸如鈦、鉭、或諸如氮化鉭或氮化鈦的氮化物材料，或它們的組合(例如，氮化鉭/鉭(tantalum nitride/tantalum；TNT))。利用銅互連結構的問題是其極易受電致遷移的影響，其會導致空隙的形成並失效。
鎢金屬化現已成功地用來製造前段接點，且因此已有提議用於後段金屬化以製造互連。利用鎢金屬化能令人滿意的優點是它對有害之電致遷移效應的抗性高。不過，利 用鎢金屬化的缺點是它電阻係數高於銅。更明確地說，鎢導線的電阻高於銅互連的4至6倍，貫孔電阻高出20%。這些高電阻嚴重地降低IC性能且因此為不令人滿意的。
102‧‧‧介電層
104‧‧‧蝕刻停止層
106‧‧‧基板
108‧‧‧介電層的頂表面
110‧‧‧上部開口
112‧‧‧側壁
114‧‧‧下部開口
116‧‧‧側壁
118‧‧‧基板頂表面
150‧‧‧導電區
120‧‧‧錳基黏著層
122‧‧‧填充材料
124‧‧‧夾縫
420‧‧‧柱塞
422‧‧‧預處理
424‧‧‧填充材料
426‧‧‧夾縫
428‧‧‧鈷基結構
524‧‧‧錳基黏著層
526‧‧‧填充材料
528‧‧‧夾縫
530‧‧‧鈷基結構
700‧‧‧金屬氧化物半導體場效電晶體
702‧‧‧基板
704‧‧‧閘極介電層
706‧‧‧通道區
708‧‧‧金屬閘極電極
708A‧‧‧錳基黏著層
708B‧‧‧鈷填充金屬
710‧‧‧閘極隔離間隔物
712‧‧‧尖端延伸部
740‧‧‧層間介電層
圖1A-1E係說明按照本發明之實施例形成鈷互連之方法的橫斷面側視圖。
圖2係說明按照本發明之實施例以鈷互連形成具有多金屬化層之積體電路的橫斷面視側圖。
圖3的流程圖係說明按照本發明之實施例形成鈷互連之方法。
圖4A-4D係說明按照本發明之實施例形成具有鈷柱塞之鈷互連之方法的橫斷面視側圖。
圖5A-5D係說明按照本發明之實施例形成具有鈷柱塞之鈷互連之方法的橫斷面視側圖。
圖6的流程圖係說明按照本發明之實施例形成具有鈷柱塞之鈷互連之方法。
圖7描繪按照本發明之實施例之包括有鈷基金屬閘極電極的半導體場效電晶體(FET)。
【發明內容】及【實施方式】
現將參考圖式，圖中類似的結構註明以類似的下標參考符號。為更清楚地顯示各不同實施例的結構，本文的圖式中包括半導體/電路結構的圖解表示法。因此，與所製 造之積體電路結構的實際外觀(例如顯微照片中所見)會出現不同，然而仍併入說明之實施例所主張的結構。此外，各圖式僅顯示有助於瞭解說明之實施例的結構。習知技藝中的其它結構並未包括在內以保持圖式之清晰。例如，並非必然顯示出半導體裝置的每一層。“實施例”、“各不同實施例”、及以類似指示所描述的實施例可包括特定的特徵、結構、或特性，但並非每一個實施例都必然包括該些特定的特徵、結構、或特性。某些實施例可具有某些、全部、或没有其它實施例中所描述的特徵。“第一”、“第二”、“第三”等描述共同的物件，且指示被提及之類似物件之不同的例子。此等形容詞並未暗示以此方式描述之物件必須按給定之順序，無論是時間上、空間上、排列上、或以任何其它方式之順序。“連接”可指示元件彼此直接實體或電性接觸，而“耦接”可指示元件彼此共同操作或互動，但這些元件可以也可以不直接實體或電性接觸。
本發明的一實施例係鈷互連，其包括錳(Mn)基的黏著層及鈷填充材料。例如，黏著層(在本文中有時也稱為絕緣層或潤濕層)可包括各種不同的錳基成分，諸如，錳、氮化錳(MnN)、或氮化錳矽(MnSixNy)。錳基的黏著層可包含沈積在經圖案化之後段互連結構中的薄膜。這些互連結構可用鈷來金屬化。錳基層與層間介電質(ILD)的黏著良好，在某些實施例中其有助於形成互連。錳基層也提供鈷金屬潤濕。因此，錳基黏著層有助於在諸如22奈米、14奈米、10奈米或更小的小尺度中實現 互連結構之強固的間隙填充。
包括鈷互連的實施例其包括鈷柱塞層與鈷填充材料。柱塞層係以與鈷填充材料所用成分不同及/或藉由不同的製程來形成。由於鈷互連的優點是電阻低(例如，比鎢的電阻低)且對電致遷移的抗性高(例如，對電致遷移的抗性比銅高)，因此能夠製造高性能的互連結構。由於習用的互連製程中的尺寸尺度，傳統絕緣層(例如，TNT絕緣層)的高電阻會對習用的銅互連的性能有較大程度的衝擊。不過，電阻較低的錳層會減輕這些電阻問題。
在第一態樣中，共形的錳基黏著層係形成在介電層的開口中。接著在錳基的黏著層上沈積或生長鈷基的填充材料，以形成鈷互連。
圖1A-1E說明按照本發明之實施例，以錳基的黏著層及含鈷的填充層來形成鈷互連的方法。圖1A說明具有頂表面118的基板106，其可用做為可在其上形成鈷互連的基板。基板106可包括最終要在其上製造鈷互連之IC半製品的任何部分。例如，典型上，基板106將包括(或已形成於其上)主動與被動裝置。如圖1A之描繪，最終要在其上形成鈷互連的導電區150包括在基板106。在這樣的一實施例中，基板106已通過前段線製程(front end of line；FEOL)的處理，且導電區150係形成在結晶半導體基板或層中的擴散區(例如，導電區是電晶體的源極或汲極區)。在另一這樣的實施例中，導電區150係後段線製程(back end of line；BEOL)金屬化結構中的底層金屬 線，如以下與圖2相關之更詳細的討論。因此，雖然本文不時將部分150稱為“導電區150”，但此可能也可能並非指示區域150的導電性高於或低於106的其餘部分。此外，使用150並無意指示150與106必然非整塊或是以不同之製程或與106非同時形成。例如，當106為互連線區域時，150與106為整塊，且結構上與功能上無法與106的其餘部分區分開。不過，當150作為源極或汲極時，區域150也可以是與106其餘部分之摻雜不同的區域。提供以上之澄清以避免過量的圖及以簡潔的方式提供清晰性。
雖然實施例等理想上適用於製造半導體IC，諸如但不限於微處理器、記憶體、電荷耦合元件(CCD)、系統晶片(SoC)IC、或基頻處理器，但其它的應用也可包括微電子機械、MEMS、雷射、光學裝置、封裝層等。實施例也可用來製造個別的半導體裝置(例如，本文所描述的鈷結構也可用來製造金屬氧化物半導體(MOS)電晶體的閘極電極)。
現再參考圖1A，介電層102形成於基板106之上。介電層102可由任何適合的介電質或絕緣材料構成，諸如但不限於二氧化矽、SiOF、摻雜碳的氧化物、玻璃或聚合物材料等。開口形成在介電層中。開口露出終要製造之鈷互連所要接觸(間接或直接)的導電區150。在一實施例中，如圖1A之描繪，開口包括具有側壁116的下部開口114(例如，貫孔洞或槽)及具有側壁112的上部開口110(例如，金屬線溝)，如雙鑲嵌製程中所常見。雖然 描繪了兩個開口(或具有寬度變化的開口)，但須理解，也可代之以在介電層102中形成單個開口(例如，單鑲嵌法所使用的方法，其中，在單次操作中僅製造線或貫孔而非兩者)。單開口或多開口可藉由典型上用於鑲嵌與雙鑲嵌製造之習知的光刻與蝕刻處理技術在介電層102中製造。雖然僅描繪了單介電層102，但也可使用相同或不同介電材料之多層來取代(例如，第一介電層其內具有開口114，及第二介電層其內具有開口110)。此外，在實施例中，如圖1A之描繪，介電層102係形成在配置於基板106上的蝕刻停止層104上。蝕刻停止層104可由諸如氮化矽或氧氮化矽之材料構成。
現參考圖1B，沈積錳基黏著層120(例如，包括錳、氮化錳、MnSixNy等的黏著層)。在其它系統中，可在TNT基的黏著層上形成種層。諸如美國專利申請案No.13/730,184中所揭示的種層有利於填充材料的形成。不過，圖1B的實施例不需要這樣的種層。圖1B的實施例也不需要在黏著層與種層之間沈積合金。因此，如以下所見，錳基黏著層可以直接接觸ILD 102並直接接觸鈷填充物(下文中描述)，而不需要TNT基的黏著層、任何種層、或TNT基黏著層與種層之間的任何合金層。
在圖1B中，錳基黏著層120可形成在介電層102的頂表面108及基板106之露出的頂表面118上(例如，導電區150上)。雖然106被稱為“基板”，但在其它實施例中，106可以是金屬互連線等。錳基黏著層120也形成在 上部開口114的側壁116與下部開口110的側壁112上。
錳基黏著層120可以是由包括錳、氮化錳、MnSixNy、MnSixOy(例如，Mn2[SiO4]、MnSiO3)、其它錳基矽酸鹽等材料所構成的共形層。在黏著層包括錳的實施例中，錳含量可包括90-100%的錳，其中雜質(即剩餘的10%)可包括碳、氫、氧、及它們的組合。在黏著層包括MnNx的實施例中，錳可佔0-50%的錳及氮佔0-50%。在黏著層包括MnNx的實施例中，黏著層可包括Mn4N或Mn3N2。在黏著層包括MnNxSiy的實施例中，所包括的錳與氮可達50%，而矽構成材料的剩餘部分。在實施例中錳、氮、與矽可彼此包括在各不同之黏著複層的組合中，諸如雙層或三層(例如，黏著層包括一子層包括氮化錳及另一子層包括錳)、(例如，一黏著層包括具有錳與氮的子層及包括以錳為主的另一子層)、(例如，一黏著層包括一包括MnNxSiy的子層及包括以錳為主的另一子層)等。本文中所使用的成分百分比意指原子百分比。
在一實施例中，錳基黏著層120係形成到厚度小於3奈米，且典型上為1奈米至3奈米。在實施例中，層120之厚度範圍(無論層120包括單層或多個子層，諸如一子層包括氮化錳及另一緊鄰的子層包括錳)可從0.1埃至50埃的範圍。在實施例中，層120介於10埃至20埃之間包含，例如，10、12、14、16、18、或20埃。
在實施例中，導電區150包括至少一些鍺(例如，外露之摻雜的矽鍺或摻雜的鍺區，或金屬鍺化物區)。在實 施例中，導電區150包括至少一些矽(例如，外露之摻雜的矽區或金屬矽化物區)。
層120可藉由化學氣相沈積(CVD)、原子層沈積(ALD)、物理氣相沈積(PVD)、電鍍、無電鍍、或沈積共形薄膜之其它適合的製程來沈積或生長。在實施例中，層120被沈積以形成高品質的共形層，其充分且均勻地覆蓋開口內的所有外露表面及頂表面。在一實施例中，黏著層可藉由以低沈積速率來沈積錳基材料，以均勻且一致性地沈積共形黏著層。藉由以共形的方式來形成層120，可增進後續形成填充材料(諸如鈷)與下層結構的相容性。特別是，層120可藉由為在其上的沈積提供適當的表面能量以有助於沈積處理。
薄膜的沈積製法使用諸如CVD、ALD、及PVD等處理，視所想要的處理時間、厚度、及共形的品質而有所不同。例如，利用CVD來沈積黏著層120，能比使用ALD處理來沈積相同之層更快速地建立共形薄膜層；不過，以CVD製程所沈積之薄膜的品質，可能不如以ALD製程所沈積之薄膜的品質。在另一實施例中，係藉由PVD製程來沈積層120。執行PVD製程可將接收基板與對應之濺鍍靶之間的距離加大，以形成高度共形的薄膜。
參考圖1C，填充材料122可形成在黏著層120之外露的表面上，俾使填充材料122完全填滿開口110與114，並形成在黏著層120之頂表面上與介電質102的頂表面108上。在填充材料122的沈積期間，開口110、 114內可能形成夾縫124。在實施例中，填充材料122係由大約0.25-5%之非鈷元素(例如，鋁、鎳、銅、銀、金、錳、鈦、釩、鉻、鐵、鉭、鎢、釕、磷、硼、碳、氮、矽、鍺、鎂、鋅、銠、鉑、鎘、鉿、銦、錫、碳、氧、鈹、鈣、鋯、鈮、鉬、銥、錸、或鈀)與剩餘大約95+%之鈷所組成的稀釋合金所構成。於沈積或於沈積之後續處理的期間，此稀釋合金會涉及非鈷元素跑到填充122之表面的遷移。此遷移可為鈷提供擴散障壁(除了黏著/障壁層120之外)及/或用來增強鈷對於層120的黏著力。鈷內的晶粒邊界也被非鈷物種填滿。在一實施例中，填充材料122本質上僅由鈷構成。在另一實施例中，填充材料122係至少90%的鈷。在又另一實施例中，填充材料122係由至少50%的鈷構成。
在本發明的實施例中，鈷填充材料122可藉由諸如但不限於CVD、ALD、PVD、電鍍、或無電鍍等製程來形成。在一實施例中，形成填充材料122所用的製程方法與用來形成層120的製程不同。此外，層120可共形地形成，而填充材料122可非共形或由下而上法來形成。例如，層120可以藉由ALD沈積處理來形成，其在接收基板之外露表面上形成共形層，而填充材料122可藉由PVD處理來形成，其將填充材料方向性地濺鍍到層120的表面上，在平坦之水平表面上的沈積速率快於垂直方向的側壁表面。在另一實施例中，層120可藉由ALD沈積處理來形成，其在接收基板之外露表面上形成共形層，而填充材 料122可藉由無電鍍處理來形成，其從層120的表面上生長填充材料。在又另一例中，層120可藉由CVD沈積處理來形成及填充材料藉由PVD處理來形成。
在另一實施例中，層120與填充材料122可藉由相同的製程(例如，CVD、ALD、或PVD)來沈積，但使用不同的沈積參數組，諸如壓力、沈積速率、溫度、等。例如，層120與填充材料122可藉由CVD處理來沈積；但是，用於黏著層120之CVD處理中所使用的參數組，諸如沈積壓力與溫度，與用於填充材料122之CVD處理中所使用的參數組不同。在另一例中，層120與填充材料122係藉由PVD處理來形成，但用來形成層120之PVD處理所使用的靶與接收基板間之矩離，大於用來形成填充材料122的PVD處理。在另一實施例中，金屬填充材料122係藉由準直PVD處理來形成，而層120係藉由非準直PVD處理來形成。或者，層120係藉由沈積速率比用來形成填充材料122之ALD處理之沈積速率低的ALD處理來形成，俾使所形成的層120比填充材料122更共形。
參考圖1D，可選擇性地執行退火處理以回流所沈積的互連層。在退火處理之後，來自圖1C的夾縫124被去除，在介電層102內之開口110與114內形成實心結構。退火處理有助於在填充材料122內生長較大的微粒結構、降低電阻係數、及排出不良微粒結構中的雜質。在一實施例中，退火處理使用諸如氮氣、氫氣、及氬氣等氣體。此外，退火處理可在比後段結構之熱預算低的溫度下實施。 例如，在一實施例中，退火處理係在室溫至300℃、400℃、500℃或更高的溫度下實施。在另一實施例中，退火處理是在高於填充材料122之熔點但低於後段結構之熱預算的溫度下實施。在各不同實施例中之退火處理的變化範圍很寬(例如，用於互連的退火處理從室溫至300℃、400℃、500℃或更高，用於前段用途的範圍可達900℃)。在這些實施例中，當要被退火之材料的回流可在遠低於要被退火之材料之熔點的溫度發生時，退火溫度不高於正被退火之材料的熔點。在這些實施例中，用於要被退火之材料的退火溫度可低於後段結構的熱預算。
在又另一實施例中，可選擇性地利用循環法來沈積開口114與110內的互連層122(也稱為填充層122)而無夾縫124。一個循環包括一次的填充材料122沈積與一次的退火處理。一個循環的退火操作可設定溫度與持續時間以短暫地回流填充材料以增進逐步的覆蓋。一個循環的沈積操作可以是短的沈積以沈積少量的填充材料，如此，完全填滿貫孔及線開口114與110需要數次的操作。在一實施例中，需要不到5次的循環來沈積填充材料122而無夾縫124。
參考圖1E，可執行化學機械平坦化(chemical mechanical planarization；CMP)處理以去除沈積在介電層102之頂表面108上方的填充材料122與黏著層120。在一實施例中，CMP處理可以是定時的CMP處理，其定時在線介電層的頂表面108處停止。在另一實施例中， CMP處理可以利用線介電層的頂表面108做為中止層。由於沈積在線介電層頂表面上之填充材料的厚度會改變，因此，利用頂表面108做為中止層可能是更可靠的方法。在另一實施例中，使用蝕刻處理來去除沈積在介電層102之頂表面108上方的填充材料122與層120。
圖2說明按照本發明之實施例，具有鈷金屬互連之部分IC結構的橫斷面200。介電層102之堆疊包括具有黏著層120與金屬(例如，鈷)填充層124的金屬互連。例如，圖2中所示的部分IC結構可以是微處理器晶粒或記憶體晶粒中所見到之後段線製程(BEOL)之金屬化結構的一部分。
圖3的流程圖300說明按照本發明之實施例形成鈷金屬互連的方法。在302，在介電層中形成開口以露出基板中(或附加的金屬互連上)的導電區。在304，在基板上方及介電層上方與開口的側壁上形成與導電區接觸的錳基黏著/絕緣層。在306，在黏著層層上形成填充材料並填滿開口。填充材料係由鈷基材料構成。在308，在選用的實施例中，加熱以回流填充材料。在310，將沈積在介電層之上表面上方的填充材料與黏著層材料去除。
在實施例中，在介電層之開口的下部分(例如，貫孔洞或槽)中形成鈷基柱塞。接著，在鈷基柱塞上、開口的上部分中(例如，金屬線溝)形成鈷基導線以形成鈷互連。
例如，圖4A-4D說明按照本發明之實施例形成鈷金 屬互連的方法。該方法從與圖1B之說明及描述相關聯之相同結構開始，其包括黏著層120，且為了簡化起見不再描述。
參考圖4A，在黏著層120上形成柱塞420。在實施例中，如所描繪，柱塞420僅形成在介電層102的下部開口114中，俾使下部開口114被柱塞420的材料完全填滿。不過，在另一實施例中，柱塞420的頂表面與下部開口114的頂表面可能並非平面。例如，柱塞420的頂表面可能高於或低於下部開口的頂表面。柱塞420的頂表面可以位於、高於、或低於層120的水平頂表面，其中，層120係水平地配置在114的頂部及110的底部。如圖4A之描繪，柱塞420具有恰好低於層120之水平頂表面的頂表面，其中，層120係水平地配置在114的頂部及110的底部。在另一實施例中，由於柱塞420形成期間的生長剖面，柱塞420的頂表面可形成蘑菇狀的圓頂。
在實施例中，柱塞420係以由下而上的方式形成。亦即，柱塞420並非藉由共形沈積來形成。例如，在一實施例中，柱塞420之形成係藉由在導電區150正上方之層120的表面上執行選擇性沈積並接著從其生長。在特定的實施例中，柱塞420係藉由在層120之外露且相容的表面上無電鍍柱塞材料而形成。例如，導電區150具有上金屬化表面或含金屬之表面，諸如鈷(Co)、銅(Cu)、或鎢(W)，且鈷基柱塞420係藉由無電沈積來形成，包括從導電區150之金屬化或含金屬之表面上方的層120由下 而上生長。在其它實施例中，也可使用其它適合之由下而上的填充與生長沈積法，諸如但不限於電鍍。由下而上填充法是一種在平面或平坦表面上之沈積速率比在垂直之側壁表面上快的方法。
柱塞420可以是由至少50%之鈷所構成的鈷基柱塞。在特定的實施例中，柱塞420係由至少90%的鈷構成。在此種任何情況中，柱塞420如果有其餘的非鈷成分，可包括鋁、鎳、銅、銀、金、錳、鈦、釩、鉻、鐵、鉭、鎢、釕、磷、硼、碳、氮、矽、鍺、鎂、鋅、銠、鉑、鎘、鉿、銦、錫、碳、氧、鈹、鈣、鋯、鈮、鉬、銥、錸、或鈀之一或多樣元素。在另一實施例中，柱塞420係由鈷基的化合物或合金材料構成。例如，在一實施例中，使用的柱塞420係由大約0.25-5%之上述表列的那些非鈷元素與剩餘大約95+%之鈷所構成的稀釋合金。在沈積或在沈積之後的處理期間，此稀釋合金的非鈷物種會往鈷柱塞之表面或介面遷移。此遷移提供了鈷的擴散障壁及/或用來增進鈷對層120的附著力。鈷內的晶粒邊界也被非鈷物種填滿。不過，在其它實施例中，柱塞420可包括少於50%的鈷，但仍稱為鈷基材料。鈷基化合物柱塞420的例示性實施例包括矽化鈷或鍺化鈷柱塞材料。在此一特定的實施例中，導電區150包括至少一些鍺(例如，外露之摻雜的矽鍺或摻雜的鍺區，或金屬矽化物區)，及柱塞420材料係鍺化鈷層。在另一特定的實施例中，導電區150包括至少一些矽(例如，外露之摻雜的矽區或金屬矽化物區)，及 柱塞420材料係矽化鈷層。鈷基合金柱塞420材料的例示性實施例包括鈷與以下一或多種元素的合金：鋁、鎳、銅、銀、金、錳、鈦、釩、鉻、鐵、鉭、鎢、釕、磷、硼、碳、氮、矽、鍺、鎂、鋅、銠、鉑、鎘、鉿、銦、錫、碳、氧、鈹、鈣、鋯、鈮、鉬、銥、錸、或鈀。在上述的實施例中，鈷柱塞420可具有小的微粒結構。在實施例中，可以使用上述的摻雜物(即0.25-5%的非鈷元素)而沒有層120，以致於鈷直接附著於側壁116及部分150。在實施例中，摻雜物本質上藉由擴散到介面而建立了層120(黏著層)諸如150與116的介面。在一實施例中，摻雜物與部分的150形成一層。在另一實施例中，摻雜物與150不形成層，以致於障壁係無底的且柱塞420直接接觸區域150。
參考圖4B，在柱塞420外露的頂表面與層120上選擇性地執行預處理422。預處理可藉由電漿處理或離子轟擊來實施，以增強隨後將化合物形成到經處理之表面的附著力。在一實施例中，預處理可在電漿室內實施，溫度範圍從室溫到大約300℃、400℃、500℃或更高，處理時間大約20至60秒，利用例如氫氣/氦氣電漿、氬氣電漿、氨氣電漿、氮氣電漿、及/或它們的組合。在另一實施例中，預處理可包括氬離子轟擊。須瞭解，此預處理可在處理流程的其它階段(例如，在形成柱塞材料之前)實施。在實施例中，預處理係在層120被形成之前實施。不過，在其它實施例中，層120之處理對於密度十分有利，不會 影響介電質，諸如層102。
參考圖4C，在柱塞420與上部開口110內的層120上形成填充材料424。在沈積了填充材料424之後，上部開口110內可能會形成夾縫426。在一實施例中，填充材料424係由包含鈷的材料構成。例如，填充材料可用上述填充材料122之材料構成及藉由其製程來沈積。此外，填充材料424之材料成分及/或沈積技術可與柱塞420不同。
可選擇性地實施退火處理以回流所沈積的填充材料424。圖4C的夾縫426可在退火處理之後被去除，在介電層102內之開口110與114內形成實心結構。退火處理使能夠在填充材料424內生長較大的微粒結構、降低電阻係數、及排出其它不良微粒結構中的雜質。在一實施例中，退火處理使用諸如但不限於氮氣、氫氣、或氬氣。此外，退火處理可在比後段結構之熱預算低的溫度實施。例如，在一實施例中，退火處理係在室溫至300℃、400℃、500℃或更高的溫度下實施。在另一實施例中，退火處理是在高於填充材料424之熔點但低於後段結構之熱預算的溫度下實施。在實施例中，當要被退火之材料的回流可在遠低於要被退火之材料之熔點的溫度發生時，退火溫度不高於正被退火之材料的熔點。在這些實施例中，用於要被退火之材料的退火溫度可低於後段結構的熱預算。
在又另一實施例中，可選擇性地利用循環技術來在開口110內沈積填充材料424而無夾縫426。一個循環包括 單次的填充材料424沈積與單次的退火處理。一個循環的退火操作可設定溫度與持續時間以短暫地回流填充材料424以增進逐步的覆蓋。一個循環的沈積操作可以是短的沈積以沈積少量的填充材料424，如此，需要數次的操作來完全填滿上部開口110。在一實施例中，需要不到5次的循環來沈積填充材料424而無夾縫426。
參考圖4D，可執行CMP處理來去除沈積在層120之頂表面上方的填充材料424以提供鈷基結構428。在一實施例中，CMP處理可以是定時的CMP處理，其定時在線介電層的頂表面108處停止。在另一實施例中，CMP處理可以利用介電層102的頂表面108做為中止層。由於沈積在介電層102頂表面108上之填充材料的厚度會改變，因此，利用頂表面108做為中止層可能是更可靠的方法。在另一實施例中，使用蝕刻處理來去除沈積在介電層102之頂表面108上方的填充材料424。
在實施例中，鈷基柱塞係形成在介電層中之開口的下部(例如，貫孔洞或槽)內。接著，在鈷基柱塞上方的開口上部(例如，金屬線溝)中形成黏著層。接著，在直接位於柱塞上方之黏著層的部分上形成鈷基導線，填滿開口的上部分以形成鈷互連。
例如，圖5A-5D說明按照本發明之實施例形成具有錳基黏著層與含鈷填充層之鈷互連的方法。該方法從與圖1A說明及描述相關的相同結構開始。接下來，參考圖5A，在介電層102之下部開口114中，基板106的導電區 150上形成鈷基柱塞420。不過，在另一實施例中，在形成柱塞420之前，首先沿著介電質102的側壁及/或部分150的頂部上形成黏著層。
參考圖5B，錳基黏著層524(例如，錳、氮化錳、MnSixNy、MnSixOy(例如，Mn2[SiO4]、MnSiO3)、其它錳基矽酸鹽等)係與圖5A之結構共形地沈積。例如，在一實施例中，錳基黏著層524係形成在介電層102之上部開口114中及外露的柱塞420上。形成黏著層524的成分與方法如圖1B對黏著層120之描述。
參考圖5C，填充材料526係形成在黏著層524上、上部開口110內、及介電層102的的頂表面108上。在沈積了填充材料526之後，開口110內可能會形成夾縫528。形成填充材料526的層之成分與方法可如同圖1C對於填充材料122之描述。此外，雖然實施例中的柱塞420與填充材料526皆為鈷基，但它們的成分及/或沈積技術彼此全都不同。
可選擇性地實施退火處理以回流所沈積的填充材料526。在退火處理之後，圖5C的夾縫528可被去除，在介電層102的開口110內形成實心結構。退火處理使能夠在填充材料526內生長較大的微粒結構、降低電阻係數、及排出不良微粒結構中的雜質。在一實施例中，退火處理使用的氣體諸如但不限於氮氣、氫氣、或氬氣。此外，退火處理可在比後段結構之熱預算低的溫度實施。例如，在一實施例中，退火處理係在室溫至300℃、400℃、500℃或 更高的溫度實施。在另一實施例中，退火處理是在高於填充材料526之熔點但低於後段結構之熱預算的溫度下實施。在實施例中，當要被退火之材料的回流可在遠低於要被退火之材料之熔點的溫度發生時，退火溫度不高於正被退火之材料的熔點。在這些實施例中，用於要被退火之材料的退火溫度可低於後段結構的熱預算。
在又另一實施例中，可選擇性地利用循環技術來在開口110內沈積填充材料526而無夾縫528。一個循環可包括一次填充材料526的沈積與一次退火處理。一個循環的退火操作可設定溫度與持續時間以簡單地回流填充材料以增進逐步的覆蓋。一個循環的沈積操作可以是短的沈積以沈積少量的填充材料，如此，需要數次的操作來完全填滿開口510。在一實施例中，需要不到5次的循環來沈積填充材料526而無夾縫528。
參考圖5D，可執行CMP處理來去除沈積在介電層102之頂表面108上方的填充材料526及黏著層524以提供鈷基結構530。在一實施例中，CMP處理可以是定時的CMP處理，其定時在介電層102的頂表面108處停止。在另一實施例中，CMP處理可以利用介電層102的頂表面108做為中止層。由於沈積在介電層102頂表面108上之填充材料的厚度會改變，因此，利用頂表面108做為中止層可能是更可靠的方法。在另一實施例中，使用蝕刻處理來去除沈積在介電層102之頂表面108上方的填充材料526及層524。
圖6的流程圖600說明按照本發明之實施例形成鈷金屬互連的方法。在602，在介電層內形成開口以露出基板內的導電區。在604，在開口的下部部分中形成與導電區接觸的鈷柱塞。在605，在開口的上部分中形成錳基黏著層(例如，錳、氮化錳、MnSixNy等)。在606，在柱塞與黏著層上形成填充材料以填滿開口。填充材料係由鈷基材料構成。在608，在選用的實施例中，加熱以回流填充材料。在610，去除配置在介電層之上表面上方的填充材料。在一這樣的實施例中，填充材料與柱塞兩者皆包括鈷，但具有不同的材料成分。在另一這樣的實施例中，填充材料與柱塞兩者皆包括鈷，但具有不同的材料成分，且藉由不同的沈積或生長技術來形成。
在實施例中，半導體裝置的金屬閘極電極至少部分是由鈷構成。亦即，本發明的實施例不需要限於形成鈷基互連。
在例中，圖7描繪按照本發明之實施例，製造在基板702上的金屬氧化物半導體場效電晶體(MOS-FET)700。閘極介電層704配置在通道區706的上方，且閘極電極708配置在閘極介電層704上方。閘極介電層704與閘極電極708係藉由閘極隔離間隔物710隔開。尖端延伸部712可藉由將摻雜物原子植入到基板702內來形成。源極與汲極區(例如，引起應變的源極/汲極區720)可藉由在基板702之蝕刻掉的部分中選擇性地生長磊晶膜，並在原位或磊晶膜生長之後或兩者皆摻雜而形成。在實施例中，尖端 延伸部712可與源極與汲極區同時形成，以建立“外延”的尖端延伸部。在典型的MOS-FET中，通道區706係由半導體材料構成，諸如單晶矽。在實施例中，閘極電極708係金屬閘極電極(例如，閘極電極708的功函數係基於金屬或含金屬的層)。在一這樣的實施例中，金屬閘極電極至少多少是由鈷構成。例如，在特定的實施例中，金屬閘極電極708包括錳基黏著層(例如，如前所述的錳、氮化錳、MnSixNy等)708A與其上的鈷填充金屬708B。例如，鈷基材料或膜708B係由至少90%的鈷構成。在此特定的實施例中，鈷基材料或膜708B係由具有大約0.25-5%之非鈷元素與剩餘大約95+%之鈷的稀釋合金構成。
此外，須瞭解，MOS-FET 700可以是平面裝置或包括三維的本體(例如，如雙閘極、鯺式FET、三閘極、或環繞式閘極電晶體中)。就此而論，基板702可以是平面式基板或描繪三維本體的橫斷面視圖。最後，須瞭解，為圖面清晰，僅描繪了MOS-FET 700的數個特徵。須瞭解，尚包括如所熟悉之技藝的絕緣層(例如層間介電層740)與用於將MOS-FET 700整合到例如積體電路中的金屬化路由層。
例如，在行動計算節點中可包括有各種鈷基實施例，行動計算節點諸如手機、智慧型手機、平板電腦、超輕薄筆電、筆記型電腦、膝上型電腦、個人數位式助理、及基於行動處理器的平台。
例1包括配置在基板上的介電層；介電層中的開口， 其中，開口具有側壁，並露出基板與附加之互連結構至少其中之一的導電區；配置在導電區上方及側壁上之包含錳的黏著層；以及位於開口內及黏著層表面上之包含鈷的填充材料。在實施例中，介電質與基板直接接觸，但在其它實施例中，在介電質與基板之間還有一或多層。在實施例中，附加的互連結構可包括貫孔、填以金屬(互連線)的溝等。雖然實例已包括雙鑲嵌法，直接在上方的開口不需要具有變化的寬度，例如，如圖1中所見的那些，或通常與雙鑲嵌製程相關聯之貫孔上方的線。如以下之解釋，話說“配置在導電區之上方包含錳的黏著層”，並不必然意指錳是在黏著層之位於導電區上方的部分中。例如，如果黏著層位於導電區上方的部分中沒有錳，但錳是在位於側壁上的黏著層中，仍然滿足“配置在導電區之上方包含錳的黏著層”。
在例2中，例1之標的可選擇性地包括，其中，填充材料係由至少50原子百分比的鈷構成。
在例3中，例1-2之標的可選擇性地包括，其中，黏著層包括至少一元素選擇自由矽、氮、碳、氫、及氧所構成之群組。
在例4中，例1-3之標的可選擇性地包括，其中，黏著層的厚度不超過50埃。
在例5中，可選擇性地包括例1-4之標的可選擇性地包括，其中，黏著層與填充材料直接接觸。
在例6中，例1-5之標的可選擇性地包括，其中，黏 著層與導電區直接接觸。在例6的另一型式中，例1-5之標的可選擇性地包括，其中，黏著層與導電區及介電層直接接觸。
在例7中，例1-6之標的可選擇性地包括，其中，填充材料包括至少一元素選擇自由矽與錳所構成之群組。此乃由於矽或錳會從黏著層遷移到填充材料內，及/或此乃由於要被沈積的填充材料除了鈷之外，已存在有矽及/或錳。
在例8中，例1-7之標的可選擇性地包括，其中，填充材料包括錳，其與包括在黏著層中的錳直接接觸。鈷填充層可包括錳及/或矽。此可能無法以掃描式電子顯微鏡(scanning electron microscopic；SEM)影像或穿透式電子顯微鏡(transmission electron microscopic；TEM)影像明顯直觀得見，但有其它檢測方法可指示在鈷填充層中存在有錳及/或矽。由於錳及/或矽會從黏著層遷移到鈷填充層，因此，錳及/或矽可能沿著鈷填充層的外緣存在。例如，錳與鈷之間的可溶性及來自與填充層接觸之黏著層的錳會與鈷填充層混合。此遷移有助於鈷填充層黏附於黏著層，並允許黏著層做為鈷填充層的潤濕層。潤濕層包括在建立自組合量子點或薄膜之表面上原子磊晶生長的起始層。
有關TEM x射線能量散布(energy dispersive x-rays；EDX)的例子。小量TEM探針電子與正被成像的材料交互作用，且該材料從不同元素放射出的x射線呈現於影像的 一個像素中。此允許影像的元素圖。以較長的暫停時間(例如，橫過貫孔而非影像中的每一個像素)取橫過結構的線掃描可獲得較高的靈敏度。在實施例中(例8a)，如果鈷填充層中有錳，則錳會遷移到黏著層/填充層的介面而增進黏著力。於是，EDX會在鈷填充層中及黏著層/填充層邊緣/介面四周檢測到錳。在實施例中(例8b)，如果錳是在黏著層/填充層介面，則其會擴散進入鈷與其它介面(例如，像是實施過CMP後的頂層)。此情況可在填充層與四周邊緣/介面處被檢測到。在實施例中，如果沒有發生錳的擴散，則錳僅在例8a的填充層中及例8b的介面處。在實施例中，如果錳存在於120與填充層兩者中，則在此兩區域中皆可檢測到錳。擴散會改變相對濃度/成分及附著或潤濕的能力，因此，發生例8a及/或8b的處理但仍可在實施例的這兩情境中檢測到錳。
一類似於圖5D之實施例的實施例，但包括介電頂蓋層/蝕刻停止層(例如，類似或直接等於單元104的材料與結構)，其從左介電質部102上的頂表面延伸，橫過524與526之頂部，並接著橫過右介電質部102的頂部。此層覆蓋拋光的金屬，且於稍後藉由蝕刻貫穿以形成用於下一層的貫孔，正如圖5D中所示的貫孔穿過空間116並通過層104。帽蓋層密封地保護線路(例如，材料530)，且錳(在此實施例中，錳被混合且存在於鈷填充物530中)會擴散到帽蓋層以增進介電質帽蓋層/蝕刻停止層與鈷530的黏著性(例如，藉由形成矽酸鹽)。錳會 從層120擴散或從被沈積之已包括一些錳的合金鈷填充層擴散。此介電質帽蓋可在高溫下沈積，以便該溫度驅使錳從層120及/或530及/或420內一直到溝110頂部的熱擴散。藉由TEM EDX等方法可在新的介電帽蓋/層530介面處檢測到錳。
在另一例中，例1-8之標的可選擇性地包括直接形成在黏著層及填充材料之頂表面上的介電層，該介電層包含錳；其中，填充材料也包括錳。錳可從黏著層及/或黏著層遷移進入介電質。
在另一例9中，例1-8之標的可選擇性地包括直接形成在填充材料之頂表面上的介電層，該介電層包含第一材料；其中，第一材料也包括在填充材料之內，且第一材料選擇自由鋁、鎳、銅、銀、金、錳、鈦、釩、鉻、鐵、鉭、鎢、釕、磷、硼、碳、氮、矽、鍺、鎂、鋅、銠、鉑、鎘、鉿、銦、錫、碳、氧、鈹、鈣、鋯、鈮、鉬、銥、錸、或鈀所構成的群組。該材料也會從填充材料遷移進入介電質。
在例9中，例1-8之標的可選擇性地包括，其中，(a)黏著層包括直接接觸介電層的第一部分及直接接觸導電區的第二部分，以及(b)第一部分包括的錳原子百分比第二部分高。錳與介電質以及鈷填充層鍵接良好。在黏著層/介電質介面上，錳形成MnSixOy(例如，Mn2[SiO4]、MnSiO3)及其它的錳基矽酸鹽。矽酸鹽具有擴散障壁之功能，防止鈷擴散進入到四周的介電質，並也 具有黏附/潤濕功能，以確保鈷與介電質的黏著良好。在黏著層/鈷填充層介面上發生金屬對金屬的鍵接(例如，錳與鈷之間)，並在介面處導致某些合金化。此鍵接給予額外的益處，即，在貫孔底部的錳將溶解(在實施例中，黏著層與金屬填充層及可能的另一互連或基板導電部分直接接觸)。此降低貫孔中黏著層介面處到其它互連或基板之導電部分的電阻。例如，錳從初始形成在貫孔底部處的120出發，厚度與ILD上的120部分類似。在退火後，錳會完全擴散進入鈷填充物或留在層120中。剩餘的量會改變。因此，在某些實施例中，在裝置處理完成之後，貫孔底部附近的黏著層可能具有少量至無錳殘留。
在例10中，例1-9之標的可選擇性地包括，其中，填充材料本質上是由鈷構成。在另一例中，可選擇性地包括例1-9之標的，其中，黏著層未完全分離導電區與填充材料，且填充材料與一部分的導電區直接接觸。因此，藉由TEM DEX檢測或以其它方式(無論黏著層是否使導電區與填充材料完全或不完全分離)，黏著層中都有一無錳的區域將填充材料與導電區分離。此可視為有一區域不存在可被檢測到的黏著層(無論是否有此層)，且因此“黏著層未完全分離導電區與填充材料，且填充材料與一部分的導電區直接接觸”。
例11包括形成金屬互連結構的方法，包含：在基板上的介電層中形成開口，其中，開口露出基板與附加之互連結構至少其中之一的導電區；在開口中及導電區上及也 在側壁上形成包含錳的黏著層；在開口內及黏著層的表面上形成包含鈷的填充材料；以及，去除介電層之上表面上方部分的填充材料與黏著層。
在例12中，例11之標的可選擇性地包括，其中，黏著層包括至少一元素選擇自由矽、氮、碳、氫、及氧所構成的群組。
在例13中，例11-12之標的可選擇性地包括，其中，黏著層與填充材料直接接觸。
在例14中，例11-13之標的可選擇性地包括，其中，黏著層與導電區直接接觸。
在例15中，例13-14之標的可選擇性地包括，其中，(a)黏著層包括與介電層直接接觸的第一部分及與導電區直接接觸的第二部分，以及(b)第一部分包括的錳原子百分比高於第二部分。
在例16中，例13-15之標的可選擇性地包括以共形法形成黏著層，及以非共形法形成填充層。
在另一例中，例13-15之標的可選擇性地包括直接在直接在黏著層及填充材料之頂上形成介電層，該介電層包含錳；其中，填充材料也包括錳。再次，錳可從黏著層及/或填充材料遷移進入介電質。
例17包括金屬互連結構，包含：位於基板上的介電層；配置在介電層中的開口，且露出基板與附加之互連結構至少其中之一內的導電區，開口具有下部與上部；包含鈷的柱塞，配置在開口的下部內；配置在側壁上之包含錳 的黏著層；以及，包含鈷的填充材料，配置在柱塞上及開口的上部內。
在例18中，例17之標的可選擇性地包括，其中，黏著層與柱塞及介電質直接接觸。
在例19中，例17-18之標的可選擇性地包括，其中，黏著層位於柱塞與填充材料之間。
在例20中，例17-19之標的可選擇性地包括，其中，柱塞與填充材料具有不同的成分。
在另一例20中，例17-19之標的可選擇性地包括直接形成在黏著層及填充材料之頂上的介電層，該介電層包含錳；其中，該填充材料也包括錳。錳可從黏著層遷移進入介電質。
基於說明與描述之目的，前文已提出本發明之實施例的實施方式。其並無意完整涵蓋或將本發明限制在所揭示之絲毫不差的形式。本實施方式與以下的申請專利範圍所包括的名詞，諸如左、右、頂部、底部、在上方、下方、在下方、上部、下部、第一、第二等，僅是為描述之目的，並不能將其解釋為限制。例如，指示相對垂直位置的名詞意指基板之裝置側(或主動面)的位置，或積體電路是基板的“頂”面；基板實際上可在任何取向，因此，基板的“頂”側在標準大地參考座標中可能低於“底”側，但仍屬於名詞“頂”的意義。如本文(包括申請專利範圍中)中所使用的名詞“在...之上”，除非有特別說明，第一層在第二層之上並非指示直接在其上且與第二層直接接觸；可能有 第三層或其它結構在第一層與第二層之間。本文所描述之裝置或物件的實施例可在許多位置與方向被製造、使用、或運送。熟悉相關技藝之人士可理解，由於以上之教導，可做到很多的修改與變化。熟悉此方面技藝之人士應可識得用於圖中所示各不同組件之各種等效的組合與取代。因此，本發明之範圍並非由此施實方式限制，而是由所附申請專利範圍限制。
102‧‧‧介電層
104‧‧‧蝕刻停止層
106‧‧‧基板
108‧‧‧介電層的頂表面
110‧‧‧上部開口
112‧‧‧側壁
114‧‧‧下部開口
116‧‧‧側壁
118‧‧‧基板頂表面
150‧‧‧導電區
122‧‧‧填充材料
124‧‧‧夾縫

Claims (25)

  1. 一種金屬互連結構，包含：介電層，位於基板上；開口，位於該介電層內，其中，該開口具有側壁且露出該基板與附加之互連結構至少其中之一的導電區；黏著層，包含錳，位於該導電區及該側壁上；填充材料，包含鈷，位於該開口內及該黏著層的表面上。
  2. 如申請專利範圍第1項之結構，其中，該填充材料包含至少50原子百分比的鈷。
  3. 如申請專利範圍第2項之結構，其中，該黏著層包括至少一元素選擇自由矽、氮、碳、氫、及氧所構成的群組。
  4. 如申請專利範圍第2項之結構，其中，該黏著層的厚度不超過50埃。
  5. 如申請專利範圍第4項之結構，其中，該黏著層與該填充材料直接接觸。
  6. 如申請專利範圍第5項之結構，其中，該黏著層與該導電區直接接觸。
  7. 如申請專利範圍第6項之結構，其中，該黏著層與該介電層直接接觸。
  8. 如申請專利範圍第7項之結構，其中，該填充材料包括錳，其與包括在該黏著層中的該錳直接接觸。
  9. 如申請專利範圍第2項之結構，其中，該填充材 料包括至少一元素選擇自由矽與錳所構成的群組。
  10. 如申請專利範圍第2項之結構，其中，(a)該黏著層包括與該介電層直接接觸的第一部分及與該導電區直接接觸的第二部分，以及(b)該第一部分包括的錳原子百分比高於該第二部分。
  11. 如申請專利範圍第10項之結構，其中，該黏著層未使該導電區與該填充材料完全分離，且該填充材料與一部分該導電區直接接觸。
  12. 如申請專利範圍第2項之結構，其中，該填充材料本質上係由鈷所構成。
  13. 如申請專利範圍第1項之結構，包含：直接形成在該黏著層及該填充材料之頂部的介電層，該介電層包含錳；其中，該填充材料也包括錳。
  14. 如申請專利範圍第1項之結構，包含：直接形成在該填充材料之頂部的介電層，該介電層包含第一材料；其中，該第一材料也包括在該填充材料中，且該第一材料選擇自包含鋁、鎳、銅、銀、金、錳、鈦、釩、鉻、鐵、鉭、鎢、釕、磷、硼、碳、氮、矽、鍺、鎂、鋅、銠、鉑、鎘、鉿、銦、錫、碳、氧、鈹、鈣、鋯、鈮、鉬、銥、錸、及鈀的群組。
  15. 一種形成金屬互連結構的方法，該方法包含：在基板上的介電層中形成開口，其中，該開口露出該基板及附加之互連結構至少其中之一的導電區；在該開口中及該導電區上及也在該側壁上形成包含錳 的黏著層；在該開口內及該黏著層之表面上形成包含鈷的填充材料；以及去除該介電層之上表面之上方部分的該填充材料與該黏著層。
  16. 如申請專利範圍第15項之方法，其中，該黏著層包括至少一元素選擇自由矽、氮、碳、氫、及氧所構成的群組。
  17. 如申請專利範圍第15項之方法，其中，該黏著層與該填充材料直接接觸。
  18. 如申請專利範圍第15項之方法，其中，該黏著層與該導電區直接接觸。
  19. 如申請專利範圍第15項之方法，其中，(a)該黏著層包括與該介電層直接接觸的第一部分及與該導電區直接接觸的第二部分，以及(b)該第一部分包括的錳原子百分比高於該第二部分。
  20. 如申請專利範圍第15項之方法，包含：以共形法形成該黏著層，及以非共形法形成該填充層。
  21. 如申請專利範圍第15項之方法，包含：直接在該黏著層及該填充材料之頂上形成介電層，該介電層包含錳；其中，該填充材料也包括錳。
  22. 一種金屬互連結構，包含：介電層，位於基板上；開口，包括在該介電層內，具有下與上部，其露出該 基板與附加之互連結構至少其中之一內的導電區，柱塞，包含鈷，包括在該開口之該下部內；黏著層，包含錳，位在該側壁上；以及填充材料，包含鈷，位在該柱塞上，且包括在該開口之該上部內。
  23. 如申請專利範圍第22項之結構，其中，該黏著層與該柱塞及該介電質直接接觸。
  24. 如申請專利範圍第22項之結構，其中，該黏著層位於該柱塞與該填充材料之間。
  25. 如申請專利範圍第22項之互連結構，包含：直接形成在該黏著層及該填充材料之頂上的介電層，該介電層包含錳；其中，該填充材料也包括錳。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128151B2 (en) 2016-12-16 2018-11-13 Globalfoundries Inc. Devices and methods of cobalt fill metallization
TWI648838B (zh) * 2016-06-07 2019-01-21 美商格羅方德半導體公司 被金屬覆蓋層覆蓋的鈷互連
TWI650842B (zh) * 2017-08-31 2019-02-11 台灣積體電路製造股份有限公司 內連線結構與其製造方法
US10340183B1 (en) 2018-01-02 2019-07-02 Globalfoundries Inc. Cobalt plated via integration scheme
TWI779903B (zh) * 2021-01-13 2022-10-01 南亞科技股份有限公司 具有含錳互連結構的半導體元件結構及其製備方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997457B2 (en) 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9847289B2 (en) * 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
CN106463358B (zh) * 2014-06-16 2020-04-24 英特尔公司 金属互连件的接缝愈合
US9601430B2 (en) 2014-10-02 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
US9722038B2 (en) * 2015-09-11 2017-08-01 International Business Machines Corporation Metal cap protection layer for gate and contact metallization
US9484255B1 (en) * 2015-11-03 2016-11-01 International Business Machines Corporation Hybrid source and drain contact formation using metal liner and metal insulator semiconductor contacts
US9741577B2 (en) 2015-12-02 2017-08-22 International Business Machines Corporation Metal reflow for middle of line contacts
TWI637899B (zh) * 2015-12-15 2018-10-11 村田製作所股份有限公司 微機電裝置和製造其之方法
US10446496B2 (en) 2016-02-17 2019-10-15 International Business Machines Corporation Self-forming barrier for cobalt interconnects
US9837350B2 (en) * 2016-04-12 2017-12-05 International Business Machines Corporation Semiconductor interconnect structure with double conductors
US10438849B2 (en) * 2016-04-25 2019-10-08 Applied Materials, Inc. Microwave anneal to improve CVD metal gap-fill and throughput
US10438847B2 (en) * 2016-05-13 2019-10-08 Lam Research Corporation Manganese barrier and adhesion layers for cobalt
US10049927B2 (en) * 2016-06-10 2018-08-14 Applied Materials, Inc. Seam-healing method upon supra-atmospheric process in diffusion promoting ambient
US10079208B2 (en) 2016-07-28 2018-09-18 Globalfoundries Inc. IC structure with interface liner and methods of forming same
US9953864B2 (en) 2016-08-30 2018-04-24 International Business Machines Corporation Interconnect structure
US10049974B2 (en) * 2016-08-30 2018-08-14 International Business Machines Corporation Metal silicate spacers for fully aligned vias
JP6559107B2 (ja) * 2016-09-09 2019-08-14 東京エレクトロン株式会社 成膜方法および成膜システム
US9899317B1 (en) 2016-09-29 2018-02-20 International Business Machines Corporation Nitridization for semiconductor structures
US9741609B1 (en) 2016-11-01 2017-08-22 International Business Machines Corporation Middle of line cobalt interconnection
DE112016007569T5 (de) * 2016-12-30 2019-11-28 Intel Corporation Selbstjustierte hartmasken mit umgewandelten linern
US10177030B2 (en) * 2017-01-11 2019-01-08 International Business Machines Corporation Cobalt contact and interconnect structures
US9805972B1 (en) * 2017-02-20 2017-10-31 Globalfoundries Inc. Skip via structures
KR102292645B1 (ko) * 2017-03-09 2021-08-24 삼성전자주식회사 집적회로 소자
US10109490B1 (en) * 2017-06-20 2018-10-23 Globalfoundries Inc. Cobalt interconnects formed by selective bottom-up fill
US20190096820A1 (en) * 2017-09-28 2019-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Hardened interlayer dielectric layer
US11348828B2 (en) * 2017-11-23 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of forming the same
US10541199B2 (en) 2017-11-29 2020-01-21 International Business Machines Corporation BEOL integration with advanced interconnects
US10847413B2 (en) * 2017-11-30 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact plugs for semiconductor device
US20190363048A1 (en) * 2018-05-22 2019-11-28 Lam Research Corporation Via prefill in a fully aligned via
US11501999B2 (en) * 2018-09-28 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt fill for gate structures
US10971398B2 (en) * 2018-10-26 2021-04-06 International Business Machines Corporation Cobalt interconnect structure including noble metal layer
CN111261574A (zh) * 2018-12-03 2020-06-09 长鑫存储技术有限公司 一种半导体结构及其制作方法
JP7273170B2 (ja) 2019-02-08 2023-05-12 アヴニ コバルト又は銅合金の電着、及びマイクロエレクトロニクスにおける使用
FR3092589A1 (fr) * 2019-02-08 2020-08-14 Aveni Electrodéposition d’un alliage de cobalt et utilisation en microélectronique
US10818589B2 (en) 2019-03-13 2020-10-27 International Business Machines Corporation Metal interconnect structures with self-forming sidewall barrier layer
US11292938B2 (en) 2019-09-11 2022-04-05 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Method of selective chemical mechanical polishing cobalt, zirconium oxide, poly-silicon and silicon dioxide films
US11189589B2 (en) * 2019-09-25 2021-11-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with raised implanted region and manufacturing method thereof
US11152257B2 (en) * 2020-01-16 2021-10-19 International Business Machines Corporation Barrier-less prefilled via formation
KR20230136217A (ko) 2021-02-08 2023-09-26 맥더미드 엔쏜 인코포레이티드 확산 장벽 형성을 위한 방법 및 습식 화학 조성물
US20240063285A1 (en) * 2022-08-22 2024-02-22 Nanya Technology Corporation Semiconductor device with assistant cap and method for fabricating the same

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020019127A1 (en) * 1997-02-14 2002-02-14 Micron Technology, Inc. Interconnect structure and method of making
US7850770B2 (en) * 2003-05-09 2010-12-14 Basf Aktiengesellschaft Compositions for the currentless deposition of ternary materials for use in the semiconductor industry
US7304388B2 (en) 2003-06-26 2007-12-04 Intel Corporation Method and apparatus for an improved air gap interconnect structure
US7972970B2 (en) * 2003-10-20 2011-07-05 Novellus Systems, Inc. Fabrication of semiconductor interconnect structure
US6967131B2 (en) * 2003-10-29 2005-11-22 International Business Machines Corp. Field effect transistor with electroplated metal gate
JP5096669B2 (ja) * 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP4197694B2 (ja) 2005-08-10 2008-12-17 株式会社東芝 半導体装置およびその製造方法
JP4529880B2 (ja) * 2005-11-21 2010-08-25 ソニー株式会社 半導体装置および半導体装置の製造方法
KR100714476B1 (ko) * 2005-11-25 2007-05-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5076482B2 (ja) * 2006-01-20 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4740071B2 (ja) 2006-08-31 2011-08-03 株式会社東芝 半導体装置
US7964496B2 (en) * 2006-11-21 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Schemes for forming barrier layers for copper in interconnect structures
JP5571547B2 (ja) * 2007-04-09 2014-08-13 プレジデント アンド フェローズ オブ ハーバード カレッジ 銅の相互接続体のための窒化コバルト層及びそれらを形成する方法
JP2009147137A (ja) * 2007-12-14 2009-07-02 Toshiba Corp 半導体装置およびその製造方法
JP5358950B2 (ja) * 2008-01-07 2013-12-04 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US7843063B2 (en) * 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
US8013445B2 (en) * 2008-02-29 2011-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance high reliability contact via and metal line structure for semiconductor device
US7867891B2 (en) 2008-12-10 2011-01-11 Intel Corporation Dual metal interconnects for improved gap-fill, reliability, and reduced capacitance
JP4415100B1 (ja) 2008-12-19 2010-02-17 国立大学法人東北大学 銅配線、半導体装置および銅配線形成方法
JP5326558B2 (ja) * 2008-12-26 2013-10-30 富士通セミコンダクター株式会社 半導体装置の製造方法
US8531033B2 (en) 2009-09-07 2013-09-10 Advanced Interconnect Materials, Llc Contact plug structure, semiconductor device, and method for forming contact plug
US7956463B2 (en) * 2009-09-16 2011-06-07 International Business Machines Corporation Large grain size conductive structure for narrow interconnect openings
US8653663B2 (en) 2009-10-29 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US8772942B2 (en) 2010-01-26 2014-07-08 International Business Machines Corporation Interconnect structure employing a Mn-group VIIIB alloy liner
US20110266676A1 (en) 2010-05-03 2011-11-03 Toshiba America Electronic Components, Inc. Method for forming interconnection line and semiconductor structure
US20120141667A1 (en) 2010-07-16 2012-06-07 Applied Materials, Inc. Methods for forming barrier/seed layers for copper interconnect structures
US8508018B2 (en) * 2010-09-24 2013-08-13 Intel Corporation Barrier layers
JP5734757B2 (ja) 2011-06-16 2015-06-17 株式会社東芝 半導体装置及びその製造方法
US8546885B2 (en) * 2011-07-25 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a field effect transistor
JP6360276B2 (ja) * 2012-03-08 2018-07-18 東京エレクトロン株式会社 半導体装置、半導体装置の製造方法、半導体製造装置
US9330939B2 (en) * 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
US8736056B2 (en) * 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
JP2014062312A (ja) * 2012-09-24 2014-04-10 Tokyo Electron Ltd マンガンシリケート膜の形成方法、処理システム、半導体デバイスの製造方法および半導体デバイス
JP2014141739A (ja) 2012-12-27 2014-08-07 Tokyo Electron Ltd 金属マンガン膜の成膜方法、処理システム、電子デバイスの製造方法および電子デバイス
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9425092B2 (en) * 2013-03-15 2016-08-23 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
US9362228B2 (en) * 2013-10-22 2016-06-07 Globalfoundries Inc. Electro-migration enhancing method for self-forming barrier process in copper metalization
US9997457B2 (en) * 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI648838B (zh) * 2016-06-07 2019-01-21 美商格羅方德半導體公司 被金屬覆蓋層覆蓋的鈷互連
US10128151B2 (en) 2016-12-16 2018-11-13 Globalfoundries Inc. Devices and methods of cobalt fill metallization
TWI646578B (zh) * 2016-12-16 2019-01-01 格芯（美國）集成電路科技有限公司 鈷填充金屬化的裝置及方法
TWI650842B (zh) * 2017-08-31 2019-02-11 台灣積體電路製造股份有限公司 內連線結構與其製造方法
US10553481B2 (en) 2017-08-31 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vias for cobalt-based interconnects and methods of fabrication thereof
US11404309B2 (en) 2017-08-31 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Vias for cobalt-based interconnects and methods of fabrication thereof
US11908735B2 (en) 2017-08-31 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Vias for cobalt-based interconnects and methods of fabrication thereof
US10340183B1 (en) 2018-01-02 2019-07-02 Globalfoundries Inc. Cobalt plated via integration scheme
TWI691039B (zh) * 2018-01-02 2020-04-11 美商格芯（美國）集成電路科技有限公司 鈷電鍍孔整合架構
TWI779903B (zh) * 2021-01-13 2022-10-01 南亞科技股份有限公司 具有含錳互連結構的半導體元件結構及其製備方法
US11581258B2 (en) 2021-01-13 2023-02-14 Nanya Technology Corporation Semiconductor device structure with manganese-containing interconnect structure and method for forming the same

Also Published As

Publication number Publication date
JP2016541113A (ja) 2016-12-28
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US9997457B2 (en) 2018-06-12
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EP3084810A1 (en) 2016-10-26
KR102526836B1 (ko) 2023-04-27
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