KR100626923B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 반도체 공정에서의 본딩 또는 검사 시의 프로빙 시, 패드전극에 가해지는 응력에 의해, 패드전극 하층의 절연막에 균열이 발생하는 것을 방지하는 반도체장치를 제공하기 위한 것이다.
반도체장치는, 실리콘기판(101) 상에 형성된 절연막(122) 상에 형성된 제 1 패드(116)와, 제 1 패드(116) 상에 형성된 절연막(117)과, 절연막(117) 상에 형성된 제 2 패드(121)와, 제 1 패드(116)와 제 2 패드(121) 사이의 절연막(117)에 형성된 그물 비어(network via)(119)를 구비한다. 그물 비어(119)는 연속된 하나의 구조체이다.
반도체장치, 실리콘기판, 절연막, 그물 비어

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 관한 반도체장치의 구조를 나타내는 단면도.
도 2는 본 발명의 실시예에 관한 반도체장치의 구조를 나타내는 평면도이며, 구체적으로는 도 1의 II-II선에서의 평면도.
도 3은 비어면적률과 균열발생률의 관계도.
도 4의 (a)∼(c)는 균열발생률과 비어구조 예와의 관계를 설명하기 위한 비어구조를 나타내는 평면도.
도 5의 (a)∼(c)는 본 발명의 실시예에 관한 반도체장치의 제조방법을 나타내는 주요부 공정단면도.
도 6의 (a) 및 (b)는 본 발명의 실시예에 관한 반도체장치의 제조방법을 나타내는 주요부 공정단면도.
도 7의 (a) 및 (b)는 본 발명의 실시예에 관한 반도체장치의 제조방법을 나타내는 주요부 공정단면도.
도 8은 본 발명의 실시예에 관한 반도체장치의 제조방법을 나타내는 주요부 공정단면도.
도 9의 (a)는 본 발명의 실시예에서 그물 비어의 구조예를 나타내는 사시도 이며, (b)는 본 발명의 실시예에서 그물 비어의 구조예를 나타내는 평면도.
도 10은 제 1 개구부와 제 4 층간절연막 상의 텅스텐막 두께와의 관계를 설명하기 위해 이용하는 제 1 개구부에 텅스텐이 매입된 상태를 나타내는 단면도.
도 11은 제 1 개구부와 제 2 개구부의 관계를 설명하기 위해 이용하는 그물 비어의 평면도.
도 12는 종래에 관한 전극패드부를 구비하는 반도체장치의 단면도.
도 13은 종래에 관한 전극패드부를 구비하는 반도체장치의 평면도.
도 14는 종래에 관한 전극패드부를 구비하는 반도체장치에 균열이 형성된 상태를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 실리콘기판 102 : 확산층
103 : 소자분리절연막 104 : 게이트절연막
105 : 게이트전극 106 : 측벽
107 : 제 1 층간절연막 108 : 제 1 비어
109 : 제 1 배선 110 : 제 2 층간절연막
111 : 제 2 비어 112 : 제 2 배선
113 : 제 3 층간절연막 114 : 제 3 비어
115 : 제 3 배선 116 : 제 1 패드
117(117a, 117b) : 제 4 층간절연막
117c : 제 1 개구부 117d : 제 2 개구부
118 : 제 4 비어 119 : 그물비어
119a, 119b : 비어 120 : 제 4 배선
121 : 제 2 패드 122 : 보호막
122a : 패드개구부 4A : 진입방향
Rv : 반지름 Tw : 막 두께
L1 : 중앙선 P1 : 교차점
Rh : 거리
본 발명은, 반도체소자 상에 패드가 형성된 POE(Pad on element)형 프로브·패드를 갖는 반도체장치에 관하며, 특히 반도체장치에서 전극패드의 접속구조에 관한 것이다.
이하에 종래 반도체장치에서의 전극패드부 구조에 대하여, 도 12 및 도 13을 참조하면서 설명한다.
도 12는 종래의 반도체장치에서의 전극패드부 구조를 나타내는 주요부 단면도이며, 도 13은 도 12에 나타낸 XIII-XIII선의 평면도이다.
도 12에 나타내는 바와 같이, 반도체기판(1) 상의 소정 영역에는, 제 1 배선층(2)이 형성된다. 반도체기판(1) 상 및 제 1 배선층(2) 상의 소정 영역에는, 제 1 층간절연막(3)이 형성된다. 제 1 층간절연막(3)의 제 1 배선층(2) 상에 위치하는 영역에는, 도 13에 타나내는 바와 같이 복수의 제 1 콘택트 홀(3a)이 형성되며, 이 제 1 콘택트 홀(3a) 내부 및 제 1 배선층(2) 상에 위치하는 제 1 층간절연막(3) 상에는, 제 2 배선층(4)이 형성된다. 제 1 층간절연막(3) 상 및 제 2 배선층(4) 상의 소정 영역에는, 제 2 층간절연막(5)이 형성된다. 제 2 층간절연막(5)에서의 제 2 배선층(4) 상에 위치하는 영역에는, 도 13에 타나내는 바와 같이 복수의 제 2 콘택트 홀(5a)이 형성된다.
또 제 2 콘택트 홀(5a) 내부 및 제 2 배선층(4) 상의 소정 영역에는, 제 3 배선층(6)이 형성된다. 제 3 배선층(6)은 패드전극으로서 기능한다. 제 3 배선층(6) 상의 소정 영역 및 제 2 층간절연막(5) 상에는, 보호막(7)이 형성된다. 보호막(7)에서의 제 3 배선층(6) 상에 위치하는 영역에는, 원하는 개구면적을 갖는 패드개구부(7a)가 형성된다. 그리고 패드개구부(7a)에는, 도시하지 않은 본딩와이어가 접속되어, 외부회로와의 신호 입출력은 이 본딩와이어를 통해 이루어진다.
이와 같은 구조를 갖는 본딩패드부에서, 제 1 배선층(2) 상 및 제 2 배선층(4) 상의 각 소정 영역에는 층간절연막을 개재시키므로, 전극패드로서 기능하는 제 3 배선층(6)을 형성할 위치를 높게 할 수도 있다. 또 제 3 배선층(6) 상면과 보호막(7) 상면과의 단차(h1)를 작게 하는, 즉 본딩패드부의 오목부를 구성하는 패드개구부(7a)를 얕게 하는 것도 가능하다. 패드개구부(7a)를 얕게 형성하면, 보호막(7)에 균열이 발생하는 것을 효과적으로 저감시키기가 가능해져, 반도체장치의 신뢰성을 높일 수 있다.
이상 설명한 바와 같이, 종래 반도체장치의 본딩패드부 구조에서는, 제 2 배 선층(4) 및 제 3 배선층(6) 사이에 제 2 층간절연막(5)을 형성함으로써, 본딩패드부의 패드개구부(7a)를 얕게 한다. 이로써 보호막(7)에 발생할 수 있는 균열을 저감시킨다(일특개평 5-343466호 공보 참조).
그러나 종래 반도체장치의 본딩패드부 구조에서는, 프로빙 또는 본딩 시, 전극패드에 걸리는 부하에 의해 발생하는 응력 때문에 전극패드 하부에 형성된 절연막에 균열이 생긴다. 이처럼 균열이 발생하는 것은, 전극패드 하부의 절연막 강도가 작아, 전극패드에 걸리는 부하로 생긴 응력을 전극패드 하부의 절연막으로 흡수할 수 없기 때문이다. 그리고 발생한 균열이 하층 절연막에까지 도달하면, 하층 반도체소자에 손상을 발생시킨다.
구체적으로는 도 14에 나타내는 바와 같이, 프로브 침(14a)이, 전극패드로서 기능하는 제 3 배선층(6)에 접촉할 경우, 즉 적절한 침압에 의해 프로브 침(14a) 선단부가 전극패드와 접촉하면, 프로브 침(14a)은 수평방향(14b)으로 미끄러지면서, 프로브 침(14a) 선단부가 전극패드를 파고든다. 이로써 프로브 침(14a)과 전극패드 사이에서, 낮은 접촉전기저항이 얻어진다. 이때 프로브 침(14a)으로부터 부여되는 응력은, 전극패드를 구성하는 금속의 소성변형에 소비되는데, 프로브 침(14a)이 전극패드에 복수회 접촉함으로써 전극패드가 얇아져가며, 프로브 침(14a) 선단부가 전극패드의 저면 가까이까지 도달하면, 프로브 침(14a)으로부터 부여된 응력은 전극패드의 바탕구조에까지 인가되어 균열(14c)이 발생한다. 때문에 발생한 균열(14c)을 따라 누설전류가 흐름으로써 전극패드 밑에 배치된 회로의 동작불량이 발생한다.
상기에 감안하여 본 발명의 목적은, 본딩패드부에서의 균열 발생을 방지할 수 있는 구조를 갖는 반도체장치 및 그 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위해, 본 발명에 관한 제 1 반도체장치는, 반도체기판 상에 형성된 제 1 절연막과, 제 1 절연막 상에 형성된 제 1 금속패턴과, 제 1 금속패턴 상에 형성된 제 2 절연막과, 제 2 절연막 상에 형성된 제 2 금속패턴과, 제 2 절연막 중에 형성된, 제 1 금속패턴과 제 2 금속패턴을 접속하는 제 3 금속패턴을 구비하며, 제 3 금속패턴은 연속된 1 개의 구조체이고, 제 3 금속패턴을 구성하는 금속의 결정배향 주축은, 반도체기판 주면과 평행인 것을 특징으로 한다.
본 발명에 관한 제 1 반도체장치에 의하면, 제 2 금속패턴 하층에 제 3 금속패턴이 형성되므로, 제 2 금속패턴의 바탕구조는 우수한 강도를 갖는다. 특히 배향축과 직교하는 프로빙에 의한 응력, 또는 본딩 시의 응력을 분산시킬 수 있다. 따라서 제 2 금속패턴의 하층에 균열이 발생하는 것을 억제할 수 있다.
본 발명에 관한 제 1 반도체장치에 있어서, 제 3 금속패턴을 구성하는 금속의 결정배향 주축의 방위분포는, 반도체기판 주면과 평행인 면내에서 거의 균일한 것이 바람직하다.
이와 같이 하면, 모든 방향으로부터의 프로빙에 의한 응력, 또는 본딩 시의 응력을 제 3 금속패턴으로 분산시킬 수 있다. 따라서 제 2 금속패턴의 하층에 균열이 발생하는 것을 더욱 억제할 수 있다.
본 발명에 관한 제 1 반도체장치에 있어서, 제 3 금속패턴을 구성하는 금속은 체심입방정이며, 제 3 금속패턴을 구성하는 금속의 결정배향 주축은, <110>축인 것이 바람직하다.
이와 같이 하면, 체심입방구조를 갖는 금속박막에 있어서 <110>축 방향은 조밀한 우선배향 방향이며, 전단응력에 가장 강하여, 프로빙에 의한 응력, 또는 본딩 시의 응력을 분산시킬 수 있다. 따라서 제 2 금속패턴의 하층에 균열이 발생하는 것을 더욱 억제할 수 있다.
본 발명에 관한 제 1 반도체장치에 있어서 제 3 금속패턴을 구성하는 금속은, 텅스텐인 것이 바람직하다.
본 발명에 관한 제 1 반도체장치에 있어서, 제 3 금속패턴의 공간대칭성은, 반도체기판의 주면과 평행인 면내에서, 3 회전 대칭성인 것이 바람직하다.
이와 같이 하면, 모든 방향으로부터의 프로빙에 의한 응력, 또는 본딩 시의 응력을 제 3 금속패턴으로 분산시킬 수 있다. 따라서 제 2 금속패턴의 하층에 균열이 발생하는 것을 더욱 억제할 수 있다.
상기 과제를 해결하기 위해 본 발명에 관한 제 2 반도체장치는, 반도체기판 상에 형성된 제 1 절연막과, 제 1 절연막 상에 형성된 제 1 금속패턴과, 제 1 금속패턴 상에 형성된 제 2 절연막과, 제 2 절연막 상에 형성된 제 2 금속패턴과, 제 2 절연막 중에 형성된, 제 1 금속패턴과 제 2 금속패턴을 접속하는 제 3 금속패턴을 구비하며, 제 3 금속패턴은, 연속된 1 개의 구조체인 것을 특징으로 한다.
본 발명에 관한 제 2 반도체장치에 의하면, 제 2 금속패턴 하층에 제 3 금속 패턴이 형성되므로, 제 2 금속패턴의 바탕구조는 우수한 강도를 갖는다. 이로써, 예를 들어 프로빙 시 프로브 침의 침압에 의한 응력, 또는 본딩 시의 응력을 제 3 금속패턴에 의해 분산시킬 수 있다. 따라서 제 2 금속패턴의 하층에 균열이 발생하는 것을 억제할 수 있다.
상기 과제를 해결하기 위해 본 발명에 관한 제 3 반도체장치는, 반도체기판 상에 형성된 제 1 절연막과, 제 1 절연막 상에 형성된 제 1 금속패턴과, 제 1 금속패턴 상에 형성된 제 2 절연막과, 제 2 절연막 상에 형성된 제 2 금속패턴과, 제 2 절연막 중에 형성된, 제 1 금속패턴과 상기 제 2 금속패턴을 접속하는 제 3 금속패턴을 구비하며, 제 3 금속패턴의 공간대칭성은, 반도체기판의 주면과 평행인 면내에서, 3 회전 대칭성인 것을 특징으로 한다.
본 발명에 관한 제 3 반도체장치에 의하면, 제 2 금속패턴 하층에 제 3 금속패턴이 형성되므로, 제 2 금속패턴의 바탕구조는 우수한 강도를 갖는다. 이로써, 예를 들어 프로빙 시 프로브 침의 침압에 의한 응력, 또는 본딩 시의 응력을 제 3 금속패턴에 의해 분산시킬 수 있다. 따라서 제 2 금속패턴의 하층에 균열이 발생하는 것을 억제할 수 있다.
상기 과제를 해결하기 위해 본 발명에 관한 제 4 반도체장치는, 반도체기판 상에 형성된 제 1 절연막과, 제 1 절연막 상에 형성된 제 1 금속패턴과, 제 1 금속패턴 상에 형성된 제 2 절연막과, 제 2 절연막 상에 형성된 제 2 금속패턴과, 제 2 절연막 중에 형성된, 제 1 금속패턴과 제 2 금속패턴을 접속하는 제 3 금속패턴을 구비하며, 제 3 금속패턴은, 벌집구조를 갖는 것을 특징으로 한다.
본 발명에 관한 제 4 반도체장치에 의하면, 제 2 금속패턴 하층에 제 3 금속패턴이 형성되므로, 제 2 금속패턴의 바탕구조는 우수한 강도를 갖는다. 이로써, 예를 들어 프로빙 시 프로브 침의 침압에 의한 응력, 또는 본딩 시의 응력을 제 3 금속패턴에 의해 분산시킬 수 있다. 따라서 제 2 금속패턴의 하층에 균열이 발생하는 것을 억제할 수 있다.
본 발명에 관한 제 2, 제 3 또는 제 4 반도체장치에 있어서, 제 1 금속패턴 하방에 형성된, 제 1 절연막을 개재하고 제 1 금속패턴과 전기적으로 절연된 제 1 배선을 추가로 구비하며, 제 1 금속패턴과 제 1 배선 사이에서는 전위가 다른 것이 바람직하다.
본 발명에 관한 제 2, 제 3 또는 제 4 반도체장치에 있어서, 제 1 금속패턴 하방에 형성된, 제 1 절연막을 개재하고 제 1 금속패턴과 전기적으로 접속되는 제 2 배선을 추가로 구비하며, 제 1 금속패턴과 제 2 배선은, 제 1 절연막 중에 형성된 비어에 의해 접속되는 것이 바람직하다.
본 발명에 관한 제 2, 제 3 또는 제 4 반도체장치에 있어서, 제 1 금속패턴의 면적은, 제 2 금속패턴의 면적보다 큰 것이 바람직하다.
본 발명에 관한 제 2, 제 3 또는 제 4 반도체장치에 있어서, 반도체기판 상의 영역이며, 평면적 배치에 있어서 제 1 금속패턴이 형성된 영역과 겹치는 영역에, 반도체소자가 형성되는 것이 바람직하다.
이와 같이, 반도체칩 상에서 커다란 면적을 차지하는 제 2 금속패턴 하방에 반도체소자를 형성할 수 있으므로, 반도체소자의 미세화 등을 실시하는 일없이, 종 래의 프로세스를 이용하여 반도체칩 면적을 대폭으로 축소할 수 있다.
본 발명에 관한 제 2, 제 3 또는 제 4 반도체장치에 있어서, 평면적 배치에서, 제 2 금속패턴이 형성된 영역에서의 제 3 금속패턴이 차지하는 비율이 50% 이상인 것이 바람직하다.
이와 같이 하면 제 2 금속패턴의 바탕구조가 강도가 더 높아지므로, 균열의 발생을 더욱 방지할 수 있다.
본 발명에 관한 제 2, 제 3 또는 제 4 반도체장치에 있어서, 제 1 금속패턴을 구성하는 금속은, 알루미늄 또는 구리인 것이 바람직하다.
본 발명에 관한 제 2, 제 3 또는 제 4 반도체장치에 있어서, 제 2 금속패턴을 구성하는 금속은, 알루미늄 또는 구리인 것을 특징으로 하는 반도체장치.
본 발명에 관한 제 2, 제 3 또는 제 4 반도체장치에 있어서, 제 3 금속패턴을 구성하는 금속은, 텅스텐 또는 구리로 이루어지는 것이 바람직하다.
상기 과제를 해결하기 위해 본 발명에 관한 제 1 반도체장치의 제조방법은, 반도체기판 상에 제 1 절연막을 형성하는 공정과, 제 1 절연막 상에 제 1 금속층을 형성하는 공정과, 제 1 금속층을 패터닝함으로써, 제 1 배선 및 제 1 패드를 형성하는 공정과, 제 1 배선 및 제 1 패드 상에 제 2 절연막을 형성하는 공정과, 제 2 절연막에, 제 1 배선을 노출시키는 홀 형상의 제 1 개구부와 제 1 패드를 노출시키는 홈 형상의 제 2 개구부를 동시에 형성하는 공정과, 제 1 개구부에 금속을 매입시켜 제 1 배선에 접속되는 제 1 비어를 형성하는 동시에, 제 2 개구부에 금속을 매입시켜 제 1 패드에 접속되는 그물 비어를 형성하는 공정과, 제 2 절연막, 제 1 비어 및 그물 비어 상에 제 2 금속층을 형성하는 공정과, 제 2 금속층을 패터닝함으로써, 제 1 비어에 접속되는 제 2 배선과 그물 비어에 접속되는 제 2 패드를 형성하는 공정을 구비하며, 그물 비어는, 연속된 1 개의 구조체인 것을 특징으로 한다.
본 발명에 관한 제 1 반도체장치의 제조방법에 의하면, 제 2 패드 하층에 그물 비어를 형성하므로, 제 2 패드의 바탕구조는 우수한 강도를 갖는다. 이로써, 예를 들어 프로빙 시 프로브 침의 침압에 의한 응력, 또는 본딩 시의 응력을 그물 비어에 의해 분산시킬 수 있다. 따라서 제 2 패드의 하층에 균열이 발생하는 것을 억제할 수 있다. 또 제 1 개구부와 제 2 개구부를 새로운 공정의 추가 없이 동시에 형성할 수 있다. 또한 제 1 비어와 그물 비어를 새로운 공정의 추가 없이 동시에 형성할 수 있다.
또 상기 과제를 해결하기 위해 본 발명에 관한 제 2 반도체장치의 제조방법은, 반도체기판 상에 제 1 절연막을 형성하는 공정과, 제 1 절연막 상에 제 1 금속층을 형성하는 공정과, 제 1 금속층을 패터닝함으로써, 제 1 배선 및 제 1 패드를 형성하는 공정과, 제 1 배선 및 제 1 패드 상에 제 2 절연막을 형성하는 공정과, 제 2 절연막에, 제 1 배선을 노출시키는 홀 형상의 제 1 개구부와 제 1 패드를 노출시키는 홈 형상의 제 2 개구부를 형성하는 공정과, 동일 공정에서, 제 1 개구부에 금속을 매입시켜 제 1 배선에 접속되는 제 1 비어를 형성하는 동시에, 제 2 개구부에 금속을 매입시켜 제 1 패드에 접속되는 그물 비어를 형성하는 공정과, 제 2 절연막, 제 1 비어 및 그물 비어 상에 제 2 금속층을 형성하는 공정과, 제 2 금속 층을 패터닝함으로써, 제 1 비어에 접속되는 제 2 배선과 그물 비어에 접속되는 제 2 패드를 형성하는 공정을 구비하며, 그물 비어의 공간대칭성은, 반도체기판의 주면과 평행인 면내에서, 3 회전 대칭성인 것을 특징으로 한다.
본 발명에 관한 제 2 반도체장치의 제조방법에 의하면, 제 2 패드 하층에 그물 비어를 형성하므로, 제 2 패드의 바탕구조는 우수한 강도를 갖는다. 이로써, 예를 들어 프로빙 시의, 모든 방향으로부터의 프로브 침의 침압에 의한 응력, 또는 본딩 시의 응력을 그물 비어에 의해 분산시킬 수 있다. 따라서 제 2 패드의 하층에 균열이 발생하는 것을 억제할 수 있다. 또 제 1 개구부와 제 2 개구부를 새로운 공정의 추가 없이 동시에 형성할 수 있다. 또한 제 1 비어와 그물 비어를 새로운 공정의 추가 없이 동시에 형성할 수 있다.
또한 상기 과제를 해결하기 위해 본 발명에 관한 제 3 반도체장치의 제조방법은, 반도체기판 상에 제 1 절연막을 형성하는 공정과, 제 1 절연막 상에 제 1 금속층을 형성하는 공정과, 제 1 금속층을 패터닝함으로써, 제 1 배선 및 제 1 패드를 형성하는 공정과, 제 1 배선 및 제 1 패드 상에 제 2 절연막을 형성하는 공정과, 제 2 절연막에, 제 1 배선을 노출시키는 홀 형상의 제 1 개구부와, 제 1 패드를 노출시키는 홈 형상의 제 2 개구부를 형성하는 공정과, 동일 공정에서, 제 1 개구부에 금속을 매입시켜 제 1 배선에 접속되는 제 1 비어를 형성하는 동시에, 제 2 개구부에 금속을 매입시켜 제 1 패드에 접속되는 그물 비어를 형성하는 공정과, 제 2 절연막, 제 1 비어 및 그물 비어 상에 제 2 금속층을 형성하는 공정과, 제 2 금속층을 패터닝함으로써, 제 1 비어에 접속되는 제 2 배선과 그물 비어에 접속되는 제 2 패드를 형성하는 공정을 구비하며, 그물 비어는, 벌집구조를 갖는 것을 특징으로 한다.
본 발명에 관한 제 3 반도체장치의 제조방법에 의하면, 제 2 패드 하층에 그물 비어를 형성하므로, 제 2 패드의 바탕구조는 우수한 강도를 갖는다. 이로써, 예를 들어 프로빙 시의, 모든 방향으로부터의 프로브 침의 침압에 의한 응력, 또는 본딩 시의 응력을 그물 비어에 의해 분산시킬 수 있다. 따라서 제 2 패드의 하층에 균열이 발생하는 것을 억제할 수 있다. 또 제 1 개구부와 제 2 개구부를 새로운 공정의 추가 없이 동시에 형성할 수 있다. 또한 제 1 비어와 그물 비어를 새로운 공정의 추가 없이 동시에 형성할 수 있다.
본 발명의 제 1, 제 2 또는 제 3 반도체장치의 제조방법에 있어서, 제 1 패드 하방에는, 제 1 절연막을 개재하고 제 1 패드와 전기적으로 절연되도록 제 3 배선이 형성되며, 제 1 패드와 제 3 배선 사이에서는 전위가 다른 것이 바람직하다.
본 발명의 제 1, 제 2 또는 제 3 반도체장치의 제조방법에 있어서, 제 1 패드 하방에는, 제 1 절연막을 개재하고 제 1 패드와 전기적으로 접속되도록 제 4 배선이 형성되며, 제 1 패드와 제 4 배선은 제 1 절연막 중에 형성된 제 2 비어에 의해 전기적으로 접속되는 것이 바람직하다.
본 발명의 제 1, 제 2 또는 제 3 반도체장치의 제조방법에 있어서, 제 1 패드는, 그 면적이 제 2 패드 면적보다 커지도록 형성되는 것이 바람직하다.
본 발명의 제 1, 제 2 또는 제 3 반도체장치의 제조방법에 있어서, 평면적 배치에서, 제 2 패드가 형성된 영역에서의 그물 비어가 차지하는 비율이 50% 이상 인 것이 바람직하다.
본 발명의 제 1, 제 2 또는 제 3 반도체장치의 제조방법에 있어서, 제 1 금속층을 구성하는 금속은, 알루미늄 또는 구리로 구성되는 것이 바람직하다.
본 발명의 제 1, 제 2 또는 제 3 반도체장치의 제조방법에 있어서, 제 2 금속층을 구성하는 금속은, 알루미늄 또는 구리로 구성되는 것이 바람직하다.
본 발명의 제 1, 제 2 또는 제 3 반도체장치의 제조방법에 있어서, 제 1 비어 및 그물 비어는, 텅스텐 또는 구리로 구성되는 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
(실시예)
이하 본 발명의 실시예에 대해, 도면을 참조하면서 설명하기로 한다.
우선 본 발명의 실시예에 관한 반도체장치의 구조에 대해, 도 1∼도 4를 참조하면서 설명한다.
도 1은, 본 발명의 실시예에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 1에 나타내는 바와 같이, 실리콘기판(101) 표층부에는 확산층(102)이 형성된다. 실리콘기판(101) 상의 소자분리 절연막(103)으로 구획된 소자형성영역에는, 게이트절연막(104) 및 게이트전극(105)이 차례로 형성되며, 게이트절연막(104) 및 게이트전극(105) 측면에는 측벽(106)이 형성된다. 실리콘기판(101) 상에는, 게이트절연막(104), 게이트전극(105) 및 측벽(106)을 피복하도록 제 1 층간절연막 (107)이 형성된다. 제 1 층간절연막(107)에는 확산층(102)과 후술하는 제 1 배선(109)을 전기적으로 접속하는 제 1 비어(108)가 형성된다.
또 도 1에 나타내는 바와 같이 제 1 층간절연막(107) 상에는, 제 1 배선(109)이 형성되며 또 제 1 배선(109)을 피복하도록 제 2 층간절연막(110)이 형성된다. 제 2 층간절연막(110)에는 제 1 배선(109)과 후술하는 제 2 배선(112)을 전기적으로 접속하는 제 2 비어(111)가 형성된다.
또한 도 1에 나타내는 바와 같이, 제 2 층간절연막(110) 상에는 제 2 배선(112)이 형성되며 또 제 2 배선(112)을 피복하도록 제 3 층간절연막(113)이 형성된다. 제 3 층간절연막(113)에는, 제 2 배선(112)과 후술하는 제 3 배선(115) 또는 제 1 패드(116)를 전기적으로 접속하는 제 3 비어(114)가 형성된다.
또 도 1에 나타내는 바와 같이, 제 3 층간절연막(113) 상에는 제 3 배선(115) 및 제 1 패드(116)가 형성되며, 또 제 3 배선(115) 및 제 1 패드(116)를 피복하도록 제 4 층간절연막(117)이 형성된다. 제 4 층간절연막(117)에는 제 3 배선(115)과 후술하는 제 4 배선(120)을 전기적으로 접속하는 제 4 비어(118)가 형성됨과 동시에, 제 1 패드(116)와 후술하는 제 2 패드(121)를 전기적으로 접속하는 그물 비어(119)가 형성된다.
또한 도 1에 나타내는 바와 같이 제 4 층간절연막(117) 상에는, 제 4 비어(118)와 전기적으로 접속하는 제 4 배선(120)이 형성됨과 동시에, 그물 비어(119)와 전기적으로 접속하는 제 2 패드(121)가 형성된다. 제 4 층간절연막(117) 상에는, 제 4 배선(120) 및 제 2 패드(121)를 피복하도록 보호막(122)이 형성되며, 보 호막(122)에는 제 2 패드(121)를 노출시키는 패드개구부(122a)가 형성된다.
또 본 실시예에 있어서, 제 1 패드(116)는 제 3 비어(114)를 통해 제 2 배선(112)과 접속되어, 하층의 반도체소자와 전기적으로 도통되지만, 제 1 패드(116)와 제 3 배선(115)을 직접 접속시켜도 되고, 제 2 패드(121)와 제 4 배선(120)을 직접 접속시켜도 된다.
여기서 제 1 비어(108), 제 2 비어(111), 제 3 비어(114), 제 4 비어(118), 및 그물 비어(119)는 텅스텐으로 이루어진다. 또 제 1 배선(109), 제 2 배선(112), 제 3 배선(115), 제 4 배선(120), 제 1 패드(116), 및 제 2 패드(121)는 알루미늄으로 이루어진다.
이하에 도 1에 나타낸 그물 비어(119)에 대해 구체적으로 설명한다.
우선 도 1에 나타낸 그물 비어(119)의 구조에 대해, 도 2를 참조하면서 구체적으로 설명한다. 도 2는 도 1에 나타낸 II-II선에서의 평면도이며, 그물 비어(119)의 구조를 나타낸다.
도 2에 나타내는 바와 같이 그물 비어(119)는, 제 4 절연막(117)에 홈 형상의 개구부를 형성한 후, 이 홈 형상 개구부에 텅스텐을 매입함으로써 형성된 연속된 1 개의 구조체이다. 구체적으로, 그물 비어(119)는 도 2에 나타내는 바와 같이, 벌집구조, 즉 벌집 형태로 텅스텐이 끊긴 곳 없이 매입된 구조를 갖는다. 그물 비어(119)가 이와 같은 구조를 가짐으로써, 프로빙 또는 본딩 시에 제 2 패드(121)에 걸리는 부하에 대해, 본딩패드부는 우수한 강도를 유지할 수 있으므로, 본딩패드부에서의 균열 발생을 방지할 수 있다. 따라서 제 1 패드(116) 바로 하층에, 제 3 배 선(115) 및 제 1 패드(116)의 전위와는 다른 전위를 갖는 제 2 배선(112)을 형성해도 리크전류는 발생하지 않는다. 이로써 제 1 패드(116) 하층에 위치하는 영역에, 반도체소자 등이 형성돼도 정상적인 동작을 시킬 수 있다.
또 제 1 패드(116)를 제 2 패드(121)보다 커지도록, 제 1 패드(116)와 제 2 패드(121)를 형성하는 것이 바람직하다. 즉 제 1 패드(116) 상면의 면적이 제 2 패드(121) 상면 면적보다 커지도록 제 1 패드(116)와 제 2 패드(121)를 형성함으로써, 균열 발생 방지에 대해 더 큰 효과를 얻을 수 있다. 이는 제 2 패드(121) 및 제 1 패드(116)의 에지가 일치할 경우, 나아가 제 2 배선(112)의 에지도 일치할 경우에는, 제 2 패드(121)에 가해진 부하에 의해 발생하는 응력에 대해, 제 2 패드(121)의 바탕구조 강도가 약해지지만, 제 1 패드(116) 상면의 면적을 제 2 패드(121) 상면 면적보다 크게 형성함으로써, 제 2 패드(121)의 바탕구조 강도가 저하되는 것을 방지할 수 있기 때문이다.
다음으로 도 1에 나타낸 제 1 패드(116)와 제 2 패드(121) 사이에 존재하는 제 4 층간절연막(117)에 대한 비어의 면적률과 균열발생률의 관계에 대해, 도 3 및 도 4를 참조하면서 설명한다.
도 3은 비어의 면적률과 균열발생률의 관계도이며, 도 4의 (a)∼(c)는 비어의 구조예를 나타내는 평면도이다.
도 3에 있어서 그래프(3a)는, 도 4의 (a)에 나타내는 바와 같이 제 4 층간절연막(117a)에 평행으로 배치된 복수의 라인형상 비어(119a)가 형성된 경우에, 프로브 침을 진입방향(4A)으로부터 비어(119a)에 대해 수직으로 주사시켰을 때의 관계 를 나타낸다. 또 그래프(3b)는 도 4의 (b)에 나타내는 바와 같이 제 4 층간절연막(117b)에 평행으로 배치된 복수의 라인형상 비어(119b)가 형성된 경우에, 프로브 침을 진입방향(4A)으로부터 비어(119a)에 대해 평행으로 주사시켰을 때의 관계를 나타낸다. 또한 그래프(3c)는 도 4의 (c)에 나타내는 바와 같이 본 실시예에 관한 벌집구조를 갖는 그물 비어(119)가 형성됐을 경우에 프로브 침을 진입방향(4A)으로 주사시켰을 때의 관계를 나타낸다.
그래프(3a)에 나타낸 경우에, 제 1 패드(116) 상면의 면적을 차지하는 비어(119a)의 면적률을 크게 해도, 균열발생률을 0%로 하기는 현실적으로 불가능하다. 이에 반해 그래프(3b)에 나타낸 경우에는, 제 1 패드(116) 상면의 면적을 차지하는 비어(119b)의 면적률을 40%로 함으로써, 또 그래프(3c)에 나타낸 경우에는, 제 1 패드(116) 상면의 면적을 차지하는 그물 비어(119)의 면적률을 48%로 함으로써, 균열발생률을 0%로 할 수 있음을 알 수 있다. 그리고 여기서는 제 1 패드(116)를 비교대상으로 이용하여 설명했지만, 도 1에 나타내는 구조에서도 확실히 알 수 있는 바와 같이 제 2 패드(121)를 비교대상으로 이용할 경우에도 마찬가지이다.
이와 같이, 도 3에 나타낸 결과가 얻어지는 이유는, 상기한 비어 면적률을 증대시키면 제 2 패드(121)의 하층구조 강도가 향상되므로, 균열발생률이 감소될 것으로 생각되기 때문이다. 또 도 4의 (a)에 나타내는 바와 같이, 비어(119a)와 프로브 침의 진입방향(4A)이 직교할 경우에는 균열발생률이 높아지며, 도 4의 (b)에 나타내는 바와 같이, 비어(119b)와 프로브 침의 진입방향(4A)이 평행일 경우에는 균열발생률이 낮아지는 점에서, 도 4의 (a) 및 (b)의 경우에는 균열발생률에 이방 성이 존재함이 현저하게 나타난다.
이와 같은 균열발생률의 이방성은, CVD법으로 텅스텐(W)을 충전시켜 이루어지는 비어를 이용할 경우에 특히 현저히 나타난다. 왜냐하면, 뒤에 도 9의 (a)를 이용하여 설명하겠지만, 체심입방정(body-centered cubic; bcc) 구조를 취하는 텅스텐의 경우, 이 텅스텐의 결정배향축인 <110>축이 실리콘기판(101) 주면과 평행인 면내에 존재하며, 또 비어(119a) 및 비어(119b)의 길이방향과 직교하기 때문이다. 즉 텅스텐은, 결정배향축인 <110>축을 따라 섬유형태로 성장하는데, 섬유형태로 성장하는 방향(<110>축)과 직교하는 전단응력에 강하기는 하지만, 섬유형태로 성장하는 방향(<110>축)과 평행인 전단응력에는 약하기 때문에, 전술한 바와 같이 균열발생률에 이방성이 발생함이 발견된 것이다.
그래서 균열발생률에 이방성이 발생하는 것을 해결하기 위해, 비어 형상으로서, 연속된 1 개의 구조체(그물형태)로 구성함과 동시에, 뒤에 도 9의 (b)를 이용하여 설명하겠지만, 비어를 구성하는 텅스텐의 결정배향축인 <110>축의 방위분포를 실리콘기판(101) 주면과 평행인 면내에서 거의 균일하게 함으로써, 균열발생률의 이방성 발생을 해결할 수 있음을 발견했다. 예를 들어 도 4의 (c)에 나타내는 바와 같이 비어로서, 실리콘기판(101) 주면과 평행인 면내의 공간대칭성이 3 회전 대칭성(3-fold symmetry)을 갖는 벌집구조를 취하는 그물 비어(119)를 이용하면, 그물 비어(119)를 구성하는 텅스텐의 결정배향축인 <110>축의 방위분포는, 실리콘기판(101) 주면과 평행인 면내에서 실질적으로 균일해지므로, 균열발생률의 이방성이 발생하지 않음이 발견됐다.
따라서 도 4의 (c)에 나타낸 경우에는, 프로브 침의 진입방향(4A)이 어느 방향이건, 그물 비어(119)에 가해지는 응력을 분산시킬 수 있으므로, 균열발생률을 억제할 수 있는 강도를 제 2 패드(121) 바탕구조에 갖게 할 수 있다. 또한 통상 라인형상의 비어를 형성할 경우, 제 1 패드(116)의 상면 면적을 차지하는 비어의 면적률이 50% 이상 되도록 비어를 배치하는 것은, 프로세스 효율(process integration)면에서 용이하지 않지만, 벌집구조를 갖는 그물 비어(119)를 형성하는 경우라면, 제 1 패드(116)의 상면 면적을 차지하는 그물 비어(119)의 면적률이 50% 이상 되도록 그물 비어(119)를 배치하기가 용이하다. 이로써 본딩패드부에서의 균열발생을 방지할 수 있으므로, 반도체장치의 불량을 없앨 수 있다.
이하에 본 발명의 실시예에 관한 반도체장치의 제조방법에 대해, 도 5의 (a)∼(c), 도 6의 (a) 및 (b), 도 7의 (a) 및 (b), 도 8을 참조하면서 설명한다.
도 5의 (a)∼(c), 도 6의 (a) 및 (b), 도 7의 (a) 및 (b), 도 8은, 본 발명의 실시예에 관한 반도체장치의 제조방법을 나타내는 주요부 공정단면도이다.
우선 도 5의 (a)에 나타내는 바와 같이, 실리콘기판(101) 표층부에는 확산층(102)이 형성되고, 실리콘기판(101) 상의 소자분리 절연막(103)으로 구획된 소자형성영역 상에는, 게이트절연막(104) 및 게이트전극(105)이 차례로 형성되며, 또 게이트절연막(104) 및 게이트전극(105) 측면에는 측벽(106)이 형성된다. 그리고 실리콘기판(101) 상에, 게이트절연막(104), 게이트전극(105) 및 측벽(106)을 피복하도록 제 1 층간절연막(107)을 형성한다. 이어서 제 1 층간절연막(107)에, 확산층(102)과 후술하는 제 1 배선(109)을 전기적으로 접속하기 위한 제 1 비어(108)를 형성한다. 계속해서 제 1 층간절연막(107) 상에, 제 1 배선층을 형성한 후, 이 제 1 배선층을 패터닝하여 제 1 배선(109)을 형성한다. 이어서 제 1 층간절연막(107) 상에, 제 1 배선(109)을 피복하도록 제 2 층간절연막(110)을 형성한다.
다음으로, 도 5의 (b)에 나타내는 바와 같이, 제 2 층간절연막(110)에, 제 1 배선(109)과 후술하는 제 2 배선(112)을 전기적으로 접속하기 위한 제 2 비어(111)를 형성한다. 이어서 제 2 층간절연막(110) 상에, 제 2 배선층을 형성한 후, 이 제 2 배선층을 패터닝하여 제 2 배선(112)을 형성한다. 계속해서 제 2 층간절연막(110) 상에, 제 2 배선(112)을 피복하도록 제 3 층간절연막(113)을 형성한다.
다음에, 도 5의 (c)에 나타내는 바와 같이, 제 3 층간절연막(113)에, 제 2 배선(112)과 후술하는 제 3 배선(115) 또는 제 1 패드(116)를 전기적으로 접속하기 위한 제 3 비어(114)를 형성한다.
다음, 도 6의 (a)에 나타내는 바와 같이 제 3 층간절연막(113) 상에, 알루미늄으로 이루어지는 제 3 배선층을 형성한 후, 이 제 3 배선층을 패터닝함으로써, 각각이 제 3 비어(114)와 전기적으로 접속되는 제 3 배선(115) 및 제 1 패드(116)를 형성한다. 이어서 제 3 층간절연막(113) 상에, 제 3 배선(115) 및 제 1 패드(116)를 피복하도록 제 4 층간절연막(117)을 형성한다.
다음으로, 도 6의 (b)에 나타내는 바와 같이 제 4 층간절연막(117)에, 제 3 배선(115)에 도달하는 홀 형상의 제 1 개구부(117c)를 형성함과 동시에, 제 1 패드(116)에 도달하는 홈 형상의 제 2 개구부(117d)를 형성한다. 그리고 제 2 개구부(117d)는 제 1 패드(116) 위에만 형성된다.
다음에, 도 7의 (a)에 나타내는 바와 같이, 제 1 개구부(117c) 및 제 2 개구부(117d)에 텅스텐을 매입한 후, 제 1 개구부(117c) 및 제 2 개구부(117d)의 내부 이외에 퇴적된 텅스텐을 제거한다. 이로써 제 3 배선(115)과 후술하는 제 4 배선(120)을 전기적으로 접속하기 위한 제 4 비어(118)를 형성함과 동시에, 제 1 패드(116)와 후술하는 제 2 패드(121)를 전기적으로 접속하기 위한 그물 비어(119)를 형성한다. 여기서 제 4 비어(118) 및 그물 비어(119)는, 각각에 대해 개별공정을 이용하는 일없이, 동일 공정으로 동시에 형성할 수 있다.
다음, 도 7의 (b)에 나타내는 바와 같이 제 4 층간절연막(117) 상에, 알루미늄으로 이루어지는 제 4 배선층을 형성한 후, 이 제 4 배선층을 패터닝함으로써, 제 4 비어(118)를 통해 제 3 배선(115)과 전기적으로 접속되는 제 4 배선(120)과, 그물 비어(119)를 통해 제 1 패드(116)와 전기적으로 접속되는 제 2 패드(121)를 형성한다.
다음으로, 도 8에 나타내는 바와 같이 제 4 층간절연막(117) 상에, 제 4 배선(120) 및 제 2 패드(121)를 피복하도록 보호막(122)을 형성한다. 그 후 보호막(122)에, 제 2 패드(121) 상면을 노출시키는 패드개구부(122a)를 형성한다.
여기서, 그물 비어(119)는 이상에서 설명한 바와 같이, 제 2 패드(121)와 제 1 패드(116) 사이에 형성되는데, 평면적 배치에 있어서 패드개구부(122a)가 형성된 영역의, 패드개구부(122a) 바로 아래 형성된 그물 비어(119)가 차지하는 영역의 비율을 50% 이상으로 하는 것이 바람직하다. 이와 같이 하면, 프로빙 또는 본딩 시에 패드개구부(122a)에 노출된 제 2 패드(121)에 가해지는 부하에 대한 강도를 확보할 수 있다. 이로써 제 2 패드(121) 바탕층에 균열이 발생하는 것을 방지할 수 있다.
도 9의 (a)는, 도 8에 나타낸 II-II선의 절단면 일부가 확대된 사시도이며, 도 9의 (b)는 도 8에 나타낸 II-II선의 평면도이다.
도 9의 (a)에 나타내는 바와 같이, 제 1 패드(116) 상에 형성된 그물 비어(119)가 CVD법에 의해 텅스텐(W)을 충전시켜 이루어지는 비어일 경우, 이 텅스텐은 체심입방정(bcc)구조를 취함과 동시에, 텅스텐의 결정배향축인 <110>축이 실리콘기판(101) 주면과 평행인 면내(도면 중 화살표)에 있다.
또한 도 9의 (b)에 나타내는 바와 같이 그물 비어(119)로서, 실리콘기판(101) 주면과 평행인 면내의 공간대칭성이 3 회전 대칭성(3-fold symmetry)을 갖는 벌집형상의 비어일 경우에는, 그물 비어(119)를 구성하는 텅스텐의 결정배향축인 <110>축의 방위분포는, 실리콘기판(101) 주면과 평행인 면내(도면 중 화살표)에서 실질적으로 균일해지므로, 모든 방향으로부터의 프로빙 또는 본딩 시에 가해지는 부하에 대해, 제 2 패드(121) 바탕구조의 강도를 확보할 수 있다. 이로써 제 2 패드(121)의 바탕층에 균열이 발생하는 것을 방지할 수 있다.
또 그물 비어(119)를 제 4 비어(118)와 동시에 형성하기 위해, 제 4 비어(118)의 지름을 기준으로 하여, 그물 비어(119)를 형성하기 위한 홈 형상의 제 2 개구부(117d) 폭을 규정한다. 이 점에 대해 도 10 및 도 11을 참조하면서 설명한다.
도 10은 제 4 층간절연막(117)에 형성된 홀 형상의 제 1 개구부(117c) 내부를 매입하도록 텅스텐막이 퇴적된 상태를 나타낸다. 이 때 제 1 개구부(117c)의 반 지름(Rv)이, 제 4 층간절연막(117) 상에 퇴적된 텅스텐막(150)의 막 두께(Tw) 값 이상일 경우에는, 제 4 비어(118)의 중심에 공동이 생겨버린다. 때문에 퇴적된 텅스텐막(150)의 막 두께(Tw)는, 제 4 층간절연막(117) 상에 제 1 개구부(117c)의 반지름(Rv) 값 이상 퇴적시킬 필요가 있다.
또 도 11은, 벌집구조를 갖는 그물 비어(119)를 형성하기 위한 홈 형상의 제 2 개구부(117d)를 나타낸다. 제 2 개구부(117d)의 각 중앙선(L1) 교차점(P1)은, 제 4 층간절연막(117)으로부터의 거리가 최대(거리(Rh))인 점이다. 거리(Rh), 제 1 개구부(117c)의 반지름(Rv), 및 텅스텐막(150)의 막 두께(Tw)는, Rv≤Rh<Tw여야 한다. 여기서 거리(Rh)를 크게 하면, 텅스텐막(150)의 막 두께(Tw)를 크게 할 필요가 있다. 이 경우, 제 4 층간절연막(117) 상에 퇴적된 텅스텐막(150)을 연마할 양이 증가하므로, 제조원가가 증대된다. 따라서 거리(Rh)는 반지름(Rv)과 동일한 크기인 것이 바람직하다. 이와 같은 관계를 만족시키도록 제조프로세스를 실시함으로써, 제 4 비어(118)와 그물 비어(119)를 동시에 형성할 수 있다.
본 실시예에 관한 반도체장치 및 그 제조방법에 의하면, 이상과 같이 제 2 패드(121)의 바탕층에 균열이 발생하는 것을 억제할 수 있는 점에서, 본 실시예에 관한 반도체장치 및 그 제조방법에서는, 반도체칩 상에 있어서 커다란 면적을 차지하는 제 2 패드(121) 하방에 반도체소자를 형성하는 구조를 실현한다. 이로써 본 실시예에 관한 반도체장치 및 그 제조방법에 의하면, 반도체소자의 미세화 등을 실시하는 일없이, 종래의 프로세스를 이용하여 반도체칩의 면적을 대폭으로 축소할 수 있다.
그리고 본 실시예에 관한 반도체장치 및 그 제조방법에서는, 비어 또는 그물 비어를 텅스텐을 이용하여 형성할 경우, 또는, 배선이나 패드를 알루미늄을 이용하여 형성할 경우에 대해 설명했지만, 비어, 그물 비어, 배선 및 패드 중 모두, 또는 어느 하나를 구리로 형성해도 된다. 또 비어, 그물 비어, 배선 또는 패드를 구리로 형성할 경우에는, 싱글다마신 또는 듀얼다마신 중 한 방법을 이용할 수도 있다.
이상 설명한 바와 같이, 본 발명에 관한 반도체장치에 의하면, 제 2 금속패턴 하층에 제 3 금속패턴(그물 비어)이 형성되므로, 제 2 금속패턴의 바탕구조는 우수한 강도를 갖는다. 이로써, 예를 들어 프로빙 시 프로브 침의 침압에 의한 응력, 또는 본딩 시의 응력을 제 3 금속패턴(그물 비어)에 의해 분산시킬 수 있다. 따라서 제 2 금속패턴의 하층에 균열이 발생하는 것을 억제할 수 있다.
본 발명에 관한 반도체장치의 제조방법에 의하면, 제 2 패드 하층에 그물 비어를 형성하므로, 제 2 패드의 바탕구조는 우수한 강도를 갖는다. 이로써, 예를 들어 프로빙 시 프로브 침의 침압에 의한 응력, 또는 본딩 시의 응력을 그물 비어에 의해 분산시킬 수 있다. 따라서 제 2 패드의 하층에 균열이 발생하는 것을 억제할 수 있다. 또 제 1 개구부와 제 2 개구부를 동시에 형성함과 더불어, 제 1 비어와 그물 비어를 동시에 형성할 수 있으므로, 새로운 공정을 추가하는 일없이 제 1 비어와 함께 연속된 구조체로 이루어지는 그물 비어를 형성할 수 있다.
또 본 발명은, 반도체소자 상에 패드를 형성하는 POE(Pad on element)형 프로브 패드를 구비하는 반도체장치에서의 전극패드와 배선층의 접속구조에 유용하 다.

Claims (26)

  1. 반도체기판 상에 형성된 제 1 절연막과,
    제 1 절연막 상에 형성된 제 1 금속패턴과,
    상기 제 1 금속패턴 상에 형성된 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 제 2 금속패턴과,
    상기 제 2 절연막 중에 형성된, 상기 제 1 금속패턴과 상기 제 2 금속패턴을 접속하는 제 3 금속패턴을 구비하며,
    상기 제 3 금속패턴은, 연속된 1 개의 구조체이고,
    상기 제 3 금속패턴을 구성하는 금속의 결정배향 주축은, 상기 반도체기판 주면과 평행인 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제 3 금속패턴을 구성하는 금속의 결정배향 주축의 방위분포는, 상기 반도체기판 주면과 평행인 면내에서 거의 균일한 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 제 3 금속패턴을 구성하는 금속은 체심입방정이며,
    상기 제 3 금속패턴을 구성하는 금속의 결정배향 주축은, <110>축인 것을 특징으로 하는 반도체장치.
  4. 제 3 항에 있어서,
    상기 제 3 금속패턴을 구성하는 금속은, 텅스텐인 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 제 3 금속패턴의 공간대칭성은, 상기 반도체기판의 주면과 평행인 면내에서, 3 회전 대칭성인 것을 특징으로 하는 반도체장치.
  6. 반도체기판 상에 형성된 제 1 절연막과,
    제 1 절연막 상에 형성된 제 1 금속패턴과,
    상기 제 1 금속패턴 상에 형성된 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 제 2 금속패턴과,
    상기 제 2 절연막 중에 형성된, 상기 제 1 금속패턴과 상기 제 2 금속패턴을 접속하는 제 3 금속패턴을 구비하며,
    상기 제 3 금속패턴은, 연속된 1 개의 구조체인 것을 특징으로 하는 반도체장치.
  7. 반도체기판 상에 형성된 제 1 절연막과,
    제 1 절연막 상에 형성된 제 1 금속패턴과,
    상기 제 1 금속패턴 상에 형성된 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 제 2 금속패턴과,
    상기 제 2 절연막 중에 형성된, 상기 제 1 금속패턴과 상기 제 2 금속패턴을 접속하는 제 3 금속패턴을 구비하며,
    상기 제 3 금속패턴의 공간대칭성은, 상기 반도체기판의 주면과 평행인 면내에서, 3 회전 대칭성인 것을 특징으로 하는 반도체장치.
  8. 반도체기판 상에 형성된 제 1 절연막과,
    제 1 절연막 상에 형성된 제 1 금속패턴과,
    상기 제 1 금속패턴 상에 형성된 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 제 2 금속패턴과,
    상기 제 2 절연막 중에 형성된, 상기 제 1 금속패턴과 상기 제 2 금속패턴을 접속하는 제 3 금속패턴을 구비하며,
    상기 제 3 금속패턴은, 벌집구조를 갖는 것을 특징으로 하는 반도체장치.
  9. 제 6항, 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 금속패턴 하방에 형성된, 상기 제 1 절연막을 개재하고 상기 제 1 금속패턴과 전기적으로 절연된 제 1 배선을 추가로 구비하며,
    상기 제 1 금속패턴과 상기 제 1 배선 사이에서는 전위가 다른 것을 특징으로 하는 반도체장치.
  10. 제 6항, 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 금속패턴 하방에 형성된, 상기 제 1 절연막을 개재하고 상기 제 1 금속패턴과 전기적으로 접속되는 제 2 배선을 추가로 구비하며,
    상기 제 1 금속패턴과 상기 제 2 배선은, 상기 제 1 절연막 중에 형성된 비어에 의해 접속되는 것을 특징으로 하는 반도체장치.
  11. 제 6항, 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 금속패턴의 면적은, 상기 제 2 금속패턴의 면적보다 큰 것을 특징으로 하는 반도체장치.
  12. 제 6항, 제 7 항 또는 제 8 항에 있어서,
    상기 반도체기판 상의 영역이며, 평면적 배치에 있어서 상기 제 1 금속패턴이 형성된 영역과 겹치는 영역에, 반도체소자가 형성되는 것을 특징으로 하는 반도체장치.
  13. 제 6항, 제 7 항 또는 제 8 항에 있어서,
    평면적 배치에 있어서, 상기 제 2 금속패턴이 형성된 영역에서의 상기 제 3 금속패턴이 차지하는 비율이 50% 이상인 것을 특징으로 하는 반도체장치.
  14. 제 6항, 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 금속패턴을 구성하는 금속은, 알루미늄 또는 구리인 것을 특징으로 하는 반도체장치.
  15. 제 6항, 제 7 항 또는 제 8 항에 있어서,
    상기 제 2 금속패턴을 구성하는 금속은, 알루미늄 또는 구리인 것을 특징으로 하는 반도체장치.
  16. 제 6항, 제 7 항 또는 제 8 항에 있어서,
    상기 제 3 금속패턴을 구성하는 금속은, 텅스텐 또는 구리로 이루어지는 것을 특징으로 하는 반도체장치.
  17. 반도체기판 상에 제 1 절연막을 형성하는 공정과,
    제 1 절연막 상에 제 1 금속층을 형성하는 공정과,
    상기 제 1 금속층을 패터닝함으로써, 제 1 배선 및 제 1 패드를 형성하는 공정과,
    상기 제 1 배선 및 상기 제 1 패드 상에 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막에, 상기 제 1 배선을 노출시키는 홀 형상의 제 1 개구부와, 상기 제 1 패드를 노출시키는 홈 형상의 제 2 개구부를 동시에 형성하는 공정과,
    상기 제 1 개구부에 금속을 매입시켜 상기 제 1 배선에 접속되는 제 1 비어를 형성하는 동시에, 상기 제 2 개구부에 상기 금속을 매입시켜 상기 제 1 패드에 접속되는 그물 비어를 형성하는 공정과,
    상기 제 2 절연막, 상기 제 1 비어 및 상기 그물 비어 상에 제 2 금속층을 형성하는 공정과,
    상기 제 2 금속층을 패터닝함으로써, 상기 제 1 비어에 접속되는 제 2 배선과, 상기 그물 비어에 접속되는 제 2 패드를 형성하는 공정을 구비하며,
    상기 그물 비어는, 연속된 1 개의 구조체인 것을 특징으로 하는 반도체장치의 제조방법.
  18. 반도체기판 상에 제 1 절연막을 형성하는 공정과,
    제 1 절연막 상에 제 1 금속층을 형성하는 공정과,
    상기 제 1 금속층을 패터닝함으로써, 제 1 배선 및 제 1 패드를 형성하는 공정과,
    상기 제 1 배선 및 상기 제 1 패드 상에 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막에, 상기 제 1 배선을 노출시키는 홀 형상의 제 1 개구부와, 상기 제 1 패드를 노출시키는 홈 형상의 제 2 개구부를 형성하는 공정과,
    동일 공정에서, 상기 제 1 개구부에 금속을 매입시켜 상기 제 1 배선에 접속되는 제 1 비어를 형성하는 동시에, 상기 제 2 개구부에 상기 금속을 매입시켜 상기 제 1 패드에 접속되는 그물 비어를 형성하는 공정과,
    상기 제 2 절연막, 상기 제 1 비어 및 상기 그물 비어 상에 제 2 금속층을 형성하는 공정과,
    상기 제 2 금속층을 패터닝함으로써, 상기 제 1 비어에 접속되는 제 2 배선과 상기 그물 비어에 접속되는 제 2 패드를 형성하는 공정을 구비하며,
    상기 그물 비어의 공간대칭성은, 상기 반도체기판의 주면과 평행인 면내에서, 3 회전 대칭성인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 반도체기판 상에 제 1 절연막을 형성하는 공정과,
    제 1 절연막 상에 제 1 금속층을 형성하는 공정과,
    상기 제 1 금속층을 패터닝함으로써, 제 1 배선 및 제 1 패드를 형성하는 공정과,
    상기 제 1 배선 및 상기 제 1 패드 상에 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막에, 상기 제 1 배선을 노출시키는 홀 형상의 제 1 개구부와 상기 제 1 패드를 노출시키는 홈 형상의 제 2 개구부를 형성하는 공정과,
    동일 공정에서, 상기 제 1 개구부에 금속을 매입시켜 상기 제 1 배선에 접속되는 제 1 비어를 형성하는 동시에, 상기 제 2 개구부에 상기 금속을 매입시켜 상기 제 1 패드에 접속되는 그물 비어를 형성하는 공정과,
    상기 제 2 절연막, 상기 제 1 비어 및 상기 그물 비어 상에 제 2 금속층을 형성하는 공정과,
    상기 제 2 금속층을 패터닝함으로써, 상기 제 1 비어에 접속되는 제 2 배선 과 상기 그물 비어에 접속되는 제 2 패드를 형성하는 공정을 구비하며,
    상기 그물 비어는, 벌집구조를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 17, 제 18 또는 제 19 항에 있어서,
    상기 제 1 패드 하방에는, 상기 제 1 절연막을 개재하고 상기 제 1 패드와 전기적으로 절연되도록 제 3 배선이 형성되며,
    상기 제 1 패드와 상기 제 3 배선 사이에서는 전위가 다른 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 17, 제 18 또는 제 19 항에 있어서,
    상기 제 1 패드 하방에는, 상기 제 1 절연막을 개재하고 상기 제 1 패드와 전기적으로 접속되도록 제 4 배선이 형성되며,
    상기 제 1 패드와 상기 제 4 배선은 제 1 절연막 중에 형성된 제 2 비어에 의해 전기적으로 접속되는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 17, 제 18 또는 제 19 항에 있어서,
    상기 제 1 패드는, 그 면적이 상기 제 2 패드 면적보다 커지도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 17, 제 18 또는 제 19 항에 있어서,
    평면적 배치에 있어서, 상기 제 2 패드가 형성된 영역에서의 상기 그물 비어가 차지하는 비율이 50% 이상인 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 17, 제 18 또는 제 19 항에 있어서,
    상기 제 1 금속층을 구성하는 금속은, 알루미늄 또는 구리로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 17, 제 18 또는 제 19 항에 있어서,
    상기 제 2 금속층을 구성하는 금속은, 알루미늄 또는 구리로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 17, 제 18 또는 제 19 항에 있어서,
    상기 제 1 비어 및 상기 그물 비어는, 텅스텐 또는 구리로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
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