JP5267130B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5267130B2
JP5267130B2 JP2008551068A JP2008551068A JP5267130B2 JP 5267130 B2 JP5267130 B2 JP 5267130B2 JP 2008551068 A JP2008551068 A JP 2008551068A JP 2008551068 A JP2008551068 A JP 2008551068A JP 5267130 B2 JP5267130 B2 JP 5267130B2
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor device
copper
barrier insulating
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008551068A
Other languages
English (en)
Other versions
JPWO2008078649A1 (ja
Inventor
誠 植木
博規 山本
喜宏 林
文則 伊藤
能之 福本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2008551068A priority Critical patent/JP5267130B2/ja
Publication of JPWO2008078649A1 publication Critical patent/JPWO2008078649A1/ja
Application granted granted Critical
Publication of JP5267130B2 publication Critical patent/JP5267130B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695—Deposition of porous oxides or porous glassy oxides or oxide based porous glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、半導体装置に関し、特に信頼性の高い銅配線構造およびその製造方法に関する。
一般的に半導体装置の配線材料には、アルミニウム（Ａｌ）もしくはＡｌ合金が広く用いられ、層間絶縁膜材料としては、シリカ（ＳｉＯ２）が広く用いられてきた。しかし、半導体装置の微細化および高速化の進行に伴い、配線における信号伝達遅延を改善するうえで、配線材料としてより低抵抗な銅（Ｃｕ）が、絶縁膜としてはより誘電率の低い低誘電率膜が用いられるようになってきた。Ｃｕ配線を形成する場合には、ドライエッチングによる加工が困難であるため、一般にダマシン法が用いられている。前記ダマシン法は、半導体基板上に形成された絶縁膜上に溝を形成し、その溝にＣｕを埋設し、配線溝以外の余剰なＣｕを研磨することでＣｕ配線を形成する。また、Ｃｕを配線材として用いるにはＣｕの絶縁膜中への拡散およびＣｕの腐食を防止するために、Ｃｕの周囲にバリア層を設ける必要がある。以下に、現在一般に用いられているＣｕ配線の製造法を、図面を用いて説明する。
図３７ａはこの上に上層配線が形成される下層配線を示している。この部分も下記に示される上層と同様のプロセスを用いて形成できる。この上に絶縁膜１ｂを成膜し（図３７ｂ）、その後リソグラフィーと異方性エッチングによって、絶縁膜中に配線溝および配線孔を形成する（図３７ｃ）。その後、導体膜であるバリア膜２ｂを形成し、Ｃｕ３ｂを埋め込む（図３７ｄ）。次に、化学機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって配線溝もしくは配線孔以外の余剰なＣｕおよび導体バリア膜を除去し（図３７ｅ）、絶縁物であるバリア膜４ｂを成膜することで、下面および側面を導体であるバリアメタル層で、上面を絶縁膜であるバリア層で覆われたＣｕ配線構造が形成される（図３７ｆ）。
Ｃｕ配線表面を覆うバリア絶縁膜としては、窒化シリコン（ＳｉＮ）、炭窒化シリコン（ＳｉＣＮ）などが用いられているが、一般にこれらの膜の比誘電率は５．０以上と高く、配線の実効誘電率の低減、ひいては配線における信号伝達遅延の改善を困難としている。配線の実効誘電率低減のために、より比誘電率の低い膜をバリア絶縁膜として適用する検討がなされている。特許文献１では、原料ガスや成膜条件を調整することで、Ｃｕの拡散耐性を維持しつつ誘電率を４．０程度まで低減したＳｉＣＮ膜に関する技術が示されている。さらにバリア膜の誘電率を低減する方法として、特許文献２では、Ｓｉ−Ｈ結合を有するアルコキシ化合物、又はＳｉ−Ｈ結合を有するシロキサンの何れか一つと、酸素含有ガスを成膜ガスとしてプラズマ化し反応させて、比誘電率が３．４から４．３の範囲にありＣｕバリア性を有する絶縁膜を形成する技術が示されている。
その場合、Ｃｕの拡散防止効果が不十分、もしくはＣｕとの密着性が不十分であるため、エレクトロマイグレーション（ＥＭ）耐性が劣化し、断線が生じやすくなるという信頼性上の問題がある。また、成膜ガス中に酸素（Ｏ）を含む低誘電率膜をＣｕ上に成膜する場合には、成膜時にＣｕ表面が酸化されることで著しく信頼性が劣化することが問題であった。
特開２００４−２８９１０５号公報 特開２００２−１６４４２９号公報
しかしながら、特許文献１に記載の技術を用いた場合、比誘電率の低減は４．０程度までであり、より比誘電率を下げようとした場合には、膜密度の低下、Ｃｕの拡散耐性の劣化、Ｃｕとの密着性の劣化等の問題が生じ、エレクトロマイグレーション（ＥＭ）耐性が劣化し、断線が生じやすくなるという信頼性上の問題も発生する。また、特許文献２に記載の技術を用いた場合、成膜ガス中に酸素を含むため、Ｃｕ上に直接成膜した場合には、成膜時にＣｕ表面が酸化され、それにより、ＥＭ耐性劣化や、ストレスマイグレーション（ＳＭ）による断線が生じやすくなる。
本発明の目的は、配線の信頼性劣化を抑制し、配線の実効誘電率を低減した半導体装置とその製造方法を提供することにある。
前記目的を達成するため、本発明に係る半導体装置は、銅含有配線を有する半導体装置であって、前記銅含有配線がバリア絶縁膜で被覆されており、
前記バリア絶縁膜が、不飽和炭化水素とアモルファスカーボンとを含む有機シリカの成分を含有するものであることを特徴とするものである。
本発明に係る半導体装置の製造方法は、銅含有配線を有する半導体装置の製造方法であって、
前記銅含有配線を、不飽和炭化水素とアモルファスカーボンを含む有機シリカ構造のバリア絶縁膜で被覆することを特徴とするものである。
本発明によれば、銅含有配線の信頼性を劣化させることなく、配線間容量を低減でき、そのため、高速、低消費電力なＬＳＩを実現できる。
以下、本発明の実施形態を図に基づいて詳細に説明する。
本発明の実施形態に係る半導体装置は図１，図１０，図１１，図１４，図１５及び図１８に示すように、基本的な構成として、銅含有配線を有する半導体装置であって、前記銅含有配線（３ａ，３ｂ，１６，２３，３０，４３ａ，４３ｂ）がバリア絶縁膜（４ａ，４ｂ，５ａ，５ｂ，１７，１８，２４，２５，４５，４６）で被覆されており、前記バリア絶縁膜が、不飽和炭化水素とアモルファスカーボンとを含む有機シリカ構造の成分を含有するものであることを特徴とするものである。
本発明の実施形態に係る半導体装置を製造するには、前記銅含有配線を、不飽和炭化水素とアモルファスカーボンを含む有機シリカ構造のバリア絶縁膜で被覆する。
本発明の実施形態では、前記バリア絶縁膜を形成する化合物として、不飽和炭化水素とアモルファスカーボンを含む有機シリカを選定し、前記有機シリカがＣｕの拡散耐性を有し、かつ、その比誘電体率が３．５未満であることを確認した。そして、前記有機シリカ構造のバリア絶縁膜で前記銅含有配線を被覆している。
本発明の実施形態によれば、前記バリア絶縁膜で前記銅含有配線を被覆しているため、銅含有配線の特性を劣化させることなく、銅含有配線の信頼性を向上させることができる。
前記バリア絶縁膜は、一層構造として前記銅含有配線を被覆する、或いは二層構造として前記銅含有配線を被覆するようにしてもよいものである。
次に、本発明の実施形態に係る半導体装置を具体例に基づいて更に詳細に説明する。
先ず、明細書での絶縁膜は、例えば配線材を絶縁分離する膜（層間絶縁膜）であり、低誘電率絶縁膜とは、半導体素子を接続する多層配線間の容量を低減するため、シリコン酸化膜（比誘電率４．５）よりも比誘電率の低い材料のものを用いている。特に、多孔質絶縁膜としては、例えば、シリコン酸化膜を多孔化して、比誘電率を小さくした材料や、ＨＳＱ（ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ））膜、もしくはＳｉＯＣＨ、ＳｉＯＣ（例えば、Ｂｌａｃｋ ＤｉａｍｏｎｄＴＭ、ＣＯＲＡＬＴＭ、ＡｕｒｏｒａＴＭ）などを多孔化して、比誘電率を小さくした材料などがある。これらの膜のさらなる低誘電率化が望まれているところである。
また、金属配線材は、Ｃｕを主成分とした材料を意味している、即ち銅含有配線の原料を意味している。金属配線材の信頼性を向上させるため、Ｃｕ以外の金属元素がＣｕからなる部材に含まれていても良く、Ｃｕ以外の金属元素がＣｕの上面や側面などに形成されていても良い。
また、ダマシン配線は、あらかじめ形成された層間絶縁膜の溝に、金属配線材を埋め込み、溝内以外の余剰な金属を、例えばＣＭＰなどにより除去することで形成される埋め込み配線を意味している。Ｃｕによりダマシン配線を形成する場合には、Ｃｕ配線の側面および外周をバリアメタルで覆い、Ｃｕ配線の上面を絶縁性バリア膜で覆う配線構造が一般に用いられる。
また、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法は、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化するために用いている。ダマシン法による配線形成においては、特に、配線溝あるいはビアホールに対し金属を埋設した後に、余剰の金属部分を除去し、平坦な配線表面を得るために用いる。
また、バリアメタルには、配線を構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆する、バリア性を有する導電性膜を用いている。例えば、配線がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用される。
また、半導体基板には、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＴＦＴ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）、液晶製造用基板などの基板も含めている。
また、ハードマスクは、層間絶縁膜の低誘電率化による強度低下により、直接ＣＭＰを行うのが困難な場合に、層間絶縁膜上に積層して保護するために用いている。
また、パッシベーション膜は、半導体素子の最上層に形成され、外部からの水分などから半導体素子を保護するために用いている。本発明の実施形態では、プラズマＣＶＤ法で形成したシリコン酸窒素化膜（ＳｉＯＮ）や、ポリイミド膜などが用いられる。
また、プラズマＣＶＤ法は、例えば、気体状の原料を減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成するために用いている。
また、ＰＶＤ法には、通常のスパッタリング法でもよいが、埋め込み特性の向上や、膜質の向上や、膜厚のウェハ面内均一性を図る上では、例えばロングスロースパッタリング法やコリメートスパッタリング法、イオナイズドスパッタリング法、などの指向性の高いスパッタリング法等を用いている。合金をスパッタする場合には、あらかじめ金属ターゲット内に主成分以外の金属を固溶限以下で含有させることで、成膜された金属膜を合金膜とすることができる。本発明の実施形態では、主にダマシンＣｕ配線を形成する際のＣｕシード層や、バリアメタル層を形成する際にＰＶＤ法を用いる。
また、ガスクラスターイオンによる表面改質法あるいは成膜法は、原料ガスをノズルから真空中に噴出させた際の断熱膨張によって数百から数千個の原子や分子の集合体を作り、これに電子を当ててイオン化し、所望のエネルギーに加速しターゲットに照射することで、改質層や膜を形成する際に用いる。この方法は、原子一個あたりのもつエネルギーが少ないため、浅い改質層の成膜、表面欠陥の減少の他に、極薄膜の膜厚制御性や成膜時基板加熱を必要としないという特徴を持つ。
（実施形態１）
次に、前記バリア絶縁膜を二層構造として、前記バリア絶縁膜で前記銅含有配線を被覆する例を実施形態１として説明する。
本発明の実施形態１に係る半導体装置は図１に示すように、バリア絶縁膜を、銅含有配線３ａ，３ｂの表面を覆う内層バリア絶縁膜４ａ，４ｂと、内層バリア絶縁膜４ａ，４ｂに積層された外層バリア絶縁膜５ａ、５ｂとの二層構造とし、この二層構造のバリア絶縁膜４ａ，４ｂ、５ａ，５ｂで銅含有配線３ａ，３ｂを被覆している。
図１に示す配線構造は、多層配線構造を示しており、下段の絶縁膜１ａと上段の絶縁膜１ｂとに銅含有配線３ａ，３ｂがそれぞれ形成され、一部の銅含有配線３ａと３ｂとが接続されている。ただし、配線構造は図１の多層配線構造に限られるものではない。
図１に示す実施形態１では、前記内層バリア絶縁膜４ａ，４ｂが銅含有配線３ａ，３ｂの表面を被覆し、前記内層バリア絶縁膜４ａ，４ｂが銅含有配線３，３ｂの表面の酸化を抑制している（酸化防止層）。前記外層バリア絶縁膜５ａ，５ｂが、前記内層バリア絶縁膜４ａ，４ｂに積層されている。図１に示すバリア絶縁膜は、前記外層バリア絶縁膜５ａ，５ｂが不飽和炭化水素とアモルファスカーボンとを含む有機シリカで形成されていることにより、不飽和炭化水素とアモルファスカーボンの成分を含有している。また、前記内層絶縁膜４ａ，４ｂは、酸素を含まない層であることが望ましい。
Ｃｕの拡散耐性を有する比誘電率３．５未満の不飽和炭化水素とアモルファスカーボンを含む有機シリカ構造の外層バリア絶縁膜５ａ，５ｂを成膜する過程では、成膜ガス中にＯを含むため、銅含有配線３ａ，３ｂでの表面酸化を抑制するする必要がある。そこで、実施形態１では、酸化防止層としての内層バリア絶縁膜４ａ，４ｂを銅含有配線３ａ，３ｂの表面に成膜し、その後、外層バリア絶縁膜５ａ，５ｂを成膜している。前記内層バリア絶縁膜４ａ，４ｂは、ＳｉＮ，ＳｉＣＮ，ＳｉＣのいずれかの素材で形成することが望ましいものである。また、前記内層バリア絶縁膜４ａ，４ｂは、その膜厚が５ｎｍ以下であることが望ましいものである。これは、内層バリア絶縁膜４ａ，４ｂの膜厚を極めて薄くすることにより、バリア絶縁膜全体の膜厚を薄く抑えることができ、これにより、配線の実効誘電率を低減し、配線信号の遅延を改善できるからである。なお、前記内層バリア絶縁膜４ａ，４ｂの最小膜厚は、製造過程での状況や銅含有配線の素材などの要素によって種々変化するため、一概に規定できるものではなく、銅含有配線の表面酸化防止を達成できる膜厚であればよいものである。
次に、本発明の実施形態１に係る半導体装置を製造する方法を図２に基づいて説明する。
先ず、絶縁膜１ａに溝を形成し、その溝の内壁にバリアメタル膜２ａを成膜する（図２ａ）。前記バリアメタル膜２ａは、後述する銅含有配線３ａ，３ｂが拡散するのを防止するものであり、必要に応じて前記溝の内壁に成膜すればよいものである。
次に、銅含有金属膜を絶縁膜１ａの溝内に埋め込んで成膜し、銅含有配線膜３ａを形成する。次いで、絶縁膜１ａ上に内層バリア絶縁膜４ａを堆積し、前記内層バリア絶縁膜４ａ上に外層バリア絶縁膜５ａを積層することで、内層バリア絶縁膜４ａ及び外層バリア絶縁膜５ａにより銅含有配線３ａの表面を被覆する（図２ａ）。前記内層バリア絶縁膜４ａは、例えばプラズマＣＶＤ法を用いて、ＳｉＮ、ＳｉＣＮ、ＳｉＣのいずれかから成るバリア絶縁膜として成膜される。
次に、前記外層バリア絶縁膜５ａ上に絶縁膜１ｂを堆積する（図２ｂ）。そして、リソグラフィーと異方性エッチングによって、絶縁膜１ｂに配線溝１ｃを形成すると共に、絶縁膜１ｂに下段の銅含有配線３ａに達する配線孔１ｄを形成する（図２ｃ）。
その後、バリアメタル膜２ｂを絶縁膜１ｂの配線溝１ｃ及び配線孔１ｄに形成し、その後、絶縁膜１ｂの配線溝１ｃ及び配線孔１ｄに銅含有金属膜を埋め込んで銅含有配線３ｂを成膜する（図２ｄ）。ここで、絶縁膜１ａ，１ｂに銅含有金属膜で銅含有配線３ａ，３ｂを成膜する場合、銅含有金属膜としては、粒状のものを用いるため、この粒状のものを熱処理を施して、銅含有配線３ａ，３ｂを成膜する。前記熱処理の温度は２００℃〜４００℃、時間は３０秒〜１時間に設定する。また、上段の絶縁膜１ｂの配線孔１ｄに成膜された銅含有配線３ｂは、バリアメタル膜２ｂを介して下段の絶縁膜１ａの一部の銅含有配線３ａに電気的に接続され、下段の銅含有配線３ａと上段の銅含有配線３ｂとが導通状態となる。
続いてＣＭＰなどの研磨技術を用い、配線溝および配線孔以外の余剰な銅含有配線３ｂ及びバリアメタル膜２ｂを除去する（図２ｅ）。
次に、例えばプラズマＣＶＤ法を用いて、ＳｉＮ、ＳｉＣＮ、ＳｉＣのいずれかからなる内層バリア絶縁膜４ｂを絶縁膜１ｂ上に堆積する（図２ｆ）。次いで、同じくプラズマＣＶＤ法を用いて、内層バリア絶縁膜４ｂ上に外層バリア絶縁膜５ｂを成膜する（図２ｇ）。
図２では、２層構造の銅含有配線３ａ，３ｂを形成する場合を説明したが、図２ｂ〜図２ｇに示す処理を繰り返すことでより、２層以上の銅含有配線構造を形成することができる。また、以上の説明では、配線溝と配線孔を同時に形成するデュアルダマシン法を用いたが、シングルダマシン法を用いたときの配線層形成にも同様に適用される。
次に、外層バリア絶縁膜３ａ，３ｂを成膜する具体的な方法を図３に基づいて説明する。前記外層バリア絶縁膜３ａ，３ｂを成膜する装置の概要を図３に示す。図３において、リザーバー１０１は、外層バリア絶縁膜３ａ，３ｂを成膜するための原料であるモノマー原料を供給する容器である。原料圧送部１０２は、リザーバー１０１内の原料を送り出すため加圧するものであり、その加圧用ガスとしてＨｅが使われる。キャリアガス供給部１０３は、モノマー原料を輸送するキャリア用Ｈｅを供給する。液体マスフロー１０４は、供給する原料流量を制御する。ガスマスフロー１０５は、キャリアガスであるＨｅの流量を制御する。気化器１０６は、前記リザーバー１０１から供給されるモノマー原料を気化する。リアクター１０７は、前記気化したモノマー原料を用いて化学気相成長法により外層バリア絶縁膜３ａ，３ｂを成膜させるための容器である。
モノマー原料としては、例えば下記式１で示す構造の原料を用いる。
Figure 0005267130
ＲＦ電源１０９は、前記気化したモノマー原料と前記キャリアガス（Ｈｅ）をプラズマ化するための電力を供給する。基板１０８は、化学気相成長により成膜されるターゲットである。排気ポンプ１１０は、リアクター１０７に導入された原料ガスとキャリアガスを排気する。
図３に示した装置を使い外層バリア絶縁膜５ａ，５ｂを成膜するプロセスを以下に記載する。
原料圧送部１０２からのＨｅガスによりリザーバー１０１からモノマー原料が送り出され、液体マスフロー１０４によりその流量を制御する。一方、キャリアガス供給部１０３からＨｅガスが供給され、その流量はガスマスフロー１０５によって制御する。モノマー原料とキャリガスであるＨｅを気化器１０６の直前で混合し、気化器１０６内に導入する。
気化器１０６内には、加熱されたヒータブロック（図示せず）が存在し、ここで液体のモノマー原料が気化され、リアクター１０７に導入される。リアクター１０７内では、１３．５６ＭＨｚの高周波により、気化したモノマー原料とキャリアガスはプラズマ化され、化学気相成長法により基板１０９上に図２に示す外層バリア絶縁膜５ａ，５ｂが成膜される。
前記外層バリア絶縁膜５ａ，５ｂを成膜する際、モノマー原料の流量は０．５〜２ｇ／ｍｉｎであり、さらに好ましくは０．８〜１．５ｇ／ｍｉｎである。キャリアガスであるＨｅ流量は１００〜１０００ｓｃｃｍであり、さらに好ましくは２００〜５００ｓｃｃｍである。リアクター１０７内の圧力は２００Ｐａ〜５３３Ｐａであり、さらに好ましくは２６６Ｐａ〜４００Ｐａである。ＲＦ電源の出力は５０〜８００Ｗであり、さらに好ましくは１００〜５００Ｗである。
式（１）に示すモノマーを原料として上記手法によって成膜した外層バリア絶縁膜５ａ，５ｂをＲａｍａｎ分光分析にて評価を行った結果を図４に示す。
図４から明らかなように、横軸に示すＲａｍａｎ
Ｓｈｉｆｔが１２００〜１７００ｃｍ−１にかけては、アモルファスカーボンの起因とみられるブロードなピークＰ１，Ｐ２と、２重結合及びハイドロカーボンのピークＰ３が存在している。アモルファスカーボンのピークＰ１，Ｐ２は１４００ｃｍ−１と１６００ｃｍ−１付近にあり、一般に１４００ｃｍ−１付近のピークＰ１はＳｐ２構造の炭素、１６００ｃｍ−１付近のピークＰ２はＳｐ３構造の炭素に起因していると言われている。このように、Ｒａｍａｎ分光分析により、式（１）に示すモノマーを原料として成膜を行った外層バリア絶縁膜５ａ，５ｂは図４に示す結果から、アモルファスカーボンと不飽和炭化水素とを含有することが確認できた。
式（１）に示すモノマーを原料として成膜した外層バリア絶縁膜３ａ，３ｂのＣｕ拡散耐性を図５に示す。
前記外層バリア絶縁膜５ａ，５ｂのＣｕ拡散耐性の評価は、シリコン基板上に外層バリア絶縁膜５ａ，５ｂを４００ｎｍの膜厚で形成した後、その外層バリア絶縁膜上にＣｕをメッキし、その後、３５０℃で７時間熱処理した後、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）にてＣｕの深さ方向分布を測定することで行った。ＳＩＭＳ分析は、１次イオンによって表面のＣｕが注入されることを防ぐため、前記シリコン基板面からスパッタリングを行い、深さ方向のＣｕ分布を熱処理前後で調べた。
図５（ａ）は熱処理前、図５（ｂ）は熱処理後の深さ方向プロファイルである。図５に示す結果から、熱処理前後でＣｕの深さ方向に対する分布は変化がなく、式（１）に示すモノマーを原料として成膜を行った外層バリア絶縁膜５ａ，５ｂが高いＣｕ拡散耐性を持つことが判明した。また、外層バリア絶縁膜５ａ，５ｂ、すなわち、不飽和炭化水素とアモルファスカーボンとを含む有機シリカ構造の外層バリア絶縁膜５ａ，５ｂの比誘電率を測定した結果、その比誘電率は３．１であった。
また、外層バリア絶縁膜５ａ，５ｂが、高い膜強度と、内層バリア絶縁膜４ａ，４ｂとの高い密着性を持つことも分かった。外層バリア絶縁膜５ａ，５ｂが高い膜強度を測定した結果を図６に示す、その測定は、外層バリア絶縁膜５ａ、５ｂを５００ｎｍの膜厚で成膜した後、ナノインデンターを用いて外層バリア絶縁膜の膜強度を測定した。図６には、同時に一般的なＳｉＯＣＨ膜の膜強度とｋ値を示しているが、実施形態１に係る外層バリア絶縁膜５ａ，５ｂの膜強度が２５ＧＰａと高い値を示していることが分かる。
次に、前記外層バリア絶縁膜５ａ，５ｂの密着強度を評価した結果を図７に示す。評価はｍ−ＥＬＴを使い行い、ＳＳｉＣＮ上に成膜後密着性の評価を行った。図７には、同時に一般的なＳｉＯＣＨ膜の密着強度とｋ値を示しているが、実施形態１に係る外層バリア絶縁膜の密着強度が、０．２２ＭＰａ・ｍ１／２と高い値を示していることが分かる。
以上のように、実施形態１に係る外層バリア絶縁膜は、高いＣｕ拡散耐性ばかりでなく、高い膜強度と密着性とを持っている。
本発明の実施形態１に係る半導体装置によれば、バリア絶縁膜を、銅含有配線３ａ，３ｂの表面を覆う内層バリア絶縁膜４ａ，４ｂと、内層バリア絶縁膜４ａ，４ｂに積層された外層バリア絶縁膜５ａ、５ｂとの二層構造とし、この二層構造のバリア絶縁膜４ａ，４ｂ、５ａ，５ｂで銅含有配線３ａ，３ｂを被覆している。そのため、内層バリア絶縁膜が、外層バリア絶縁膜の形成時に、銅含有配線の表面が酸化されるのを抑制するためのバッファー層として機能し、不飽和炭化水素とアモルファスカーボンとを含む有機シリカ構造の外層バリア絶縁膜がＣｕの拡散耐性を有し、かつその比誘電率が３．５未満であることと相まって、配線の実効誘電率を低減でき、配線信号遅延を改善することができる。
さらに、本発明の実施形態１によれば、不飽和炭化水素とアモルファスカーボンとを含む有機シリカ構造の外層バリア絶縁膜がＣｕの拡散耐性を有し、その比誘電率が３．５未満であることが確認されており、内層バリア絶縁膜が銅含有配線の表面酸化を防止するバッファー層として機能すればよく、倍層バリア絶縁膜の膜厚が、銅含有配線の表面酸化を抑制可能な範囲で薄く、例えば膜厚が５ｎｍ以下にすることができ、これにより銅含有配線の占有体積を極力小さくすることができる。
（実施形態２）
次に、内層バリア絶縁膜として、ＳｉＮ，ＳｉＣＮ，ＳｉＣのいずれかを用いて、内層バリア絶縁膜と外層バリア絶縁膜との二層構造のバリア絶縁膜を用いた例を実施形態２として説明する。
図８は、本発明の実施例２に係る半導体装置の製造方法を製造工程順に示す断面図である。先ず、シリコン基板（不図示）上に３００ｎｍのＳｉＯ２膜（絶縁膜）１１を成膜し、前記ＳｉＯ２膜１１上にエッチングストッパーとなる厚さ３０ｎｍのＳｉＣＮ膜１２を成膜し、続いて第１配線における配線間絶縁膜となる、厚さ８０ｎｍで比誘電率が２．５５のポーラスＳｉＯＣＨ膜１３をＳｉＣＮ膜１２上にプラズマＣＶＤ法により成膜し、続いてポーラス低誘電率膜の表面を覆うハードマスクとして厚さ１２０ｎｍのＳｉＯ２膜１４をＳｉＯＣＨ膜１３上に同じくプラズマＣＶＤ法により成膜する（図８ａ）。
リソグラフィーとドライエッチングによって前記積層絶縁膜中に配線溝１ｃを形成する（図８ｂ）。その後、基板全面にイオン化スパッタ法によって、ＴａＮ膜とＴａ膜とのバリアメタル膜１５、および４０ｎｍのＣｕ薄膜を形成し、前記Ｃｕ膜を電極として電解めっき法によってＣｕ１６を配線溝１ｃ内に埋め込む（図８ｃ）。
次に、Ｃｕ粒成長のために窒素雰囲気中で３５０℃、３０分間の熱処理をした後、余剰なＣｕ、Ｔａ、ＴａＮ各層をＣＭＰにて除去し、加えてＳｉＯ２膜１４の膜厚が３０ｎｍ程度になるまで削り込みを行い、残ったＣｕ１６により前記配線溝１ｃ内に第１配線（銅含有配線）１６を形成する（図８ｄ）。
次に、基板全面に、プラズマＣＶＤ法によって膜厚５ｎｍのＳｉＮ膜（内層バリア絶縁膜）１７を形成し（図８ｅ）、その後、イソプロピルビニルジメトキシシランを原料としてプラズマＣＶＤ法により膜厚２５ｎｍのＣｕ拡散耐性のある有機シリカ構造の外層バリア絶縁膜１８をＳｉＮ膜１７上に形成する（図８ｆ）。この時、外層バリア絶縁膜１８を成膜する成膜ガス中に酸素が含まれるが、Ｃｕからなる第１配線１６の表面は、内層バリア絶縁膜であるＳｉＮ膜１７で覆われているため、第１配線１６の表面酸化が抑制される。
さらに、ビア配線層間絶縁膜として、比誘電率が２．８のポーラスＳｉＯＣＨ膜１９を１００ｎｍ、続いて第２配線層における配線間絶縁膜として、比誘電率が２．５５のポーラスＳｉＯＣＨ膜２０を１１０ｎｍ、ハードマスクとなるＳｉＯ２膜２１を１２０ｎｍ、それぞれプラズマＣＶＤ法によって成膜した（図８ｇ）。
リソグラフィーと異方性ドライエッチングによって、外層バリア絶縁膜１８をエッチングストッパーとして、ＳｉＯ２膜２１、ポーラスＳｉＯＣＨ膜２０、ポーラスＳｉＯＣＨ膜１９の一部を順次除去して、第１―２配線層間のビア孔１ｅを形成した（図８ｈ）。外層バリア絶縁膜１８とビア配線層間絶縁膜１９とは共に有機シリカ構造（ＳｉＯＣＨ）であるが、Ｃ／Ｓｉの組成比が異なることにより、ドライエッチング時の選択比を確保できる。
引き続きリソグラフィーと異方性エッチングにより、ハードマスク２１、配線間絶縁膜２０の一部を除去して、第２配線層の配線溝１ｃを形成すると同時に、ビア孔底部の外層バリア絶縁膜１８および内層バリア絶縁膜１７を除去して、第１配線層の上部接続面を露出させた（図８ｉ）。有機剥離液を用いて、ビア孔内および溝内のエッチング残渣の除去および、ビア底に露出したＣｕ表面のＣｕＯ、Ｃｕ２Ｏを除去する。
次に、第２配線層の配線溝および第１−２配線層間のビア孔の内面を被覆するように、第１配線層形成と同様の手順により、イオン化スパッタ法によって、ＴａＮ膜とＴａ膜をこの順に積層したバリアメタル膜２２、および４０ｎｍのＣｕ薄膜を形成し、これをシード電極として電解めっき法によってＣｕ２３を埋め込んだ（図８ｊ）。
次に、第１配線層形成と同様に、Ｃｕ粒成長のために窒素雰囲気中で３５０℃、３０分間の熱処理をした後、余剰なＣｕ、Ｔａ、ＴａＮ各層を除去し、加えてＳｉＯ２ハードマスク残膜厚が３０ｎｍ程度になるまで削り込みを行い、第２配線層（銅含有配線）２３を形成した（図８ｋ）。
次に、第１配線層形成後と同様に、この表面全面に、第１のバリア絶縁膜としてプラズマＣＶＤ法によって暑さ５ｎｍのＳｉＮ膜（内層バリア絶縁膜）２４を形成し（図８ｌ）、その後、イソプロピルビニルジメトキシシランを原料としてプラズマＣＶＤ法により厚さ２５ｎｍのＣｕ拡散耐性のある有機シリカ構造の外層バリア絶縁膜２５を内層バリア絶縁膜２４上に形成した（図８ｍ）。さらにカバー膜としてＳｉＯ２膜２６を成膜した（図８ｎ）。
カバー膜２６にリソグラフィーとエッチングによって第２配線層との接合部を開口した後に、Ｔｉ、ＴｉＮ、Ａｌを順次スパッタリングによって成膜して、リソグラフィーとエッチングによってＡｌ／ＴｉＮ／Ｔｉ積層膜を電気測定用パッドパターンに加工した。
図９は、上記実施形態２で示した構造と汎用の構造との実効誘電率を比較した図である。一般的に用いられていたＳｉＣＮ＝３０ｎｍのバリア絶縁膜構造に比べて、上記実施形態２で示したように外層バリア絶縁膜として膜厚２５ｎｍの有機シリカ構造とし、内層バリア絶縁膜として膜厚５ｎｍのＳｉＮ膜を用いた積層型バリア絶縁膜構造を用いることで、実効誘電率が４．５％低減することがわかる。
なお、内層バリア絶縁膜としてＳｉＮを用いたが、ＳｉＮに代えて、ＳｉＣＮ，ＳｉＣのいずれかを用いても、図９に示すように同様に実効誘電率の低減が確かめられている。図９から明らかなように、内層バリア絶縁膜にＳｉＣＮ膜を用いた積層型内層及び外層バリア絶縁膜（有機シリカ／ＳｉＣＮ）の場合は実効誘電率が約６．２％低減できる。
（実施形態３）
次に、銅含有配線が改質層又は金属キャップを有する例を実施形態３として説明する。
実施形態３は、図１０に示すように銅含有配線３ａ，３ｂの表面に不純物を多く含む改質層６ａ，６ｂを有する、或いは図１１に示すように銅含有配線３ａ，３ｂの表面に金属キャップ層７ａ，７ｂを有している。
図１０に示す例では、絶縁膜１ａ中にバリアメタル２ａで被覆した銅含有配線３ａを形成し、前記銅含有配線３ａの頂部にＣｕ表面改質層６ａを積層し、更にＣｕ表面改質層６ａ上に、不飽和炭化水素とアモルファスカーボンとを含む有機シリカの成分のバリア絶縁膜５ａを積層している。さらにバリア絶縁膜５ａ上に絶縁膜１ｂを積層し、絶縁膜１ｂ中にバリアメタル２ｂで被覆した銅含有配線３ｂを形成し、前記銅含有配線３ｂの頂部にＣｕ表面改質層６ｂを積層し、更にＣｕ表面改質層６ｂ上に、不飽和炭化水素とアモルファスカーボンとを含む有機シリカの成分のバリア絶縁膜５ｂを積層している。
図１０の例では、バリア絶縁膜５ａ，５ｂとして、ＳｉＯＣＨからなる有機シリカ構造の化合物を用いている。また、図１０では、銅含有配線３ａ，３ｂを上下２段に亘って形成したが、銅含有配線を積層する段数は図１０に示す２段に限られるものではない。
図１１に示す例では、絶縁膜１ａ中にバリアメタル２ａで被覆した銅含有配線３ａを形成し、前記銅含有配線３ａの表面に金属キャップ層７ａを積層し、更に金属キャップ層７ａ上に、不飽和炭化水素とアモルファスカーボンとを含む有機シリカの成分のバリア絶縁膜５ａを積層している。さらにバリア絶縁膜５ａ上に絶縁膜１ｂを積層し、絶縁膜１ｂ中にバリアメタル２ｂで被覆した銅含有配線３ｂを形成し、前記銅含有配線３ｂの表面に金属キャップ層７ｂを積層し、更に金属キャップ層７ｂ上に、不飽和炭化水素とアモルファスカーボンとを含む有機シリカの成分のバリア絶縁膜５ｂを積層している。
図１１の例では、バリア絶縁膜５ａ，５ｂとして、ＳｉＯＣＨからなる有機シリカ構造の化合物を用いている。また、図１１では、銅含有配線３ａ，３ｂを上下２段に亘って形成したが、銅含有配線を積層する段数は図１１に示す２段に限られるものではない。
以上のように、Ｃｕの拡散耐性を有する有機シリカ膜を成膜時に成膜ガス中のＯにより銅含有配線の表面が酸化されるのを抑制する酸化防止層として、Ｃｕ表面に酸化耐性のある改質層（図１０）、または金属キャップ層（図１１）を形成し、その上に前記Ｃｕ拡散耐性のある有機シリカ構造のバリア絶縁膜膜５ａ，５ｂを形成する。
次に、図１０に示す半導体装置、すなわち銅含有配線に酸化耐性のある改質層を形成する場合を図１２に基づいて説明する。
図１２ａには、絶縁膜１ａにバリアメタル２ａで被覆された銅含配線３ａが形成され、銅含有配線３ａの表面には表面改質層６ａが形成され。表面改質層６ａにはバリア絶縁膜５ａが形成されている。図１２ａに示す構造は、図１２ｂ以下で説明するプロセスと同様な過程を経て形成される。
先ず、バリア絶縁膜５ａ上に絶縁膜１ｂを成膜し（図１２ｂ）、その後リソグラフィーと異方性エッチングによって、絶縁膜中に配線溝１ｃおよび配線孔１ｄを形成する（図１２ｃ）。その後バリアメタル膜２ｂを配線溝１ｃ及び配線孔１ｄの内壁に形成し、Ｃｕ３ｂをバリアメタル絶縁膜２ｂ上に堆積して配線溝１ｃ及び配線孔１ｄ内に埋め込む（図１２ｄ）。次に、Ｃｕ粒成長のための熱処理を施す。この熱処理の温度は２００℃〜４００℃、時間は３０秒〜１時間に設定する。
続いてＣＭＰなどの研磨技術を用い、余剰なＣｕおよびバリアメタルを除去する（図１２ｅ）。次に、真空チャンバー内で、基板温度を２００℃〜３５０℃の間で設定して、表面にＳｉＨ４ガスを照射して、絶縁膜１ｂの表面にＣｕＳｉを形成する。引き続き、同一チャンバー内で、ＮＨ３プラズマを照射して、銅含有配線３ｂの表面にＣｕＳｉＮからなる表面改質層６ｂを形成する（図１２ｆ）。その後、実施形態１で説明したプラズマＣＶＤ法により、比誘電率が３．５未満でＣｕ拡散耐性のある有機シリカ構造のバリア絶縁膜６ｂを形成する（図１２ｇ）。図１２ｂ〜ｇを繰り返すことでより上層の配線層を形成できる。また、以上では配線溝と配線孔を同時に形成するデュアルダマシン法を用いて説明したが、シングルダマシン法を用いたときの配線層形成にも同様に適用される。
次に、図１１に示す半導体装置、すなわち銅含有配線に金属キャップ層を形成する場合を図１３に基づいて説明する。
図１３ａには、絶縁膜１ａにバリアメタル２ａで被覆された銅含配線３ａが形成され、銅含有配線３ａの頂部には金属キャップ層６ａが形成され。金属キャップ層６ａにはバリア絶縁膜５ａが形成されている。図１２ａに示す構造は、図１２ｂ以下で説明するプロセスと同様な過程を経て整形される。
先ず、バリア絶縁膜５ａ上に絶縁膜１ｂを成膜し（図１３ｂ）、その後リソグラフィーと異方性エッチングによって、絶縁膜中に配線溝１ｃおよび配線孔１ｄを形成する（図１３ｃ）。その後バリアメタル膜２ｂを配線溝１ｃ及び配線孔１ｄの内壁に形成し、Ｃｕ３ｂをバリアメタル膜２ｂ上に堆積してＣｕ３ｂを配線溝１ｃ及び配線孔１ｄ内に埋め込む（図１３ｄ）。次に、Ｃｕ粒成長のための熱処理を施す。この熱処理の温度は２００℃〜４００℃、時間は３０秒〜１時間に設定する。続いてＣＭＰなどの研磨技術を用い、余剰なＣｕおよびバリアメタルを除去し、銅含有配線３ｂを形成する（図１３ｅ）。次に、無電解めっき法を用いて銅含有配線３ｂの表面に選択的にＣｏＷＰなどの金属キャップ層７ｂを形成する（図１３ｆ）。
その後、実施形態１で説明したプラズマＣＶＤ法により、比誘電率が３．５未満でＣｕ拡散耐性のある有機シリカ構造のバリア絶縁膜７ｂを形成する（図１３ｇ）。図１３ｂ〜ｇを繰り返すことでより上層の配線層を形成できる。上記金属キャップ層は無電解めっき法により形成され、ＣｏＷＰ以外にＣｏＷＢ、ＣｏＳｎＰ、ＣｏＳｎＢ、ＮｉＢ、ＮｉＭｏＢを形成しても良い。また、以上では配線溝と配線孔を同時に形成するデュアルダマシン法を用いて説明したが、シングルダマシン法を用いたときの配線層形成にも同様に適用される。
本発明の実施形態３によれば、銅含有配線３ａ，３ｂの表面が表面改質層又は金属キャップ層６ａ，６ｂで被覆されているため、バリア絶縁膜７ａ，７ｂを成膜する際に、銅含有配線３ａ，３ｂが表面酸化されるのを防止することができる。
更に実施形態３では、銅含有配線３ａ，３ｂの表面に酸化耐性のある表面改質層或いは金属キャップ層７ａ，７ｂが存在する場合、ＳｉＮやＳｉＣＮなどの内層バリア絶縁膜４ａ，４ｂを用いなくてもよい。実施形態３では、一般的に用いられていたＳｉＣＮ膜が３０ｎｍのバリア絶縁膜構造に比べて、図９に示すように、比誘電率３．１の有機シリカ構造の膜厚３０ｎｍのバリア絶縁膜７ａ，７ｂを用いることで、実効誘電率を７．６％低減することができる。
次に、銅含有配線３ａ，３ｂの表面を形成した表面改質層又は金属キャップ層上にバリア絶縁膜を形成する場合を実施形態４として説明する。
（実施形態４）
実施形態４では、Ｃｕの拡散耐性を有する有機シリカ膜（バリア絶縁膜）の成膜時に成膜ガス中のＯにより銅含有配線の表面が酸化されるのを抑制する酸化防止層として、酸化耐性のある改質層６ａ，６ｂ（図１４）、または金属キャップ層６ａ，６ｂ（図１５）を有し、その上にＳｉＮ、ＳｉＣＮ、ＳｉＣのいずれかからなる膜厚が５ｎｍ未満の内層バリア絶縁膜４ａ，４ｂとを有し、さらにその上に外層バリア絶縁膜５ａ，５ｂとしてＣｕ拡散耐性のある有機シリカ膜を形成する。
次に、図１４に示す半導体装置、特に配線構造を図１６に基づいて説明する。図１６の例では、銅含有配線３ａ，３ｂの表面に酸化耐性のある改質層６ａ，６ｂを形成する場合を示している。
図１６ａには、絶縁膜１ａにバリアメタル２ａで被覆された銅含配線３ａが形成され、銅含有配線３ａの頂部には改質層６ａが形成され、改質層６ａには内層バリア絶縁膜５ａが形成されている。図１６ａに示す構造は、図１６ｂ以下で説明するプロセスと同様な過程を経て形成される。
先ず、絶縁膜１ａ上に絶縁膜１ｂを成膜し（図１６ｂ）、その後リソグラフィーと異方性エッチングによって、絶縁膜中に配線溝１ｃおよび配線孔１ｄを形成する（図１６ｃ）。その後、バリアメタル膜２ｂを配線溝１ｃ及び配線孔１ｄの内壁に形成し、Ｃｕ３ｂをバリアメタル膜２ｂ上に積層して配線溝１ｃ及び配線孔１ｄ内に埋め込む（図１６ｄ）。次に、Ｃｕ粒成長のための熱処理を施す。この熱処理の温度は２００℃〜４００℃、時間は３０秒〜１時間に設定する。続いてＣＭＰなどの研磨技術を用い、余剰なＣｕおよびバリアメタルを除去し、銅含有配線３ｂを形成する（図１６ｅ）。
次に、真空チャンバー内で、基板温度を２００℃〜３５０℃の間で設定して、表面にＳｉＨ４ガスを照射して、銅含有配線３ｂの表面にＣｕＳｉを形成する。さらに、同一チャンバー内で、ＮＨ３プラズマを照射して、ＣｕＳｉＮからなる表面改質層６ｂを形成する（図１６ｆ）。引き続き、同一チャンバー内で、プラズマＣＶＤ法により、ＳｉＮ、ＳｉＣＮ、ＳｉＣのいずれかから成る内層バリア絶縁膜４ｂを形成する（図１６ｇ）。その後、実施形態１で説明したプラズマＣＶＤ法により、比誘電率が３．５未満でＣｕ拡散耐性のある有機シリカ構造の外層バリア絶縁膜５ｂを内層バリア絶縁膜４ｂ上に形成する（図１６ｈ）。図１６ｂ〜ｈを繰り返すことでより上層の配線層を形成できる。また、以上では配線溝と配線孔を同時に形成するデュアルダマシン法を用いて説明したが、シングルダマシン法を用いたときの配線層形成にも同様に適用される。
ＳｉＨ４ガスと、Ｎ２またはＮＨ３などの窒素含有ガスとの複合ガスクラスターイオンビームを用いることにより、銅含有配線３ｂの表面に改質層６ｂを形成する処理（図１６ｆ）と、内層バリア絶縁膜４ｂを形成する処理（図１６ｇ）とを一括で処理することが可能である。具体的に説明すると、前記複合ガスクラスターイオンビームをウェハ表面に照射することで、銅含有配線３ａ，３ｂの表面上に改質層６ａ，６ｂと内層バリア膜４ａ，４ｂを形成する。銅含有配線３ａ，３ｂ上に照射されたガスクラスターイオンビームの照射時間が短いと、数ｎｍの極浅い部分でＣｕＳｉＮの改質層６ａ，６ｂを形成する。これは、クラスターサイズが大きいため加速エネルギーが高くても原子一個あたりのエネルギーは一般に５ｅＶ以下であり、深さ方向への注入がされにくい。この状態で照射を続けると、改質層６ａ，６ｂだけでなく、銅含有配線３ａ，３ｂの表面にＳｉＮの内層バリア膜４ａ，４ｂが形成される。加速電圧や基板温度を変えることで、改質層６ａ，６ｂの厚さをコントロールできる。
次に、図１５に示す半導体装置、特に配線構造を図１７に基づいて説明する。図１７の例では、銅含有配線３ａ，３ｂの表面に酸化耐性のある金属キャップ層６ａ，６ｂを形成する場合を示している。
図１７ａには、絶縁膜１ａにバリアメタル２ａで被覆された銅含有配線３ａが形成され、銅含有配線３ａの表面には金属キャップ層６ａが形成され。金属キャップ層６ａには内層バリア絶縁膜５ａが形成されている。図１７ａに示す構造は、図１７ｂ以下で説明するプロセスと同様な過程を経て形成される。
先ず、絶縁膜１ａ上に絶縁膜１ｂを成膜し（図１７ｂ）、その後、リソグラフィーと異方性エッチングによって、絶縁膜中に配線溝１ｃおよび配線孔１ｄを形成する（図１７ｃ）。その後、バリアメタル膜２ｂを配線溝１ｃ及び配線孔１ｄの内壁に形成し、Ｃｕ３ｂをバリアメタル膜２ｂ上に積層して配線溝１ｃ及び配線孔１ｄ内に埋め込む（図１７ｄ）。次に、Ｃｕ粒成長のための熱処理を施す。この熱処理の温度は２００℃〜４００℃、時間は３０秒〜１時間に設定する。続いてＣＭＰなどの研磨技術を用い、余剰なＣｕおよびバリアメタルを除去して銅含有配線３ｂを形成する（図１７ｅ）。
次に、無電解めっき法を用いて銅含有配線３ｂの表面に選択的にＣｏＷＰなどの金属キャップ層７ｂを形成する（図１７ｆ）。次に、プラズマＣＶＤ法により、ＳｉＮ、ＳｉＣＮ、ＳｉＣのいずれかから成る内層バリア絶縁膜４ｂを金属キャップ層７ｂ上に形成する（図１７ｇ）。その後、実施形態１で説明したプラズマＣＶＤ法により、比誘電率が３．５未満でＣｕ拡散耐性のある有機シリカ構造の外層バリア絶縁膜５ｂを金属キャップ層７ｂ上に形成する（図１７ｈ）。図１７ｂ〜ｈを繰り返すことでより、上層の配線層を形成できる。上記金属キャップ層７ａ，７ｂは無電解めっき法によりＣｏＷＰにより成膜したが、ＣｏＷＰ以外のＣｏＷＢ，ＣｏＳｎＰ，ＣｏＳｎＢ，ＮｉＢ，ＮｉＭｏＢを用いて金属キャップ層７ａ，７ｂを形成しても良い。また、以上では配線溝と配線孔を同時に形成するデュアルダマシン法を用いて説明したが、シングルダマシン法を用いたときの配線層形成にも同様に適用される。
（実施形態５）
図１８は、本発明の実施形態５における銅含有配線を示す断面図である。実施形態５では図１８に示すように、絶縁膜４１中にバリアメタル４２ａで被覆した銅含有配線４３ａを形成し、銅含有配線４３ａの表面に改質層４４ａを成膜し、その改質層４４ａ上にバリア絶縁膜４５ａを形成し、バリア絶縁膜４５ａ上にビア絶縁膜４６及びトレンチ絶縁膜４７を積層する、そして、トレンチ絶縁膜４７中にバリアメタル４２ｂで被覆された銅含有配線４３ｂを形成し、一部の銅含有配線４３ｂをビア絶縁膜４６のビアを通して下層の銅含有配線４３ａに電気的に接続させている。さらに、上層の銅含有配線４３ｂの表面に改質層４４ｂを成膜し、その改質層４４ａ上にバリア絶縁膜４５ｂを形成している。
実施形態５では、改質層４４ａ，４４ｂは、Ｃｕの拡散耐性を有する有機シリカ構造のバリア絶縁膜４５ａ，４５ｂを成膜する際に成膜ガス中の○により銅含有配線４３ａ，４３ｂの表面が酸化されるのを抑制する酸化防止層として機能する。そして、酸化耐性のある改質層４４ａ，４４ｂ上に、Ｃｕ拡散耐性のある有機シリカ構造のバリア絶縁膜４５ａ，４５ｂを形成している。
次に、図１８に示す実施形態５の配線構造を製造する方法を図１９に基づいて説明する。図１９は、銅含有配線４３ａ，４３ｂに相当する銅含有配線３０を拡大した状態を示すものであり、ＣＭＰ後、銅含有配線３０の表面には極薄の酸化膜ＣｕＯｘ３１が形成される（図１９ａ）。
ＣｕＯｘ３１上に更なる酸化を防止するため防蝕剤３２が塗布される（図１９ｂ）。次に、酸化耐性のある改質層の成膜前にＮ２雰囲気にて熱処理を行い、防蝕剤３２を除去する（図１９ｃ）。このとき、銅含有配線３０の表面には、極薄い酸化膜ＣｕＯｘ３１が除去されず残ったままとなる（図１９ｃ）。その後、同一チヤンバーにて、プラズマＣＶＤ法により、ＳｉＮ、ＳｉＣＮ、ＳｉＣのいずれかからなるバリア絶縁膜３３を形成する（図１９ｄ）。
バリア絶縁膜３３を成膜する際に、ＳｌＨ４ガスに銅含有配線３０の表面を曝すことでＳｉが銅含有配線３０の表面から内部に向けて拡散し始まるが、ＣｕＯｘ３１の存在によりＳｉ拡散が阻害され、Ｓｉが銅含有配線３０の表面近傍に蓄積されることで、配線抵抗の顕著な上昇なく、良好な酸素拡散バリア膜３３が形成され、酸化耐性が向上する（図１９ｄ）。さらに、好ましくは、ＮＨ３プラズマにより酸素拡散バリア膜３３を還元し、銅含有配線３０の表面にＣｕ‐Ｓｉ‐Ｎからなる酸化耐性の高い改質層３４を形成しても良い（図１９ｅ）。
また、Ｎ２雰囲気にて熱処理後、ＮＨ３プラズマにて表面処理を行うことによりＣｕＯｘ３１の還元を行いながら、最表面に窒化物を形成しこれにより酸化耐性を向上させても良い。さらにはＮ２雰囲気にて熱処理後、表面をＳｉＨ４ガスに曝しかつ、その後ＮＨ３プラズマによりＣｕの活性なサイトを終端し酸化耐性を向上させてもよい。あるいはＮ２雰囲気にて熱処理後、表面をＳｉＨ４とＮＨ３の混合ガスに曝し、最表面のＣｕＯｘ層を還元除去すると同時にＳｉをＣｕ表面に添加させることで、改質層を形成してもよい。
また、ＳｉＨ４とＮＨ３、Ｎ２、ＣＨ３、Ｃ２Ｈ２、Ｃ２Ｈ４を少なくとも１種以上を含む複合ガスクラスターイオンを照射する工程により酸化耐性の高い改質層を形成しても良い。
このように形成した酸化耐性の高い改質層上に、プラズマＣＶＤ法を使いバリア絶縁膜を形成する。この後上層配線を形成する工程を図２０に基づいて説明する。図２０ａでは、絶縁膜４１中にバリアメタル４２ａで被覆された銅含有配線４３ａが形成され、銅含有配線４３ａの表面に改質層４４ａ及びバリア絶縁膜４５ａが成膜されている。
前記バリア絶縁膜４５ａの上にビア絶縁膜４６，トレンチ絶縁膜４７，ハードマスク４８を順次成膜した（図２１ｂ）。これらの膜は個々の装置を使い別々に成膜を行っても良いし、バリア絶縁膜４５ａからビア絶縁膜４６，トレンチ絶縁膜４７，ハードマスク４８まで同一チャンバーを使い連続的に成膜を行っても良い。
図３４は、本発明の実施形態５におけるバリア絶縁膜４５ａ，ビア絶縁膜４６，トレンチ絶縁膜４７及びハードマスク４８を成膜するためのプラズマＣＶＤ装置の一例を示す概略図である。図３４に示すプラズマＣＶＤ装置２５０は、反応室２１０、ガス供給部２０、真空ポンプ２３０、及び高周波電源２４０を備えている。ガス供給部２２０は、ガス供給管２２２により反応室２１０に接続され、真空ポンプ２３０は、バルブ２３２及ぴ冷却トラップ２３４が途中に配置されたガス排出管２３６により反応室２１０に接続されている。そして、高周波電源２４０は、マッチングボックス２４２が途中に配置された高周波ケーブル２４４により反応室２１０に接続されている。
反応室２１０内には、半導体基板等の被成膜部材２０１を保持し、加熱する基板加熱部２０３と、ガス供給管２２２の一端が接続されてガスの噴出部として機能するシャワーヘッド２０５とが互いに対向した状態で配置されている。基板加熱部２０３にはアース線２０７が接続され、シャワーヘッド２０５には高周波ケーブル２４４が接続されている。したがって、ガス供給部２２０からガス供給管２２２を介してシャワーへッド２０５に原料ガス等を供給すると共に、高周波電源２４０で作り出された高周波亀カを高周波ケーブル２４４の途中に配置されたマッチングボックス２４２により所定の周波数にしてシャワーヘッド２０５に供給することにより、基板加熱部２０３とシャワーヘッド２０５との間の空間のガスをプラズマ化させることができる。
なお、ガス供給管２２２には、途中に流量制御器２２４とバルブ２２６とが配置されたクリーニングガス供給管２２８が接続されており、ガス排出管２３６におけるバルブ２３２と冷却トラップ２３４との間からは廃液配管２３８が分岐している。ガス供給管２２２の周囲には、各ガスが移送過程で液化するのを防止するためにヒータ（図示せず。）を設け、ガス供給管２２２を加温することが好ましい。同様に、反応室２１０の周囲にもヒータ（図示せず。）を設けて、当該反応室２１０を加温することが好ましい。
ガス供給部２２０の内部を図３５に示す。気化制御ユニットＶＵ１，ＶＵ２は、液体の有機シロキサン原料３０１、３０３を収容する原料タンク３０２と、圧送ガス供給管３０４を介して原料タンク３０２内に庄送ガスを供給する圧送ガス供給装置３０６と、原料タンク３０２内に一端が挿入された原料移送管３０８と、原料移送管３０８の途中に設けられた液体流量制御部３１０と、原料移送管３０８の他端側に配置された気化部３１２とを有している。上記の液体流量制御部３１０は、２つのバルブ３１０ａ、３１０ｂと当該バルブ３１０ａ、３１０ｂ問に配置された液体流量制御器３１０ｃとを備えており、上記の気化部３１２は、原料移送管３０８の上記他端側に設けられたバルブ３１２ａと、原料移送管３０８の上記他端に接続された気化器３１２ｂとを備えている。
さらに、各気化制御ユニットＶＵ１、ＶＵ２は、キャリアガス用もしくは希釈ガス用のガス供給タンク３１４（以下、「キャリアガス供給タンク３１４」という。）と、キャリアガス供給タンク３１４内のキャリアガスもしくは希釈ガスを液体流量制御部３１０と気化部３１２との間において原料化合物移送管３０８に供給する配管３１６とを備えている。配管３１６の途中には、２つのバルブ３１８ａ、３１８ｂと当該亥バルブ３１８ａ、３１８ｂ間に配置された気体流量制御器３１８ｃとを備えた気体流量制御部３１８が設けられている。気化制御ユニットＶＵ１は、圧送ガス供給装置３０６から圧送ガス供給管３０４を介して原科タンク３０２内に圧送ガスを供給すると、原料タンク３０２の内圧が高まり、当該原料タンク３０２内の液体の第一有機シロキサン原料３０１が原料移送管３０８を介して気化部３１２へ向けて移送され、途中でキャリアガスもしくは希釈ガスと合流して気化部３１２に達する。気化部３１２に達した液体の有機シロキサン原料３０１は、気化部３１２の導入部での圧力減少と、ヒータ（図示せず。）による加熱とによって気化する。
気化制御ユニットＶＵ２も同様に、圧送ガス供給装置３０６から圧送ガス供給管３０４を介して原料タンク３０２内に圧送ガスを供給すると、原料タンク３０２の内圧が高まり、当該原料タンク３０２内の液体の第二有機シロキサン原料３０３が原料移送管３０８を介して気化部３１２へ向けて移送され、途中でキャリアガスもしくは希釈ガスと合流して気化部３１２に達する。気化部３１２に達した液体の環状有機シロキサン原料３０１は、気化部３１２の導入部での圧力減少と、ヒータ（図示せず。）による加熱とによって気化する。
また、気化制御ユニヅトＶＵ１の原料タンク３０２内に２種類以上の有機シリカ材料を導入し、気化制御ユニヅトＶＵ２を使わず気化制御ユニットＶＵ１の気化部３１２にて同時に気化することも可能である。
各気化器３１２ｂでの気化を円滑に行ううえからは、液体流量制御部３１０におけるバルブ３１０ｃよりも下流側の原料化合物移送管３０８の周囲にヒータを設け、当該原料化含物移送管３０８を加温することが好ましい。同様に、各ガスが液化するのを防止するために、各ガス排出管３２０、３５２、及び混合器３４０それぞれの周囲にもヒータを設けて、これらを加温することが好ましい。
プラズマＣＶＤ装置２５０によって有機シリコン系膜を形成方法するにあたっては、まず、基板加熱部２０３上に半導体基板等の被成膜部材２０１を配置し、バルブ２３２を開にした状態で真空ポンプ２３０を動作させて反応室２１０内の初期真空度を数Ｔｏｒｒにまでする。反応室２１０から排出されたガス中の水分は、冷却トラヅプ２３４により除去される。次いで、ガス供給部２２０から原料ガス（気体の環状有機シロキサンガス）をキャリアガスもしくは希釈ガスと一緒に反応室２１０に供給すると共に、高周波電源２４０及びマッチングボックス２４２を動作させて所定周波数の高周波電力を反応室２１０に供給する。
このとき、個々のガスは、対応する流量制御部３１８によりその流量を制御され、混合器３４０で所定の組成の混合ガスとなって反応室２１０に供給される。反応室２１０での原料ガスの分圧は１３〜４００Ｐａ程度の範囲内で適宜選定することが好ましい。そして、成膜時の反応室２１０の雰囲気圧は、真空ポンプ２３０の動作を制御して、１３３〜１３３３Ｐａ程度の範囲内に設定することが好ましい。成膜時における被成膜部材２０１の表面温度は、基板加熱部３により当該非成膜部材１を加熱して、１００〜４００℃の範囲内で適宜設定することができ、特に２５０〜３５０℃が好ましい。既に説明したように、使用する化含物原料の種類によっては、原料ガスの供給に先立って反応室２１０に供給される。
このような条件の下に成膜を行うと、原料ガスである環状有機シロキサン原料の分子がプラズマによって励起され、活性化された状態で被成膜部材２０１の表面へ到達し、ここで絶縁膜を形成する。絶縁膜が不飽和結合を有する基を備えていた場合には、プラズマにより励起されて活性化した有機シリコン化合物の分子が被成膜部材１の表面へ到達して基板加熱部３から更に熱エネルギーを受けとるので、上記の基にある不飽和結含が開環し、分子間で熱重合反応が進行して、絶縁膜が成長する。
なお、反応室２１０のクリーニングには、三フッ化窒索（ＮＦ３）、六フッ化硫黄（ＳＦ６）、テトラフルオロメタン（ＣＦ４）、ヘキサフルオロエタン（Ｃ２Ｆ６）等のガスを用いることができ、これらのガスは、必要に応じて酸素ガス、オゾンガス等との混合ガスとして用いてもよい。クリーニングガスは、クリーニングガス供給管２２８を介して反応室２１０へ供給される。成膜時と同様に、シャワーへッド２０５と基板加熱部３との問に高周波電力を印加し、プラズマを誘起させることで反応室２１０のクリーニングを行う。リモートプラズマ等を用いて予めプラズマ状態としたクリーニングガスを用いることも有効である。
本実施形態では、気化制御ユニットＶＵ１の原料タンク３０２内に式２に示す環状有機シロキサン構造を持つ原料、気化制御ユニットＶＵ２の原科タンク３０２内に式４に示す直鎖状有機シロキサン構造を持つ原料を使いて成膜を行う。
Figure 0005267130
Figure 0005267130
その後、リソグラフィーと異方性エッチングとによって、絶縁膜４６及び４７中に配線溝１ｃおよび配線孔１ｄを形成する（図２０ｃ）。その後、バリアメタル４２ｂを配線溝１ｃ及び配線孔１ｄの内壁に形成し、Ｃｕ４３ｂをバリアメタル４２ｂ上に積層して配線溝１ｃ及び配線孔１ｄ内に埋め込む（図２０ｄ）。次に、Ｃｕ粒成長のための熱処理を施す。この熱処理の温度は２００℃〜４００℃、時問は３０秒〜１時間に設定する。続いてＣＭＰなどの研磨技術を用い、余剰なＣｕおよびバリアメタルを除去して銅含有配線４３ｂを形成し、銅含有配線４３ｂの表面に酸化耐性の高い改質層４４ｂを形成し、その上にバリア絶縁膜４５ａを形成する（図２０ｅ）。
次に、本発明の実施形態５に係る半導体装置について詳細に説明する。図２１は、銅含有配線及びＣｕＯｘ上に防蝕剤３２を塗布した後、Ｎ２雰囲気にて熱処理にて処理し、表面に残った防蝕剤３２の残存状態を昇温脱離分析によって得られた、質量数７８のスペクトルである。図２２（ａ）はＮ２雰囲気にて熱処理前、図２２（ｂ）はＮ２雰囲気にて熱処理１０秒後の結果である。図２２（ａ）の２５０℃付近に見られるビークは防蝕剤３２に起因するものであり、Ｎ２雰囲気の熱処理は２５０℃以上で行えば除去できることが分かる。図２２は前記２５０℃付近のピーク面積を熱処理時間に対しプロットしたもので、Ｎ２雰囲気と比較して真空で熱処理を行った場合を示す。Ｎ２雰囲気では１０秒以上の熱処理で防蝕剤は除去できるのに対し、真空中では６０秒の熱処理を行っても防蝕剤を除去することが出来ず、Ｎ２雰囲気熱処理の優位性が認められた。
図２３は、銅含有配線の表面に酸化耐性のある改質層を形成するためにＮ２雰囲気熱処理後でのＳｉＨ４の照射及びその後にＮＨ３プラズマ処理を行った後、基板が高温の状態で大気中に曝し強制酸化した後のシート抵抗の変化を、ＳｉＨ４の流量に対しプロヅトした図である。
Ｎ２雰囲気の熱処理により防蝕剤を除去した場合、銅含有配線の最表面には極薄のＣｕＯｘ膜が残存している。これによりＳｉＨ４の照射によるＳｉの銅含有配線の内部への拡散が抑制される。このため、ＳｉＨ４の照射による顕著なシート抵抗の上昇が抑制されたと考えられる。一方、銅含有配線の表面に蓄積したＳｉ原子は、ＮＨ３プラズマ処理により窒化され、酸化耐性の高い改質層が形成されることで、銅含有配線の内部への酸素の拡散が抑制される。図２４は同一サンプルの表面から５ｎｍ深さの酸素濃度をＸ線光電子分光分析法にて求めた結果である。この結果からＳｉＨ４の照射により酸素の拡散が抑制されていることがわかる。この効果はＳｉＨ４の流量２５ｓｃｃｍから認められ、１００ｓｃｃｍ以上では酸化が完全に抑制されているのがわかる。以上から、本表面処理により銅含有配線のシート抵抗上昇が小さく、Ｃｕの酸化耐性の高い改質層を形成することができる。
このようにＳｉＨ４の照射により酸化耐性のある改質層を形成させているが、ＳｉＨ４とＮＨ３の混合ガスを用い、表面にＣｕ、Ｓｉ、Ｎを含む酸化耐性のある改質層を形成しても良い。
このように形成した酸化耐性の高い改質層上に、実施形態５に示す方法を使い、バリア絶縁膜を形成した。図２５に、このように形成したバリア絶縁膜のＣｕの拡散バリア性に関して２次イオン質量分析（ＳＩＭＳ分析）法を用いて測定したビア絶縁膜中へのＣｕ拡散について示す。一般に用いられているＳｉＣＮバリアと同様に、Ｃｕ拡散が抑制されていることが確認された。また、図２６は、このように形成したバリア絶縁膜の電流−電圧特性を示した図である。一般的なＳｉＣＮバリアと比較して、リーク電流が低く、耐圧も高いことが確認された。
さらに第２のバリア絶縁膜４５ａからビア絶縁膜４６、トレンチ絶縁膜４７、ハードマスク４８までを同一チヤンバー内で連続して成膜を行った。同一チヤンバー内での成膜は１種類のモノマーを使ったプラズマ重合の成膜条件の違いによりバリア絶縁膜４５ａからビア絶縁膜４６、トレンチ絶縁膜４７、ハードマスク４８まで成膜を行っても良いし、２種類以上のモノマーの比を変えることでバリア絶縁膜４５ａからビア絶縁膜４６、トレンチ絶縁膜４７、ハードマスク４８まで成膜を行っても良い。
バリア絶縁膜４５ａには式５に示す直鎖状有機シリカ構造を有する原料を使い成膜を行った。
Figure 0005267130
図３５に示すＶＵ１側の原料タンク３０２内にある原料モノマーを圧送ガス供給装置３０６から供給されるＨｅガスにより圧送し、キャリアガス供給タンク３０６から供給されるＨｅガスと共に気化部３１２に導入される。気化部３１２に導入される原料モノマーは０．１ｇ／ｍｉｎ以上１０ｇ／ｍｉｎ以下であることが好ましく、さらに好ましくは２ｇ／ｍｉｎ以下であることが好ましい。気化部３１２で原料モノマーは気化し、キャリアガス供給タンク３０６から供給されるＨｅガスと共に反応室２１０に導入される。キャリアガス供給量は５０ｓｃｃｍ以上５０００ｓｃｃｍ以下であることが好ましく、さらに好ましくは２０００ｓｃｃｍ以下であることが好ましい。反応室２１０では高周波電源２４０により供給される１３．５６ＭＨｚの高周波によってブラズマ重合反応により成膜が行われる。高周波電源２４０から供給される電力は２０００Ｗ以下であることが好ましく、さらに好ましくは１０００Ｗ以下であることが好ましい。また成膜時における反応室２１０の圧力は１３３〜１３３３Ｐａであることが好ましい。
ビア絶縁膜４６は式３に示す環状有機シリカ構造を有する原料と式５に示す直鎖状有機シリカ構造を有する原料を使い成膜を行った。
Figure 0005267130
図３５に示すＶＵ１側の原料タンク３０２内にある式５に示す原料モノマーを圧送ガス供給装置３０６から供給されるＨｅガスにより庄送し、キヤリアガス供給タンク３０６から供給されるＨｅガスと共に気化部３１２に導入される。気化部３１２に導入される原料モノマーは０．１ｇ／ｍｉｎ以上１０ｇ／ｍｉｎ以下であることが好ましく、さらに好ましくは２ｇ／ｍｉｎ以下であることが好ましい。気化部３１２で原料モノマーは気化し、キャリアガス供給タンク３０６から供給されるＨｅガスと共に混合器３４０に導入される。キャリアガス供給量は５０ｓｃｃｍ以上５０００ｓｃｃｍ以下であることが好ましく、さらに好ましくは２０００ｓｃｃｍ以下であることが好ましい。一方、ＶＵ２側の原科タンク３０２内にある式３に示す原料モノマーを圧送ガス供給装置３０６から供給されるＨｅガスにより圧送し、キャリアガス供給タンク３０６から供給されるＨｅガスと共に気化部３１２に導入される。気化部３１２に導入される原料モノマーは０．１ｇ／ｍｉｎ以上１０ｇ／ｍｉｎ以下であることが好ましく、さらに好ましくは２ｇ／ｍｉｎ以下であることが好ましい。気化部３１２で原料モノマーは気化し、キャリアガス供給タンク３０６から供給されるＨｅガスと共に混合器３４０に導入される。混合器３４０に導入される式５に示す原料モノマーと式３に示す原料モノマーの混合比は１：９〜９：１であることが好ましい。混合器３４０を経て気化した原料モノマーとキヤリアガスは反応室２１０に導入される。反応室２１０では高周波電源２４０により供給される１３．５６ＭＨｚの高周波によってプラズマ重含反応により成膜が行われる。高周波電源２４０から供給される電力は２０００Ｗ以下であることが好ましく、さらに好ましくは１０００Ｗ以下であることが好ましい。また成膜時における反応室２１０の圧カは１３３〜１３３３Ｐａであることが好ましい。
トレンチ絶縁膜４７には式３に示す直鎖状有機シリカ構造を有する原料を使い成膜を行った。図３５に示すＶＵ２側の原料タンク３０２内にある原料モノマーを圧送ガス供給装置３０６から供給されるＨｅガスにより圧送し、キャリアガス供給タンク３０６から供給されるＨｅガスと共に気化部３１２に導入される。気化部３１２に導入される原料モノマーは０．１ｇ／ｍｉｎ以上１０ｇ／ｍｉｎ以下であることが好ましく、さらに好ましくは２ｇ／ｍｉｎ以下であることが好ましい。気化部３１２で原料モノマーは気化し、キャリアガス供給タンク３０６から供給されるＨｅガスと共に反応室２１０に導入される。キャリアガス供給量は５０ｓｃｃｍ以上５０００ｓｃｃｍ以下であることが好ましく、さらに好ましくは２０００ｓｃｃｍ以下であることが好ましい。反応室２１０では高周波電源２４０により供給される１３．５６ＭＨｚの高周波によってプラズマ重合反応により成膜が行われる。高周波電源２４０から供給される電カは２０００Ｗ以下であることが好ましく、さらに好ましくは１０００Ｗ以下であることが好ましい。また成膜時における反応室２１０の圧力は１３３〜１３３３Ｐａであることが好ましい。
ハードマスク４８には式５に示す直鎖状有機シリカ構造を有する原料を使い成膜を行った。図３５に示すＶＵ１側の原料タンク３０２内にある原料モノマーを圧送ガス供給装置３０６から供給されるＨｅガスにより圧送し、キャリアガス供給タンク３０６から供給されるＨｅガスと共に気化部３１２に導入される。気化部３１２に導入される原科モノマーは０．１ｇ／ｍｉｎ以上１０ｇ／ｍｉｎ以下であることが好ましく、さらに好ましくは２ｇ／ｍｉｎ以下であることが好ましい。気化部３１２で原料モノマーは気化し、キャリアガス供給タンク３０６から供給されるＨｅガスと共に反応室２１０に導入される。キャリアガス供給量は５０ｓｃｃｍ以上５０００ｓｃｃｍ以下であることが好ましく、さらに好ましくは２０００ｓｃｃｍ以下であることが好ましい。反応室２１０では高周波電源２４０により供給される１３．５６ＭＨｚの高周波によってプラズマ重合反応により成膜が行われる。高周波電源２４０から供給される電力は２０００Ｗ以下であることが好ましく、さらに好ましくは１０００Ｗ以下であることが好ましい。また成膜時における反応室２１０の圧力は１３３〜１３３３Ｐａであることが好ましい。
バリア絶縁膜４５ａからビア絶縁膜４６、トレンチ絶縁膜４７、ハードマスク４８までの連続する２工程以上を同一反応室内で連続して成膜を行っても良いし、異なる成膜装置を使い成膜を行っても良い。
この構造における、Ｘ線光電子分光法をつかった元素分布の深さ方向分析結果を図２７に示す。このようにバリア絶縁膜４５ａからビア絶縁膜４６、トレンチ絶縁膜４７、ハードマスク４８までを同一チヤンバー内で連続して成膜することで、装置設置数の減少、スルーブットの向上が期待できコスト削減を実現することが出来る。
このように形成した積層絶縁膜構造中に図１６に示すような手順により、上層および下層の２層Ｃｕ配線（銅含有配線）からなる半導体装置を作製した。
（比較例１）
比較例１として、一般的なＳｉＣＮ膜（ｋ＝４．９）をバリア絶縁膜として用い、上層および下層の２層銅含有配線からなる半導体装置を図３６に示すように作製した。ビア絶縁膜には比誘電率が２．８のＳｉＯＣＨ膜を用い、またハードマスクについては比誘電率が３．１のＳｉＯＣＨ膜を用いた。トレンチ絶縁膜としては、上述の実施形態５のトレンチ絶縁膜と同じ環状有機シリカ構造を有する原料からなる比誘電率が２．４５の膜を用いた。いずれの膜も上述の実施形態５と同様の厚さで、それぞれ異なるチャンバーを用いて形成した。
（比較例２）
比較例２として、一般的なＳｉＣＮ膜（ｋ＝４．９）をバリア絶縁膜として用い、上層および下層の２層銅含有配線からなる半導体装置を図３６に示すように作製した。バリア絶縁膜以外のビア絶縁膜（ｋ＝２．５）、トレンチ絶縁膜（ｋ＝２．４５）、ハードマスク（ｋ＝３．ｌ）については上述の実施形態５と同様の材料を用い、同様の厚さ、形成法で、同ーチャンバー内で連続して形成した。
図３６に示す表は、実施形態５と比較例１、および比較例２にて使用した絶縁膜の膜特性を示した表である。
図２８は、実施形態４の配線構造におけるバリア絶縁膜とビア絶縁膜界面の密着強度をビア絶縁膜の実効誘電率に対して示した図である。なお、図中の絶縁膜の表記は、図３６に示す表に対応する。比較例１に示すビア（ＳｉＯＣＨ）とバリア（ＳｉＣＮ）界面の密着性と比較して実施形態５に示す構造で、ビアの実効誘電率が低いにもかかわらず、より強い密着強度を示すことが確認された。また、一般的なバリアであるＳｉＣＮ上にビア、またはトレンチ絶縁膜を成膜した場含においても、今回バリア絶縁膜として適用した膜を間に挿むことで、界面の密着性が向上することが確認された。このように、今回用いたパリア絶縁膜には、Ｃｕの拡散防止効果に加えて、密着性向上の効果がある。
図２９は、実施例形態５と比較例１により作製した配線構造のドライエッチングによるビア及び溝加工後の断面を希フッ酸により処理した後の電子顕微鏡写真である。比較例１のビア絶縁膜を用いた構造では、ビア孔の周りのビア絶縁膜が希フッ酸処理によりエッチングされている様子が確認できる。これは、加工時の酸素プラズマを用いたレジストアッシングの際に、酸素プラズマの影響でビア絶縁膜中のＣが脱離し、ＳｉＯ化した（いわゆるｌｏｗ−ｋ膜のアッシングダメージ）ためである。アッシングダメージでは、実効誘電率の増大や、信頼性への影響が懸念される。これに対して実施形態５の構造では、アッシングダメージによる絶縁膜の侵食は確認されなかった。実施形態５の構造では、ビア絶縁膜にＣリッチな膜を用いているため（図３６に示す表）、酸素プラズマに対する耐性が高いと考えられる。
図３０は、実施形態５と比較例１、および比較例２により作製した７５メガ個ビアチェーンパターンから求めた８０ｎｍφビアのビア抵抗の分布（歩留り）を示した図である。いずれの構造においても、２Ｑ程度のビア抵抗が得られており、９０％以上の歩留りが達成された。
図３１は、実施形態５と比較例１、及び比較例２により作成した２層配線構造での異層間容量を比較した図である。実施形態５の配線構造では、比較例１に対して１１．７％、比較例２に対して６．３％の異層聞容量の低減が確認された。これは、ビア絶縁膜の低誘電率化（ｋ＝２．８からｋ＝２．５）と、バリア絶縁膜の低誘電率化（ｋ＝４．９からｋ＝３．１）の効果、及びアッシングダメージ耐性の高い膜をビア絶縁膜に適用した効果によるものと考えられる。
図３２は、実施形態５の配線構造と比較例１及び比較例２により作製された配線構造の隣接配線間（１００ｎｍスベース）の電流一電圧特性を示した図である。構造間でＩ一Ｖ特性に顕著な差異はみられず、絶縁破壊電界は６ＭＶ／ｃｍ程度あることから、十分な絶縁性が得られていることが確認された。
図３３は、実施形態５と比較例１、及び比較例２により作成した２層配線構造での８０ｎｍφビアのエレクトロマイグレーション耐性の試験結果を示した図である。具体的には、３５０℃で、電流密度が６ＭＡ／ｃｍ
２の条件下で試験を行い、抵抗上昇率が３％を超えた時問を故障時問とし、故障時間の累積故陣確率分布を示している。実施形態の試料は、比較例の試料と比較して、長寿命でかつ故障時問のばらつきも小さく、累積故障確率０．１％となる寿命（Ｔ０．１）で比較して、５倍以上のエレクトロマイグレーション耐性があることが確認された。
以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は２００６年１２月２２日に出願された日本出願特願２００６−３４５４３３及び２００７年７月１８日に出願された日本出願特願２００７−１８６４８２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明の実施形態１に係る半導体装置を示す断面図である。 本発明の実施形態１に係る半導体装置の製造方法を製造工程順に示す断面図である。 本発明の実施形態における低誘電率有機シリカからなる外層バリア絶縁膜を成膜する成膜装置の概略を示す図である。 本発明の実施形態における低誘電率有機シリカからなる外層バリア絶縁膜のＲａｍａｎ分光分析結果を示す図である。 本発明の実施形態による効果（Ｃｕ拡散耐性）を説明する図である。 本発明の実施形態による効果（膜強度）を説明する図である。 本発明の実施形態による効果（膜密着強度）を説明する図である。 本発明の実施形態２に係る半導体装置の製造方法を工程順に説明する断面図である。 本発明の実施形態２における効果（実効誘電率）を説明する図である。 本発明の実施形態３に係る半導体装置を示す断面図である。 本発明の実施形態３に係る半導体装置を示す断面図である。 本発明の実施形態３に係る半導体装置を製造する工程を示す断面図である。 本発明の実施形態３に係る半導体装置を製造する工程を示す断面図である。 本発明の実施形態４に係る半導体装置を示す断面図である。 本発明の実施形態４に係る半導体装置を示す断面図である。 本発明の実施形態４に係る半導体装置を製造する工程を示す断面図である。 本発明の実施形態４に係る半導体装置を製造する工程を示す断面図である。 本発明の実施形態５に係る半導体装置を示す断面図である。 本発明の実施形態５に係る半導体装置を製造する工程を示す断面図である。 本発明の実施形態５に係る半導体装置を製造する工程を示す断面図である。 本発明の実施形態５におけるＮ２雰囲気の熱処理前後における防蝕剤残存量の昇温脱離分析スペクトル図である。 本発明の実施形態５における熱処理時間に対する防蝕剤残存量を示した図である。 本発明の実施形態５におけるＳｉＨ４流量に対するに対するシート抵抗の変化を示した図である。 本発明の実施形態５におけるのＳｉＨ４流量に対するに対する表面から５ｎｍの酸素存在比を示した図である。 本発明の実施形態５の配線構造におけるバリア絶縁膜のＣｕの拡散バリア性を示した図である。 本発明の実施形態５の配線構造におけるバリア絶縁膜の電流−電圧特性を示した図である。 本発明の実施形態５の配線構造における元素分布の一例を示した図である。 本発明の実施形態５の配線構造におけるバリア絶縁膜とビア絶縁膜界面の密着強度を示した図である。 本発明の実施形態５と比較例１により作製した配線構造のドライエッチングによるビア及び溝加工後の断面を希フッ酸により処理した後の電子顕微鏡写真である。 本発明の実施形態５と比較例１及ぴ比較例２により作製された７５メガ個ビアチェーンパターンから求めた８０ｎｍφビアのビア抵抗の分布（歩留り）を示した図である。 本発明の実施形態５の配線構造と比較例１及び比較例２により作製された配線構造の異層間容量の分布を示した図である。 本発明の実施形態５の配線構造と比較例１及び比較例２により作製された配線構造の隣接配線問（１００ｎｍスベース）の電流電圧特性を示した図である。 本発明の実施形態５の配線構造と比較例１及び比較例２により作製された配線構造の８０ｎｍφビアのエレクトロマイグレーションによる故障時間の分布を示した図である。 本発明の実施形態５における成膜装置の概略を示す図である。 本発明の実施形態５における成膜装置の概略を示す図である。 実施形態５と比較例１、および比較例２にて使用した絶縁膜の膜特性を示す表である。 関連する技術に係る半導体装置の製造工程を示す断面図である。
符号の説明
１ａ 絶縁膜
１ｂ 絶縁膜
２ａ バリアメタル
２ｂ バリアメタル
３ａ ＣｕまたはＣｕ合金
３ｂ ＣｕまたはＣｕ合金
４ａ バリア絶縁膜
４ｂ バリア絶縁膜
５ａ 有機シリカ（ＳｉＯＣＨからなる）バリア絶縁膜
５ｂ 有機シリカ（ＳｉＯＣＨからなる）バリア絶縁膜
６ａ Ｃｕ表面改質層
６ｂ Ｃｕ表面改質層
７ａ 金属キャップ層
７ｂ 金属キャップ層
１１ 絶縁膜
１２ エッチストップ膜
１３ 配線間絶縁膜
２４ バリア絶縁膜（下層）
２５ バリア絶縁膜（上層）
２６ カバー絶縁膜
１０１ リザーバー
１０２ 原料圧送部
１０３ キャリアガス供給部
１０４ 液体マスフロー
１０５ ガスマスフロー
１０６ 気化器
１０７ リアクター
１０８ ＲＦ電源
１０９ 基板
１１０ 排気ポンプ
２０１ 被成膜部材
２０３ 基板加熱部
２０５ シャワーヘッド
２０７ アース線
２１０ 反応室
２２０ ガス供給部
２２２ ガス供給管
２２４ 流量制御器
２２６ バルブ
２２８ クリーニングガス供給管
２３０ 真空ボンプ
２３２ バルブ
２３４ 冷却トラップ
２３６ ガス排出管
２３８ 廃液配管
２４０ 高周波電源
２４２ マッチングボックス
２４４ 高周波ケーブル
２５０ プラズマＣＶＤ装置
３０１、３０３ 有機シロキサン原料
３０２ 原料タンク
３０４ 圧送ガス供給管
３０６ 圧送ガス供給装置
３０８ 原料移送管
３１０ 液体流量制御部
３１０ａ、３１０ｂ バルブ
３１０ｃ 液体流量制御器
３１２ 気化部
３１２ａ バルブ
３１２ｂ 気化器
３１４ キャリアガス供給タンク
３１６ 配管
３１８ 気体流量制御部
３１８ａ、３１８ｂ バルブ
３１８ｃ 気体流量制御器
３２０ ガス排出管
３４０ 混合
３５２ ガス排出管

Claims (34)

  1. 銅含有配線を有する半導体装置であって、
    前記銅含有配線がバリア絶縁膜で被覆されており、
    前記バリア絶縁膜が、不飽和炭化水素とアモルファスカーボンとを含む有機シリカの成分を含有するものであることを特徴とする半導体装置。
  2. 前記バリア絶縁膜が、一層構造であり、
    前記バリア絶縁膜が、不飽和炭化水素とアモルファスカーボンとを含む有機シリカから形成されている請求項１に記載の半導体装置。
  3. 前記バリア絶縁膜が、前記銅含有配線の表面を覆う内層バリア絶縁膜と、前記内層バリア絶縁膜に積層された外層バリア絶縁膜との二層構造であり、
    前記内層バリア絶縁膜が、前記銅含有配線の表面酸化を抑制する酸化防止層であり、
    前記バリア絶縁膜が、不飽和炭化水素とアモルファスカーボンとを含む有機シリカから形成されている請求項１に記載の半導体装置。
  4. 前記内層バリア絶縁膜が、酸素を含まない層である請求項３に記載の半導体装置。
  5. 前記有機シリカ構造に含まれるアモルファスカーボンが、Ｓｐ２構造とＳｐ３構造とを兼ね備えている請求項３に記載の半導体装置。
  6. 前記内層バリア絶縁膜が、ＳｉＮ、ＳｉＣＮ、ＳｉＣのいずれかである請求項３に記載の半導体装置。
  7. 前記内層バリア絶縁膜の膜厚が、５ｎｍ未満である請求項３に記載の半導体装置。
  8. 前記銅含有配線が、銅を主成分とし、表面に不純物元素を多く含む改質層または金属キャップ層を有する請求項１に記載の半導体装置。
  9. 前記改質層が、シリコン（Ｓｉ）、窒素（Ｎ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミ（Ａｌ）、錫（Ｓｎ）、マンガン（Ｍｎ）、マグネシウウム（Ｍｇ）、および銀（Ａｇ）のいずれかを少なくとも１種以上含む請求項８に記載の半導体装置。
  10. 前記改質層が、ＣｕＳｉＮ、ＣｕＳｉ、ＣｕＮのいずれかである請求項８に記載の半導体装置。
  11. 前記金属キャップ層が、ＣｏＷＰ、ＣｏＷＢ、ＣｏＳｎＰ、ＣｏＳｎＢ、ＮｉＢ、ＮｉＭｏＢのいずれかである請求項８に記載の半導体装置。
  12. 銅含有配線を有する半導体装置の製造方法であって、
    前記銅含有配線を、不飽和炭化水素とアモルファスカーボンを含む有機シリカ構造のバリア絶縁膜で被覆することを特徴とする半導体装置の製造方法。
  13. 前記銅含有配線の表面を前記バリア絶縁膜により直接被覆する請求項１２に記載の半導体装置の製造方法。
  14. 前記銅含有配線の表面を、表面酸化を抑制する内層バリア絶縁膜で被覆し、
    次いで、前記内層バリア絶縁膜を、不飽和炭化水素とアモルファスカーボンとを含む有機シリカ構造の外層バリア絶縁膜により被覆する請求項１２に記載の半導体装置の製造方法。
  15. 半導体素子が形成された基板上の絶縁体膜に溝もしくは孔、あるいは溝と孔とから構成される複合開口部を形成し、
    銅含有金属膜を前記溝もしくは前記孔あるいはそれらの複合開口部を埋め込んで成膜し、
    研磨によって余剰な前記銅含有金属膜を除去し平坦化することで銅含有配線層を形成し、
    前記銅含有配線を、不飽和炭化水素とアモルファスカーボンを含む有機シリカ構造のバリア絶縁膜で被覆する請求項１２に記載の半導体装置の製造方法。
  16. 前記銅含有配線の表面を前記バリア絶縁膜により直接被覆する請求項１５に記載の半導体装置の製造方法。
  17. 前記銅含有配線の表面を、表面酸化を抑制する内層バリア絶縁膜で被覆し、
    次いで、前記内層バリア絶縁膜を、不飽和炭化水素とアモルファスカーボンとを含む有機シリカ構造の外層バリア絶縁膜により被覆する請求項１５に記載の半導体装置の製造方法。
  18. 前記溝もしくは前記孔あるいはそれらの複合開口部の内壁に、銅の拡散を防止するバリアメタル膜を成膜し、
    前記バリアメタル膜上に前記銅含有金属膜を成膜する請求項１５に記載の半導体装置の製造方法。
  19. 直鎖状有機シリカ構造で側鎖に少なくとも１つの不飽和炭化水素を有する化合物を用いて、プラズマ反応によって前記有機シリカ膜を成膜する請求項１２に記載の半導体装置の製造方法。
  20. 下記式１に示す構造を有する原料を用いて、前記有機シリカ膜を成膜する請求項１２に記載の半導体装置の製造方法。
    Figure 0005267130
  21. 前記バリア絶縁膜を成膜した後、ビア層間絶縁膜，トレンチ層間絶縁膜，ハードマスクのうち少なくとも２種類以上の膜を成膜する請求項１３に記載の半導体装置の製造方法。
  22. 前記バリア絶縁膜，前記ビア層間絶縁膜，前記トレンチ層間絶縁膜，ハードマスクをプラズマ重合技術により成膜する請求項２１に記載の半導体装置の製造方法。
  23. 前記プラズマ重合の原料として、直鎖状有機シリカ構造を有する原料と環状有機シリカ構造を有する原料とのうち少なくとも１種類を用いる請求項２２に記載の半導体装置の製造方法。
  24. 前記環状有機シリカ構造を有する原料として、下記式２に示す構造であって、Ｒ１，Ｒ２が不飽和炭素化合物又は飽和炭素化合物である化合物を用いる請求項２３に記載の半導体装置の製造方法。
    Figure 0005267130
  25. 前記環状有機シリカ構造を有する原料として、下記式３に示す構造の化合物を用いる請求項２３に記載の半導体装置の製造方法。
    Figure 0005267130
  26. 前記環状有機シリカ構造を有する原料として、下記式４に示す構造であって、Ｒ５が不飽和炭素化合物、Ｒ６，Ｒ７，Ｒ８が飽和炭素化合物であり、Ｒ５がビニル基，アリル基、Ｒ６，Ｒ７，Ｒ８がメチル基，エチル基，プロピル基，イソプロピル基，ビチル基のいずれかである化合物を用いる請求項２３に記載の半導体装置の製造方法。
    Figure 0005267130
  27. 前記直鎖状有機シリカ構造を有する原料として、下記式５に示す構造の化合物を用いる請求項２３に記載の半導体装置の製造方法。
    Figure 0005267130
  28. プラズマＣＶＤ法または、Ｓｉ、Ｎ、Ｃ，のうち少なくとも１種を含む複合ガスクラスターイオンの照射により、ＳｉＮ、ＳｉＣＮ、ＳｉＣのいずれかである前記内層バリア絶縁膜を成膜する請求項１４に記載の半導体装置の製造方法。
  29. 前記複合ガスクラスターイオンの原料ガスとして、ＮＨ３、Ｎ２、ＣＨ３、Ｃ２Ｈ２、Ｃ２Ｈ４のうち少なくとも１種類以上の成分とＳｉＨ４とを含むガス成分を用いる請求項２８に記載の半導体装置の製造方法。
  30. 前記内層バリア絶縁膜を、５ｎｍ未満の膜厚で成膜する請求項１４に記載の半導体装置の製造方法。
  31. 前記銅含有配線表面に酸化耐性を有する改質層または金属キャップ層を形成する請求項１２に記載の半導体装置の製造方法。
  32. 前記改質層または前記金属キャップ層を、ＳｉＨ４を用いるガス処理、ＮＨ３を用いるプラズマ処理、ＳｉＨ４ガス及びＮＨ３を用いるプラズマ処理、或いはＳｉＨ４とＮＨ３，Ｎ２，ＣＨ３，Ｃ２Ｈ２，Ｃ２Ｈ４のうち少なくとも１種以上の成分とＳｉＨ４とを用いる複合ガスクラスターイオン照射処理により成膜する請求項３１に記載の半導体装置の製造方法。
  33. 前記銅表面の改質層と内層バリア絶縁膜とを同一チャンバー内で連続して成膜する請求項２９に記載の半導体装置の製造方法。
  34. 無電界めっき法により、ＣｏＷＰ，ＣｏＷＢ，ＣｏＳｎＰ，ＣｏＳｎＢ，ＮｉＢ，ＮｉＭｏＢのいずれかである前記金属キャップ層を形成する請求項３１に記載の半導体装置の製造方法。
JP2008551068A 2006-12-22 2007-12-20 半導体装置およびその製造方法 Expired - Fee Related JP5267130B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008551068A JP5267130B2 (ja) 2006-12-22 2007-12-20 半導体装置およびその製造方法

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2006345433 2006-12-22
JP2006345433 2006-12-22
JP2007186482 2007-07-18
JP2007186482 2007-07-18
PCT/JP2007/074543 WO2008078649A1 (ja) 2006-12-22 2007-12-20 半導体装置およびその製造方法
JP2008551068A JP5267130B2 (ja) 2006-12-22 2007-12-20 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2008078649A1 JPWO2008078649A1 (ja) 2010-04-22
JP5267130B2 true JP5267130B2 (ja) 2013-08-21

Family

ID=39562441

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008551068A Expired - Fee Related JP5267130B2 (ja) 2006-12-22 2007-12-20 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US20100025852A1 (ja)
JP (1) JP5267130B2 (ja)
CN (1) CN101569003B (ja)
WO (1) WO2008078649A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180006254A (ko) * 2016-07-08 2018-01-17 삼성전자주식회사 비다마신 비아 상에 높은 종횡비를 갖는 단일 다마신 구리 라인이 형성된 배선 구조

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5380838B2 (ja) * 2005-06-22 2014-01-08 日本電気株式会社 半導体装置の製造方法
JP5353109B2 (ja) * 2008-08-15 2013-11-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US8361237B2 (en) 2008-12-17 2013-01-29 Air Products And Chemicals, Inc. Wet clean compositions for CoWP and porous dielectrics
US8525646B2 (en) * 2009-04-20 2013-09-03 Flextronics Ap, Llc Miniature RFID tag
JP2010278330A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
CN102044406B (zh) * 2009-10-19 2012-10-03 中芯国际集成电路制造(上海)有限公司 检测样品的处理方法
JP2011166106A (ja) * 2010-01-13 2011-08-25 Renesas Electronics Corp 半導体装置の製造方法及び半導体装置
JP2011155077A (ja) 2010-01-26 2011-08-11 Renesas Electronics Corp 半導体装置の製造方法
JP5411171B2 (ja) * 2010-02-05 2014-02-12 東京エレクトロン株式会社 アモルファスカーボン膜を含む積層構造を形成する方法
KR101913657B1 (ko) 2010-02-26 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP5665557B2 (ja) * 2011-01-14 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
CN102324427B (zh) * 2011-10-20 2016-03-16 上海集成电路研发中心有限公司 一种金属薄膜电阻结构及其制造方法
US9190323B2 (en) 2012-01-19 2015-11-17 GlobalFoundries, Inc. Semiconductor devices with copper interconnects and methods for fabricating same
JPWO2013153777A1 (ja) * 2012-04-11 2015-12-17 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置、半導体製造装置
JP5904866B2 (ja) * 2012-05-08 2016-04-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN103515297B (zh) * 2012-06-28 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8940637B2 (en) * 2012-07-05 2015-01-27 Globalfoundries Singapore Pte. Ltd. Method for forming through silicon via with wafer backside protection
US8987859B2 (en) * 2012-12-04 2015-03-24 Intel Corporation Techniques for enhancing dielectric breakdown performance
JP5837869B2 (ja) * 2012-12-06 2015-12-24 株式会社フジキン 原料気化供給装置
CN104124197B (zh) * 2013-04-24 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
US9153538B2 (en) * 2013-08-22 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
CN103647085A (zh) * 2013-12-19 2014-03-19 山东精工电子科技有限公司 锂离子电池负极集流体材料及制备方法
JP2017520109A (ja) * 2014-06-16 2017-07-20 インテル・コーポレーション 集積回路デバイスの金属間の選択的な拡散障壁
US10276502B2 (en) 2015-03-27 2019-04-30 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same
JP6545053B2 (ja) * 2015-03-30 2019-07-17 東京エレクトロン株式会社 処理装置および処理方法、ならびにガスクラスター発生装置および発生方法
CN106298637B (zh) 2015-06-01 2019-05-28 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9911698B1 (en) * 2016-08-25 2018-03-06 International Business Machines Corporation Metal alloy capping layers for metallic interconnect structures
KR20180085119A (ko) * 2017-01-17 2018-07-26 삼성전자주식회사 기판 가공 방법 및 그를 이용한 반도체 소자의 제조 방법
US10276505B2 (en) 2017-03-08 2019-04-30 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
KR102217242B1 (ko) 2017-03-08 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
DE102018102685A1 (de) * 2017-11-30 2019-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und zugehörige Struktur
KR102268455B1 (ko) * 2018-03-28 2021-06-23 메이덴샤 코포레이션 산화막 형성 방법
JP7297516B2 (ja) 2019-04-25 2023-06-26 キヤノン株式会社 半導体装置および機器
CN112202415B (zh) * 2020-09-25 2021-09-24 杭州星阖科技有限公司 一种体声波谐振器的制造工艺方法和体声波谐振器
CN114688457B (zh) * 2020-12-29 2024-05-14 中微半导体设备(上海)股份有限公司 一种等离子体处理装置气体供应系统
CN115261813A (zh) * 2022-08-05 2022-11-01 中国科学院光电技术研究所 一种介电常数可调控的多晶银薄膜及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103971A (ja) * 2002-09-12 2004-04-02 Hitachi High-Technologies Corp ダマシン処理方法、ダマシン処理装置および、ダマシン構造
WO2005053009A1 (ja) * 2003-11-28 2005-06-09 Nec Corporation 多孔質絶縁膜及びその製造方法並びに多孔質絶縁膜を用いた半導体装置
JP2006249566A (ja) * 2005-03-14 2006-09-21 Tokyo Univ Of Agriculture & Technology 膜の製造方法
JP2007134425A (ja) * 2005-11-09 2007-05-31 Sony Corp 半導体装置および半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5582879A (en) * 1993-11-08 1996-12-10 Canon Kabushiki Kaisha Cluster beam deposition method for manufacturing thin film
US5382447A (en) * 1993-12-02 1995-01-17 International Business Machines Corporation Process for fabricating improved multilayer interconnect systems
US6147407A (en) * 1998-03-27 2000-11-14 Lucent Technologies Inc. Article comprising fluorinated amorphous carbon and process for fabricating article
US6506677B1 (en) * 2001-05-02 2003-01-14 Advanced Micro Devices, Inc. Method of forming capped copper interconnects with reduced hillock formation and improved electromigration resistance
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JP2004079761A (ja) * 2002-08-19 2004-03-11 Nec Electronics Corp 半導体装置およびその製造方法
JP4963349B2 (ja) * 2005-01-14 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4191692B2 (ja) * 2005-03-09 2008-12-03 富士通マイクロエレクトロニクス株式会社 ＳｉＣ系膜の成膜方法及び半導体装置の製造方法
US7790617B2 (en) * 2005-11-12 2010-09-07 Chartered Semiconductor Manufacturing, Ltd. Formation of metal silicide layer over copper interconnect for reliability enhancement
US7871922B2 (en) * 2007-04-10 2011-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming interconnect structures that include forming air gaps between conductive structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103971A (ja) * 2002-09-12 2004-04-02 Hitachi High-Technologies Corp ダマシン処理方法、ダマシン処理装置および、ダマシン構造
WO2005053009A1 (ja) * 2003-11-28 2005-06-09 Nec Corporation 多孔質絶縁膜及びその製造方法並びに多孔質絶縁膜を用いた半導体装置
JP2006249566A (ja) * 2005-03-14 2006-09-21 Tokyo Univ Of Agriculture & Technology 膜の製造方法
JP2007134425A (ja) * 2005-11-09 2007-05-31 Sony Corp 半導体装置および半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180006254A (ko) * 2016-07-08 2018-01-17 삼성전자주식회사 비다마신 비아 상에 높은 종횡비를 갖는 단일 다마신 구리 라인이 형성된 배선 구조
KR102560254B1 (ko) 2016-07-08 2023-07-26 삼성전자주식회사 비다마신 비아 상에 높은 종횡비를 갖는 단일 다마신 구리 라인이 형성된 배선 구조

Also Published As

Publication number Publication date
US20100025852A1 (en) 2010-02-04
CN101569003B (zh) 2011-02-16
CN101569003A (zh) 2009-10-28
JPWO2008078649A1 (ja) 2010-04-22
WO2008078649A1 (ja) 2008-07-03

Similar Documents

Publication Publication Date Title
JP5267130B2 (ja) 半導体装置およびその製造方法
US8384217B2 (en) Increasing reliability of copper-based metallization structures in a microstructure device by using aluminum nitride
JP5554951B2 (ja) 半導体装置の製造方法
US7612452B2 (en) Method for manufacturing a semiconductor device and semiconductor device
US7910476B2 (en) Adhesion and minimizing oxidation on electroless CO alloy films for integration with low K inter-metal dielectric and etch stop
JP4812838B2 (ja) 多孔質絶縁膜の形成方法
US20090093100A1 (en) Method for forming an air gap in multilevel interconnect structure
US7595269B2 (en) Semiconductor device comprising a copper alloy as a barrier layer in a copper metallization layer
JP5093479B2 (ja) 多孔質絶縁膜の形成方法
TWI528454B (zh) 半導體裝置及半導體裝置之製造方法
US20070197023A1 (en) Entire encapsulation of Cu interconnects using self-aligned CuSiN film
US9059259B2 (en) Hard mask for back-end-of-line (BEOL) interconnect structure
JP2007173511A (ja) 半導体装置の製造方法
KR100790452B1 (ko) 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
EP1037276A1 (en) Method for forming a porous silicon dioxide film
US10879114B1 (en) Conductive fill
JP2007027347A (ja) 半導体装置およびその製造方法
JP5217272B2 (ja) 配線の形成方法及び半導体装置の製造方法
US20100244256A1 (en) Semiconductor device and manufacturing method thereof
US8334204B2 (en) Semiconductor device and manufacturing method therefor
WO2010047118A1 (ja) 半導体装置およびその製造方法
TWI399811B (zh) 半導體元件及其製造方法
TW200428470A (en) Method for manufacturing semiconductor device
JP2012009617A (ja) 半導体装置の製造方法、配線用銅合金、及び半導体装置
US11756878B2 (en) Self-aligned via structure by selective deposition

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130422

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees