TWI399811B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TWI399811B
TWI399811B TW098124799A TW98124799A TWI399811B TW I399811 B TWI399811 B TW I399811B TW 098124799 A TW098124799 A TW 098124799A TW 98124799 A TW98124799 A TW 98124799A TW I399811 B TWI399811 B TW I399811B
Authority
TW
Taiwan
Prior art keywords
film
manufacturing
semiconductor device
metal
fluorinated carbon
Prior art date
Application number
TW098124799A
Other languages
English (en)
Other versions
TW201023267A (en
Inventor
Yoshiyuki Kikuchi
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201023267A publication Critical patent/TW201023267A/zh
Application granted granted Critical
Publication of TWI399811B publication Critical patent/TWI399811B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3127—Layers comprising fluoro (hydro)carbon compounds, e.g. polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

半導體元件及其製造方法
本發明係關於一種半導體元件及其製造方法。特別是有關於一種以氟化碳膜來作為中間層的一部分之半導體元件及其製造方法。
近年來，隨著半導體積體電路之小型化及高集積化進展，在提高元件的操作速度上，傳遞通過導線之電信號延遲(導線延遲)已成為一個課題。由於該導線延遲與導線的電阻及導線間的電容成比例，為減少導線延遲，必須降低該電極導線材料的電阻以及在每一層之間絕緣之中間層的介電常數。
譬如一種具有相對介電常數約為2.7並包含多孔性矽(其具有足夠的機械強度)、碳、氧及氫之薄膜(SiCOH薄膜)，以及為碳(C)與氟(F)之化合物且其相對介電常數較SiCOH薄膜要低之加氟碳膜(以下稱為"氟化碳膜")，已被考慮用來作為中間層。
由於該氟化碳膜對氧化、熱、壓力、應力等的抵抗性較低，因此其難以作為一單層而被應用至半導體元件。基於上述原因，通常絕緣層，譬如被用來作為中間層材料之氧化矽，係被形成於氟化碳膜上並被作為疊層的中間層而使用。
於此種中間層上形成和上層導線及下層導線電連接之導線(接觸件)。亦即，該導線(接觸件)係被形成以貫穿該中間層。該導線係藉由形成貫穿該中間層之接觸孔，並將導電材料填入該接觸孔而配置。利用氟化碳膜作為中間層的一部分以形成貫穿中間層之接觸孔的技術可考慮專利文獻(日本特開平第H10-199976號公報)中所揭示的。
該專利文獻中揭示了複層導線的製造方法，其包含下列步驟：於基板10上形成一至少包含低介電常數的有機薄膜(氟化碳膜)15之絕緣層17、於該絕緣層17上形成一介層孔18，以及於該介層孔18上形成一介層插塞23，其中該介層插塞23係在不超過350℃之溫度下形成的。再者，該專利文獻中揭示了較佳係於介層插塞23之形成步驟前，在不小於介層插塞23之形成溫度且不大於低介電常數有機薄膜15之熱分解溫度的溫度範圍內，對低介電常數有機薄膜15進行回火。藉此，低介電常數有機薄膜15會緻密化且可防止小量氣體的產生，因而可解決薄膜剝離及該介層插塞之充填不足的問題。
然而，上述習知技術並未考量到與氟化碳膜相接觸之金屬薄膜的剝離。基於此原因，對於由氟化碳膜及與該氟化碳膜相接觸之含金屬膜所形成的疊層構造而言，已期望開發一種在層與層間具有良好的附著性之疊層構造。再者，已期望開發一種可用於半導體元件及其製造方法的技術，其係當氟化碳膜被用作於中間層的一部分時，可於中間層上形成具有良好的附著性之導電層。
本發明之其中一個實施樣態係關於第一半導體元件，其係包含：氟化碳膜、以及形成於該氟化碳膜上之含金屬膜，其中在與該含金屬膜相接觸之該氟化碳膜表面上的氟原子含量係在預定的範圍內。
根據該實施樣態之半導體元件，當該氟化碳膜與該含金屬膜相接觸時，該氟化碳膜之接觸面上的氟原子含量係在預定的範圍內。此處之預定的範圍係指該氟化碳膜可在該氟化碳膜的表面上維持與該含金屬膜的附著性之範圍。藉此，可提供一種在該氟化碳膜上具有一含金屬膜良好地附著在氟化碳膜之半導體元件。
於本發明之該第一半導體元件中，該氟化碳膜表面上的氟原子含量可能會較該氟化碳膜中之氟原子的含量要低。於此構成中，由於該含金屬膜係被形成於氟濃度降低之該氟化碳膜上，因此可提供一種在該氟化碳膜與該金屬膜間維持有高附著性之半導體元件。
於本發明之該第一半導體元件中，該含金屬膜可至少含有鉭。
本發明之第二半導體元件係包含形成於基板上之氟化碳膜，以及形成於該氟化碳膜上之含金屬膜，其中以XPS分析法對與該含金屬膜相接觸之該氟化碳膜表面所測得的氟原子含量係不大於50%。
根據本發明之第二半導體元件，與該含金屬膜相接觸之該氟化碳膜表面上的氟原子含量係不大於50%。藉此，如上所述地可提供該氟化碳膜與該金屬膜良好地黏著之半導體元件。
本發明之第三半導體元件係包含：半導體基板；形成於該基板上之中間層，其具有一至少包含2種以上各自相異的絕緣層之複層，並且至少其中一層絕緣層為氟化碳膜；以及貫穿該中間層之接觸件，其中在與該接觸件相接觸之該氟化碳膜表面上的氟原子含量係在預定的範圍內。
於本發明之第三半導體元件中，貫穿該中間層之接觸件的側表面有一部分與該氟化碳膜相接觸。與該接觸件相接觸之該氟化碳膜表面上的氟原子含量係在預定的範圍內。因此，可防止形成該接觸件之金屬元素與氟原子反應。其結果為可提供一種接觸件良好地附著至該中間層之半導體元件。
於本發明之第三半導體元件中，該中間層可包含該氟化碳膜以及一絕緣層所形成的疊層構造。
於本發明之第三半導體元件中，該接觸件係包含一導電層及一形成於該導電層與該中間層間之阻絕膜，其中該阻絕膜可至少含有鉭。
本發明之第一半導體元件的製造方法包含下列步驟：於基板上形成一氟化碳膜；將該基板暴露在一具有含氫化合物之氣體的氣氛中；以及於該氟化碳膜上形成一含金屬膜。
根據本發明之第一半導體元件的製造方法，該氟化碳膜之暴露面可被暴露在具有含氫化合物之氣體中。藉此，該氟化碳膜之暴露面上的氟原子可與含氫化合物中的氫原子反應，並從該氟化碳膜的表面上被移除。因此，當該含金屬膜被形成於此種氟化碳膜上時，可防止氟原子與金屬元素反應。其結果為可製造一種具有氟化碳膜及良好地附著於該氟化碳膜之含金屬膜的半導體元件。
於本發明之第一半導體元件的製造方法中，該熱處理可於200℃至400℃的溫度下實施。
於本發明之第一半導體元件的製造方法中，該含氫化合物可為包含Si-H鍵結之化合物。
於本發明之第一半導體元件的製造方法中，該含有含氫化合物之化合物可為有機矽烷。
於本發明之第一半導體元件的製造方法中，該有機矽烷可至少包含三甲基矽烷。
本發明之第二半導體元件的製造方法係包含下列步驟：於基板上形成一包含氟化碳膜之中間層；形成一貫穿該中間層之接觸孔；將該基板暴露在具有含氫化合物之氣體的氣氛中；於該接觸孔的內表面上形成一阻絕金屬膜；以及於該接觸孔內形成一導電層。
根據本發明之第二半導體元件的製造方法，該方法係包含一在形成一接觸孔後，將該基板暴露在具有含氫化合物之氣體的氣氛中之步驟。藉此，暴露在該接觸孔的內表面中之該氟化碳膜表面上的氟原子可和含氫化合物中的氫原子反應。因此，該氟化碳膜表面上的氟原子可以被移除，藉此該接觸件可以被形成在該接觸孔中且具有良好的附著性。
於本發明之第二半導體元件的製造方法中，該基板所暴露氣氛的溫度可為不小於200℃。
於本發明之第二半導體元件的製造方法中，該基板所暴露氣氛的溫度可為不大於400℃。
於本發明之第二半導體元件的製造方法中，該含氫化合物可為有機矽烷。
於本發明之第二半導體元件的製造方法中，該導電層主要可含有銅。
於本發明之第二半導體元件的製造方法中，該氟化碳膜之形成係利用至少一種選自由C2 F4 、C2 F6 、C3 F8 、C4 F8 、C5 F8 、C6 F6 、CH2 F2 及CHF3 組成的群之氣體。
以下針對本發明之其中一個實施樣態詳細說明。
(半導體元件)
以下參照圖1，針對有關該實施樣態之第一半導體元件詳細說明。圖1係有關該實施樣態之第一半導體元件的剖面圖。如圖1所示，第1實施樣態之半導體元件係包含基板10、形成於該基板10上之氟化碳膜24，以及位於該氟化碳膜24上之含金屬膜36。此外，於本實施樣態之半導體元件中，氟化碳膜24係與含金屬膜36相接觸。
可以單結晶矽基板或化合物半導體基板來作為該基板10。該氟化碳膜24係添加有氟之碳薄膜，其為碳(C)與氟(F)之化合物且通常以(CFx )來表示之CF系材料。此外，氫原子可部分地包含於該氟化碳膜24中。
該含金屬膜36係含有金屬元素之薄膜，可單獨由該金屬元素形成，亦可包含不同於該金屬元素之元素。此外，該金屬元素不限於一種類型，而可包含二種以上的金屬元素。可以Ta、TaN、Ti、TiN來作為含金屬膜36。
於該實施樣態之半導體元件中，在與該含金屬膜36相接觸之該氟化碳膜24表面上的氟原子含量係在預定的範圍內。此處之預定的範圍係指該氟化碳膜24與該含金屬膜36交界的至少一部分可維持附著狀態之範圍。譬如，在與該含金屬膜36相接觸之該氟化碳膜24表面上，碳原子(C)與氟原子(F)的原子比例(F/C)較佳地為1.0至0，且更佳地為0.2至0。再者，與該含金屬膜36相接觸之該氟化碳膜24表面上的氟原子含量可較該氟化碳膜24中之氟原子的含量要低。
接著參照圖2，針對第二半導體元件詳細說明。圖2係第二半導體元件之剖面圖。此外，在圖2所示之半導體元件中，和圖1所示之半導體元件相同的構件係使用相同的元件符號並省略該等構件之詳細說明。
該第二半導體元件包含基板10、第一中間層12、第二中間層20及貫穿該第二中間層20之接觸件30。該第一中間層12係形成於該基板10上。雖然圖2中未詳細顯示，但該基板10與該第一中間層12之間可形成有不同的半導體構件或其他的導線。該第二中間層20係由不同的絕緣材料形成的疊層構造所構成。該接觸件30包含阻絕膜32及導電層34。覆蓋膜40係用以至少覆蓋該導電層34。於該實施樣態中，該覆蓋膜40係形成於該接觸件30與該第二中間層20上。
可以氧化矽(SiO2 )、氮化矽(Six Ny )、碳氮化矽(SiCN)及SiON膜來作為該第一中間層12。可在該第一中間層12及該第二中間層20間形成導線(未在圖式中顯示)。
該第二中間層20係藉由依序疊層第一絕緣層22、低介電常數薄膜24及第二絕緣層26所構成。可以氧化矽(SiO2 )、氮化矽(Six Ny )、碳化矽(SiC)、碳氮化矽(SiCN)、SiON膜、SiCO膜、SiCHO膜及α-C膜來作為第一絕緣層22及第二絕緣層26。該第一絕緣層22及該第二絕緣層26可由相同的材料或不同的材料來形成。該第二絕緣層26可在圖樣化以形成接觸孔31(將敘述於後)的過程中作為該低介電常數薄膜24之硬遮罩，或作為在該接觸孔(將敘述於後)內填充導電材料層後之CMP(Chemical Mechanical Polishing；化學機械研磨)步驟的蝕刻停止膜。
該第一絕緣層22的膜厚較佳地為5nm~30nm，且該第二絕緣層26的膜厚較佳地為5nm~30nm。
可以含有氟原子之低介電常數薄膜來作為該低介電常數薄膜24。譬如，可考慮以氟化碳膜來作為該低介電常數薄膜24。此外，在接下來的敘述中，將該低介電常數薄膜24稱為氟化碳膜24。該氟化碳膜24的膜厚較佳地為70nm~150nm。
該接觸件30係貫穿該第二中間層20。且該接觸件30具有將下層導線(未在圖式中顯示)及上層導線(未在圖式中顯示)連接之功能。特別是該接觸件30包含貫穿該第二中間層20之接觸孔31、覆蓋該接觸孔31的內表面之阻絕膜32、以及填充該接觸孔31之導電層34。
於該實施樣態之半導體元件中，該接觸孔31的底表面係由該第一中間層12所形成，而側表面係由該第一絕緣層22、氟化碳膜24及第二絕緣層26所形成。亦即，該阻絕膜32係被形成於該第一中間層12、第一絕緣層22、氟化碳膜24及第二絕緣層26的表面上。此時，在與該阻絕膜32相接觸之該氟化碳膜24表面上的氟原子含量係在預定的範圍內。特別是，此處之預定的範圍係指該氟化碳膜24的至少一部分與和該氟化碳膜24相接觸之該阻絕膜32可維持附著狀態之範圍。再者與該阻絕膜32相接觸之該氟化碳膜24上的氟原子含量係較該氟化碳膜24中之氟原子的含量要低。
再者，本發明之半導體元件的特徵為在與該含金屬膜36相接觸之該氟化碳膜24的表面上具有C-Si鍵結。再者，於該氟化碳膜24表面上，碳原子(C)與氟原子(F)的原子比率(F/C)較佳地為1.0~0，且該原子比率(F/C)更佳地可為0.2~0。
該阻絕膜32的功用為增加用以形成該導電層34之金屬材料與該第二中間層20的附著性，以及抑制該金屬材料擴散至該第二中間層20。可以高融點金屬或高融點金屬化合物來作為該阻絕膜32。具體來說，可考慮使用Ta、TaN、Ti或TiN。該阻絕膜的膜厚較佳地為5~15nm。再者，該阻絕膜32可配置為單層或複層。
該導電層34較佳地係由主要包含一種或多種金屬元素之導電材料所形成。此種金屬元素可使用銅(Cu)或鋁(Al)。以銅來作為導電材料可實現低電阻導線。此外，此處所稱之主要成份係指當全部的導電材料為100%時，該成份不少於該材料的一半。
覆蓋膜40係至少形成於該導電層34上。該覆蓋膜40係用以抑制該導電材料擴散至形成於該接觸件30上之中間層(未在圖式中顯示)，及抑制形成該接觸件之該主要成份的擴散。特別是該覆蓋膜40的膜厚較佳地為10~30nm，更佳地為30~60nm。可以SiCN膜、SiC膜、SiN膜及α-C膜來作為該覆蓋膜40。此外，此實施樣態中之該覆蓋膜40亦可稱為保護膜40。
本實施樣態之半導體元件具有包含氟原子之絕緣層(譬如該氟化碳膜24)，其係與含有金屬的膜(譬如該阻絕膜32)相接觸，且在接觸面中之氟原子含量係在預定的範圍內。具體來說，與該含金屬膜相接觸之該氟化碳膜表面上的氟原子含量係較該氟化碳膜中之氟原子的含量要低。再者，於本實施樣態之半導體元件中，在與該含金屬膜36相接觸之該氟化碳膜24表面上的碳原子含量係較該膜中碳原子的含量要高。藉由此種構造，可抑制該氟化碳膜24表面上的氟原子與該含金屬膜36反應。因此，該氟化碳膜24與該含金屬膜36可良好地附著。其結果為，可提供一種具有高可靠度之半導體元件，其中可防止該接觸件30從該接觸孔31剝離。
(半導體元件之製造方法)
接下來，詳細說明本發明之半導體元件的製造方法。本發明之半導體元件之製造方法的特徵為包含下列步驟：於基板上形成一包含氟化碳膜之中間層；形成一貫穿該中間層之接觸孔；將該基板暴露在具有含氫化合物之氣體的氣氛中；形成一阻絕金屬膜於該接觸孔的內表面上；以及形成一導電層於該接觸孔內。
本發明之其他的半導體元件製造方法的特徵為包含下列步驟：於基板上形成一氟化碳膜；在具有含氫化合物之氣體的氣氛中對該氟化碳膜的暴露表面實施加熱處理；以及於加熱處理後在該氟化碳膜上形成一含金屬膜。亦即，本發明之半導體元件的製造方法係用以形成與氟化碳膜相接觸之含金屬膜之半導體元件的製造方法，且其特徵在於包含在形成該含金屬膜前對該氟化碳膜的暴露表面實施一處理之步驟。
以下參照圖3~8，詳細說明本發明之半導體元件的製造方法之一實施樣態。此外，以下所說明之半導體元件的製造方法係顯示於圖2。然而，毋須贅言，以下所說明之製造方法亦可應用於圖1所示之半導體元件的製造方法。
首先，如圖3所示，於基板10上形成第一中間層12。該第一中間層12可利用譬如CVD(Chemical Vapor Deposition；化學氣相沉積)法來形成。此時，該第一中間層12的膜厚可為100nm~300nm。接下來，於該第一中間層12上形成第二中間層20。在形成該第二中間層20時，特別地，先形成第一絕緣層22。可以如上所述之絕緣材料來作為該第一絕緣層22。然而，較佳地係利用SiCN。可採用CVD法來作為形成方法。當形成SiCN來作為該第一絕緣層22時，可以甲烷、矽烷、單甲基矽烷(1MS)、二甲基矽烷(2MS)、三甲基矽烷(3MS)、四甲基矽烷(4MS)及矽氮烷來作為供給氣體。亦可將該等氣體混合使用。再者，除了上述氣體，亦可加入氮氣(N2 )、氨氣(NH3 )或類似的氣體來形成薄膜。該第一絕緣層22的膜厚可為5nm~60nm。
接下來，於該第一絕緣層22上形成氟化碳膜24。該氟化碳膜24可藉由譬如CVD法來形成。利用CVD法時，可考慮使用C2 F4 、C2 F6 、C3 F8 、C4 F8 、C5 F8 、C6 F6 、CH2 F2 、CHF3 或類似的氣體來作為材料氣體(供給氣體)。譬如，C5 F8 可為八氟環戊烯、八氟環戊炔或八氟環戊二烯。氫原子可部份地包含於該氟化碳膜24中。此時，可採用平行平板型CVD裝置或利用RLSA(Radial Line Slot Antenna；輻射狀槽孔天線)的微波電漿之CVD裝置來作為CVD裝置。再者，該氟化碳膜的膜厚較佳地為70nm~150nm。
接下來，於該氟化碳膜24上形成第二絕緣層26。該第二絕緣層26可以被形成為如同該第一絕緣層22。該第二絕緣層26在形成接觸孔(將敘述於後)時可被用來作為硬遮罩，或在形成接觸件30時可被用來作為蝕刻遮罩或CMP之停止層。該第二絕緣層26的膜厚較佳地為30nm~60nm。
接下來，如圖4所示，於該第二中間層20中形成接觸孔31。於此步驟中，特別地，在該第二中間層20上形成於特定區域具有開口之遮罩M1。譬如，可以光阻來作為該遮罩M1。接下來，可藉由利用遮罩M1來作為蝕刻該第二中間層20之遮罩以形成該接觸孔31。該第二中間層20之蝕刻可利用譬如濕蝕刻法或乾蝕刻法來進行。以此種方法形成的該接觸孔31係具有由該第一中間層12所形成的底表面，以及由該第一絕緣層22、氟化碳膜24及第二絕緣層26所形成的側表面。亦即，將該氟化碳膜24暴露在該接觸孔31的內表面。
接下來，圖5係顯示將該基板10暴露在含氫化合物之氣氛中。依上述方式，可在暴露於該接觸孔31內表面之該氟化碳膜24的表面上進行處理。該含氫化合物可為有機矽烷化合物及在矽烷化合物中有至少一個或更多的氫原子被鍵結至矽之化合物。譬如，該化合物可為單甲基矽烷(1MS)、二甲基矽烷(2MS)、三甲基矽烷(3MS)、四甲基矽烷(4MS)、SiH4 及Si2 H6 。
於此步驟中，處理氣氛的溫度較佳地為200℃~400℃。當處理氣氛的溫度小於200℃時，則無法對該氟化碳膜24的表面進行適當的處理。於此步驟中，該含氫化合物的濃度較佳地為20~100%，更佳地為100%。當小於20%時，則無法減少該表面上的氟原子濃度。於該處理氣氛中，在上述範圍內，除該含氫化合物外亦可包含惰性氣體，譬如Ar。
在將該基板10暴露在該含氫化合物之氣氛中的步驟中，可將該基板10暴露在產生有該含氫化合物之電漿之氣氛中。於此情況下，平行平板型電漿產生器或使用RLSA(輻射狀槽孔天線)之微波電漿產生器可被用作為產生該含氫化合物之電漿的方法。當利用微波電漿產生器時，可獲得低能量電漿，並具有抑制對該基板10之損傷的優點。
當將該基板10暴露至該含氫化合物之氣氛中，在該氟化碳膜24的暴露表面上會發生反應，將參照圖6說明於後。圖6a~6c係說明該氟化碳膜表面的情況。圖6a係顯示在將該基板10暴露在該含氫化合物之氣氛中之前，該氟化碳膜表面的結構。圖6b及6c係顯示將該基板10暴露在該含氫化合物之氣氛中的步驟過程中，發生在該表面上的反應的情況。以下係以三甲基矽烷被使用作為含氫化合物的狀況來說明。
將該基板10暴露在該含氫化合物之氣氛中的步驟，亦即對氟化碳膜24的表面進行處理的步驟之條件將敘述於後。以下係以三甲基矽烷被使用作為含氫化合物的狀況來說明。具體來說，形成薄膜的條件較佳地係：處理溫度為380℃、形成壓力為180mTorr、三甲基矽烷的流速為100sccm、Ar流速為2000sccm、微波電力為4500W以及RF偏壓電力為0~10W。再者，處理時間較佳地為6秒至13秒。此外，以下係以三甲基矽烷被使用作為含氫化合物且無電漿的狀況來說明(由於只使用氣體，係不使用微波電力及RF偏壓電力)。具體來說，形成薄膜的條件較佳地係如下：3MS/Ar的氣體濃度為20%~100%(氣體總量可為420sccm)、形成壓力為2Torr~10Torr、處理時間為30秒~7200秒、處理溫度為200~400℃。此外，最佳處理條件係如下：形成壓力為10Torr、3MS/Ar的氣體濃度為100%、處理時間為60秒、處理溫度為380℃。
於本發明中有二個重要反應，其中一個重要反應是由三甲基矽烷(3MS)所提供的氫原子會移除CFx 膜表面上的氟原子。該氫原子與氟原子會結合而形成氟化氫(HF)。另一個重要反應是對CFx 膜表面上的氟原子移除所造成之碳原子進行封端(cap)。譬如，Si(CH3 )3 可以被用來封端碳原子。如前所述，氟原子與碳原子的原子比率(F/C)對本發明來說是非常重要的數值。
接下來，於該接觸孔31中形成該接觸件30。圖7係顯示在形成該接觸件30時，首先，阻絕膜32係至少形成於該接觸孔31的內表面上。可利用譬如濺鍍法來形成該阻絕膜32。接下來，形成導電材料層35(其係該導電層34)，以覆蓋該接觸孔31內部及覆蓋於該第二中間層20上。該導電層35較佳地主要包含銅。可利用濺鍍法、電鍍法或無電電鍍法來形成該導電層35。
接下來，如圖8所示，於暴露該中間層20的上表面後移除該導電材料層35及該阻絕膜32的一部分。可藉由譬如CMP(化學機械研磨)法來移除該導電材料層35及該阻絕膜32。藉此，可在該接觸孔31內形成該接觸件30。
接下來，如圖2所示，該覆蓋膜40係至少形成於該接觸件30上。該覆蓋膜40可由譬如SiCN膜、SiC膜、SiN膜或α-C膜形成。該覆蓋膜40係用以防止形成該接觸件30之導電材料擴散至形成於該接觸件30上之該中間層(未在圖示中顯示)。可利用上述步驟來製造本實施樣態之半導體元件。
根據本實施樣態之半導體元件的製造方法，暴露在該接觸孔31內表面之該氟化碳膜24的表面，可藉由於形成該接觸孔31後，將該基板10表面暴露在具有含氫化合物之氣體的氣氛中來進行處理。具體來說，可移除氟化碳膜24表面上之氟原子。其可將該氟化碳膜24上之氟原子含量維持在預定的範圍內。其結果為，可增加該接觸件30被填充在該接觸孔31內之附著性，以製造具有高可靠度的半導體元件。此外，該接觸件30之附著性可利用SEM(Scanning Electron Microscopy；掃描式電子顯微鏡)或目視觀察來驗證。
M1．．．遮罩
10．．．基板
12．．．第一中間層
15．．．低介電常數有機薄膜
17．．．絕緣層
18．．．介層孔
20．．．第二中間層
22．．．第一絕緣層
23．．．介層插塞
24．．．氟化碳膜(低介電常數薄膜)
26．．．第二絕緣層
30．．．接觸件
31．．．接觸孔
32．．．阻絕膜
34．．．導電層
35．．．導電材料層(導電層)
36．．．含金屬膜
40．．．覆蓋膜
圖1係有關一實施樣態之第一半導體元件之剖面圖。
圖2係有關該實施樣態之第二半導體元件之剖面圖。
圖3係有關該實施樣態之半導體元件之製造步驟中的其中一個步驟之剖面圖。
圖4係有關該實施樣態之半導體元件之製造步驟中的其中一個步驟之剖面圖。
圖5係有關該實施樣態之半導體元件之製造步驟中的其中一個步驟之剖面圖。
圖6a係有關該實施樣態之半導體元件之製造方法中，氟化碳膜的一表面於覆蓋膜之形成步驟中的情況。
圖6b係有關該實施樣態之半導體元件之製造方法中，氟化碳膜的一表面於覆蓋膜之形成步驟中的情況。
圖6c係有關該實施樣態之半導體元件之製造方法中，氟化碳膜的一表面於覆蓋膜之形成步驟中的情況。
圖7係有關該實施樣態之半導體元件之製造方法中的其中一個步驟之剖面圖。
圖8係有關該實施樣態之半導體元件之製造方法中的其中一個步驟之剖面圖。
10．．．基板
12．．．第一中間層
20．．．第二中間層
22．．．第一絕緣層
24．．．氟化碳膜(低介電常數薄膜)
26．．．第二絕緣層
30．．．接觸件
31．．．接觸孔
32．．．阻絕膜
34．．．導電層
40．．．覆蓋膜

Claims (20)

  1. 一種半導體元件，其係包含：一形成於基板上之氟化碳膜；以及一形成於該氟化碳膜上之含金屬膜，其中與該含金屬膜相接觸之該氟化碳膜表面上的氟原子含量係較該氟化碳膜中的氟原子含量要低，且其中該氟化碳膜之該表面含有C-Si鍵結。
  2. 如申請專利範圍第1項之半導體元件，其中該含金屬膜至少含有鉭(Ta)。
  3. 一種半導體元件，其係包含：一形成於基板上之氟化碳膜；以及一含金屬膜，其係形成於該氟化碳膜上，其中以XPS分析法對與該含金屬膜相接觸之該氟化碳膜表面所測得的氟原子含量為不大於50%，且其中與該含金屬膜相接觸之該氟化碳膜表面上的氟原子含量係較該氟化碳膜中的氟原子含量要低。
  4. 一種半導體元件，其係包含：一基板；一形成於該基板上之中間層，其具有一至少包含氟化碳膜之複層；以及一貫穿該中間層之接觸件(contact)，其中與該接觸件相接觸之該氟化碳膜表面上的氟原子含量係較該膜中之氟原子的含量要低，且其中該氟化碳膜之該表面含有C-Si鍵結。
  5. 如申請專利範圍第4項之半導體元件，其中該中間層包含該氟化碳膜以及一無機絕緣層所形成的疊層構造。
  6. 如申請專利範圍第5項之半導體元件，其中該接觸件包含一導電層及一阻絕膜，該阻絕膜係位於該導電層與該中間層之間，且該阻絕膜至少含有鉭。
  7. 一種半導體元件之製造方法，其步驟包含：於基板上形成一氟化碳膜；將該氟化碳膜表面暴露在一具有含氫化合物之氣體的氣氛中，該含氫化合物包含Si-H鍵結；以及於氟化碳膜上形成一含金屬膜。
  8. 如申請專利範圍第7項之製造方法，其中該基板係暴露在200℃~400℃的溫度。
  9. 如申請專利範圍第7項之製造方法，其中該含氫化合物係有機矽烷。
  10. 如申請專利範圍第9項之製造方法，其中該有機矽烷至少包含單甲基矽烷、二甲基矽烷、或三甲基矽烷。
  11. 如申請專利範圍第7項之製造方法，其中與該含金屬膜相接觸之該氟化碳膜表面上的氟原子含量係較該氟化碳膜中的氟原子含量要低。
  12. 如申請專利範圍第7項之製造方法，其中該暴露步驟在該氟化碳膜之該表面上形成C-Si鍵結。
  13. 如申請專利範圍第7項之製造方法，其中該含氫化 合物包含矽烷或二矽烷。
  14. 一種半導體元件之製造方法，其步驟包含：形成一中間層，其係包含位於基板上的氟化碳膜；形成一貫穿該中間層之接觸孔；將該接觸孔之內表面暴露至包含Si-H鍵結的含氫化合物之氣氛；於該接觸孔的該內表面上形成一阻絕金屬膜；以及於該接觸孔內形成一導電層。
  15. 如申請專利範圍第14項之製造方法，其中該基板所暴露氣氛的溫度係不小於200℃。
  16. 如申請專利範圍第15項之製造方法，其中該基板所暴露氣氛的溫度係不大於400℃。
  17. 如申請專利範圍第16項之製造方法，其中該含氫化合物係有機矽烷。
  18. 如申請專利範圍第17項之製造方法，其中該導電層主要含有銅。
  19. 如申請專利範圍第18項之製造方法，其中該氟化碳膜之形成係利用至少一種選自由C2 F4 、C2 F6 、C3 F8 、C4 F8 、C5 F8 、C6 F6 、CH2 F2 及CHF3 組成的群之氣體。
  20. 如申請專利範圍第14項之製造方法，其中與該接觸孔中的該阻絕金屬膜相接觸之該氟化碳膜表面上的氟原子含量係較該氟化碳膜中的氟原子含量要低。
TW098124799A 2008-07-24 2009-07-23 半導體元件及其製造方法 TWI399811B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/220,625 US7902641B2 (en) 2008-07-24 2008-07-24 Semiconductor device and manufacturing method therefor

Publications (2)

Publication Number Publication Date
TW201023267A TW201023267A (en) 2010-06-16
TWI399811B true TWI399811B (zh) 2013-06-21

Family

ID=41567887

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098124799A TWI399811B (zh) 2008-07-24 2009-07-23 半導體元件及其製造方法

Country Status (3)

Country Link
US (1) US7902641B2 (zh)
TW (1) TWI399811B (zh)
WO (1) WO2010010668A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135303A (ja) * 2004-10-05 2006-05-25 Tokyo Electron Ltd プラズマ成膜方法及びプラズマ成膜装置、並びにプラズマ成膜装置に用いられる記憶媒体
TW201044462A (en) * 2009-01-22 2010-12-16 Tokyo Electron Ltd A method for manufacturing semiconductor devices

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872402A (en) * 1995-05-30 1999-02-16 Sony Corporation Interlayer insulating film for semiconductor device
US6211065B1 (en) * 1997-10-10 2001-04-03 Applied Materials, Inc. Method of depositing and amorphous fluorocarbon film using HDP-CVD
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
US20010022398A1 (en) * 1998-08-11 2001-09-20 Alfred Grill Method and materials for integration of fluorine-containing low-k dielectrics
US6528865B1 (en) * 1999-01-22 2003-03-04 Intel Corporation Thin amorphous fluorocarbon films
TW530380B (en) * 2000-09-11 2003-05-01 Tokyo Electron Ltd Semiconductor device and fabrication method therefor
TW556312B (en) * 1999-03-15 2003-10-01 Sony Corp Process for producing semiconductor device
US20040161946A1 (en) * 2002-06-24 2004-08-19 Hsin-Yi Tsai Method for fluorocarbon film depositing
US6875693B1 (en) * 2003-03-26 2005-04-05 Lsi Logic Corporation Via and metal line interface capable of reducing the incidence of electro-migration induced voids
TW200721443A (en) * 2005-06-20 2007-06-01 Univ Tohoku Interlayer insulation film and wiring structure, and method of producing the same
US20070275558A1 (en) * 2006-05-29 2007-11-29 Nec Electronics Corpoation Method for manufacuturing semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10199976A (ja) 1997-01-10 1998-07-31 Sony Corp 多層配線の製造方法
JP4355039B2 (ja) * 1998-05-07 2009-10-28 東京エレクトロン株式会社 半導体装置及び半導体装置の製造方法
US6846737B1 (en) * 2000-08-15 2005-01-25 Intel Corporation Plasma induced depletion of fluorine from surfaces of fluorinated low-k dielectric materials
JP2004266008A (ja) * 2003-02-28 2004-09-24 Toshiba Corp 半導体装置の製造方法
JPWO2005013356A1 (ja) * 2003-07-18 2007-09-27 日本電気株式会社 溝配線を有する半導体装置および半導体装置の製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872402A (en) * 1995-05-30 1999-02-16 Sony Corporation Interlayer insulating film for semiconductor device
US6211065B1 (en) * 1997-10-10 2001-04-03 Applied Materials, Inc. Method of depositing and amorphous fluorocarbon film using HDP-CVD
US20010022398A1 (en) * 1998-08-11 2001-09-20 Alfred Grill Method and materials for integration of fluorine-containing low-k dielectrics
US6528865B1 (en) * 1999-01-22 2003-03-04 Intel Corporation Thin amorphous fluorocarbon films
TW556312B (en) * 1999-03-15 2003-10-01 Sony Corp Process for producing semiconductor device
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
TW530380B (en) * 2000-09-11 2003-05-01 Tokyo Electron Ltd Semiconductor device and fabrication method therefor
US20040161946A1 (en) * 2002-06-24 2004-08-19 Hsin-Yi Tsai Method for fluorocarbon film depositing
US6875693B1 (en) * 2003-03-26 2005-04-05 Lsi Logic Corporation Via and metal line interface capable of reducing the incidence of electro-migration induced voids
TW200721443A (en) * 2005-06-20 2007-06-01 Univ Tohoku Interlayer insulation film and wiring structure, and method of producing the same
US20070275558A1 (en) * 2006-05-29 2007-11-29 Nec Electronics Corpoation Method for manufacuturing semiconductor device

Also Published As

Publication number Publication date
US7902641B2 (en) 2011-03-08
US20100019356A1 (en) 2010-01-28
WO2010010668A1 (en) 2010-01-28
TW201023267A (en) 2010-06-16

Similar Documents

Publication Publication Date Title
US7612452B2 (en) Method for manufacturing a semiconductor device and semiconductor device
JP5267130B2 (ja) 半導体装置およびその製造方法
US8384217B2 (en) Increasing reliability of copper-based metallization structures in a microstructure device by using aluminum nitride
US6255217B1 (en) Plasma treatment to enhance inorganic dielectric adhesion to copper
TWI291742B (en) Reliability improvement of SiOC etch stop with trimethylsilane gas passivation in Cu damascene interconnects
US7910476B2 (en) Adhesion and minimizing oxidation on electroless CO alloy films for integration with low K inter-metal dielectric and etch stop
KR20080016463A (ko) 반도체 장치의 제조 방법
KR20090097827A (ko) 반도체 장치 및 그 제조 방법
TWI413212B (zh) 半導體裝置及其製造方法
US6790778B1 (en) Method for capping over a copper layer
JP4419025B2 (ja) 半導体装置の製造方法
TWI424473B (zh) 半導體裝置及其製造方法
EP1037276A1 (en) Method for forming a porous silicon dioxide film
JP2007027347A (ja) 半導体装置およびその製造方法
TWI399811B (zh) 半導體元件及其製造方法
US8334204B2 (en) Semiconductor device and manufacturing method therefor
JP4747755B2 (ja) 有機絶縁膜とその作製方法，及び有機絶縁膜を用いた半導体装置
JP2010080607A (ja) 半導体装置の製造方法
US20050062164A1 (en) Method for improving time dependent dielectric breakdown lifetimes
JP2001144180A (ja) 多層配線構造及びその製造方法
JP4006720B2 (ja) 半導体装置及びその製造方法
KR101005740B1 (ko) 반도체 소자의 구리배선 형성방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees