KR20090097827A - 반도체 장치 및 그 제조 방법 - Google Patents

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타카아키 마츠오카
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도쿄엘렉트론가부시키가이샤
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Abstract

(과제) 반도체의 제조 공정에 있어서, 층간 절연막으로의 대미지를 극력 억제하는 것이 가능한 배선의 환원 처리 방법의 개발.
(해결 수단) 본 발명은, 기판 상에 도전 부재 및 절연막을 갖는 반도체 장치의 제조 방법으로서, 당해 방법은, 기판 상에 도전 부재를 형성하는 공정, 당해 도전 부재 상에 절연막을 형성하는 공정, 당해 도전 부재 상의 절연막을 제거하는 공정, 당해 도전 부재 상의 산화된 영역을 환원하기 위하여 유기 실란 가스 및 수소 가스를 블로우하는 공정으로 이루어지며, 여기에서 당해 도전 부재 상의 산화된 영역은, 당해 절연막이 제거되었을 때에 형성되는 것을 특징으로 한다.
절연 부재, 절연막, 환원, 블로우

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 그 제조 방법에 있어서 배선 부재(도전 부재)를 환원하는 방법에 관한 것이다.
일본공개특허공보 2004-71956호에 개시되어 있는 바와 같이, 에칭 공정이나 애싱(ashing) 공정, 그 후의 세정 공정을 거쳐, 노출된 구리(Cu) 배선은 용이하게 산화되어 버린다. 구리(Cu) 배선의 산화부를 제거하기 위하여, 상부 배선층 형성의 전(前) 처리로서, 종래부터, NH3 등의 환원 가스나 불활성 가스를 이용하여 기판을 가열한 상태에서 환원 처리를 행하거나, 아르곤(Ar) 플라즈마에 의하여 역(逆) 스퍼터링을 행하여 산화 구리를 제거하는 것 등이 행해지고 있다.
그러나, 환원 가스나 불활성 가스를 이용하여 가열 하에서 환원 처리를 행하면 불소나 탄소를 주성분으로 하는 층간 절연막에 대미지(damage)를 준다. 아르곤(Ar)을 이용한 스퍼터에 의해 행하면, 재(再) 스퍼터된 구리(Cu)가 층간 절연막의 측벽에 퇴적하여, 디바이스의 특성을 열화시킨다. 또한 아르곤(Ar)은 구리(Cu) 에 대한 에너지의 이전 효율이 낮아, 효율적으로 산화 구리(CuO 또는 Cu2O)를 제거할 수 없다. 한편, 층간 절연막을 구성하는 특히 탄소나 불소로의 에너지 이전 효율이 높기 때문에 층간 절연막으로의 대미지를 준다는 문제점이 있었다. 환원 처리 후에 행해지는 배리어막 형성 공정에서는, 스퍼터(PVD)법이 이용되는 경우가 많아, 그 경우에는 더욱 층간 절연막의 측벽에 큰 대미지를 주게 된다.
상기 관점으로부터, 층간 절연막으로의 대미지를 극력 억제하는 것이 가능한 배선의 환원 처리 방법의 개발이 요망되고 있었다.
본 발명은, 반도체 장치의 제조 방법(듀얼 대머신(Dual Damascene)법 등)에 관한 것이다. 반도체 장치의 제조 방법에 있어서, 도전 부재가 매립(embeded)된 제1 층간 절연막 상에 제2 층간 절연막이 형성되고, 그곳에 비어홀 및 배선홈이 형성된 경우, 당해 도전 부재는 통상 공기에 노출된다. 그 경우, 상기 도전 부재는 산화되기 때문에 환원 처리가 필요해진다.
본 발명의 특징 중 하나는 당해 환원 처리에 관한 것으로, 본 발명은, 유기 실란 가스 및 수소를 산화된 도전 부재에 블로우(blow)하는 것을 특징으로 한다. 즉, 본 발명은, 예를 들면 이하와 같다.
본 발명의 일 형태는, 기판의 상방에 도전 부재 및 절연층이 형성된 반도체 장치의 제조 방법으로서, 기판의 상방에 도전 부재를 형성하고, 당해 도전 부재 상에 절연층을 형성하는 공정, 당해 도전 부재의 상방에 존재하는 상기 절연층을 제거하는 공정 및, 당해 도전 부재 상에 존재하는 산화 영역을 환원하기 위하여 유기 실란 가스와 수소 가스를 블로우하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법이어도 좋다.
상기 제조 방법에 의해 반도체 장치를 제조함으로써, 비어홀(via hole) 및 배선홈 내의 층간 절연막 등의 측벽에 주어지는 대미지를 극력 적게 하면서, 산화된 배선을 환원하는 것이 가능하다. 특히, 층간 절연막으로서 플루오로카본 등을 이용한 경우, 플루오로카본막은 환원 처리에 의하여 발생하는 대미지 내성이 낮기 때문에, 상기 방법을 이용하는 것은 보다 유효하다. 층간 절연막으로의 대미지를 극력 적게 함으로써, 도전 부재와 층간 절연막과의 밀착성을 높일 수 있어, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
당해 블로우하는 공정은, 마이크로파를 적용함으로써, 유기 실란 가스와 수소 가스를 여기(excitation)하는 공정을 추가로 포함해도 좋다. 당해 수단을 반도체의 제조 방법에 적용함으로써, 예를 들면, 저온에서의 환원 처리가 필요한 경우에라도, 마이크로파를 이용하여 가스를 여기시킴으로써, 효과적으로 배선 재료의 산화 부분을 환원할 수 있다. 예를 들면, 열에 약한 층간 절연막을 이용하고 있는 경우 등에 효과적이다.
당해 블로우하는 공정은, 당해 기판의 온도를 150℃ 내지 350℃의 범위로 상승시켜, 유기 실란 가스 및 수소 가스를 블로우해도 좋다. 당해 수단을 반도체의 제조 방법에 적용함으로써, 단순히 배선 재료의 산화 부분에 유기 실란 가스 및 수소 가스를 블로우한 경우와 비교하여, 보다 효과적으로 산화 부분의 환원을 행하는 것이 가능하다.
당해 블로우하는 공정은, 당해 기판의 온도를 150℃ 내지 300℃의 범위로 상승시켜, 유기 실란 가스 및 수소 가스를 블로우해도 좋다. 당해 수단을 반도체의 제조 방법에 적용함으로써, 단순히 배선 재료의 산화 부분에 유기 실란 가스 및 수소 가스를 블로우한 경우와 비교하여, 보다 효과적으로 산화 부분의 환원을 행하는 것이 가능하다.
당해 유기 실란 가스는 메틸실란 가스(Si(CH3)x)라도 좋다. 당해 유기 실란 가스는, 모노메틸실란 가스, 디메틸실란 가스, 트리메틸실란 가스 혹은 테트라메틸실란 가스 등이라도 좋다. 당해 블로우하는 공정은, 당해 유기 실란 가스를 블로우한 후에, 수소 가스를 블로우하는 공정을 포함해도 좋다. 당해 도전 부재는, 구리를 포함한 재료로 형성되어도 좋다. 상기 절연막은 플루오로카본막, 또는 SiCN막이어도 좋다.
본 발명의 다른 형태는, 기판의 상방에 다층의 절연층을 갖는 반도체 장치의 제조 방법으로서, 당해 다층 절연층 내에 도전 부재를 형성하는 공정, 당해 다층 절연층의 일부를 제거하는 공정 및, 당해 다층 절연층의 일부를 제거함으로써 혹은 당해 다층 절연층을 세정함으로써, 당해 도전 부재가 산화된 경우에, 당해 도전 부재의 산화된 부분에 유기 실란 가스와 수소를 블로우함으로써 환원하는 공정을 포 함하는 것을 특징으로 하는 반도체 장치의 제조 방법이어도 좋다.
상기 제조 방법에 의해 반도체 장치를 제조함으로써, 비어홀 및 배선홈 내의 층간 절연막 등의 측벽에 주어지는 대미지를 극력 적게 하면서, 산화된 배선을 환원하는 것이 가능하다. 특히, 층간 절연막으로서 플루오로카본 등을 이용한 경우, 플루오로카본막은 환원 처리에 의하여 발생하는 대미지로의 내성이 낮기 때문에, 상기 방법을 이용하는 것은 보다 유효하다. 층간 절연막으로의 대미지를 극력 적게 함으로써, 도전 부재와 층간 절연막과의 밀착성을 높일 수 있어, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
당해 제거하는 공정은, 당해 다층 절연층에 개구부를 형성하는 공정을 포함해도 좋다. 당해 방법은, 당해 도전 부재의 산화된 부분을 환원 후, 당해 개구부에 배리어막을 형성하는 공정을 포함해도 좋다. 당해 배리어막은 탄탈(Ta) 및/또는 질화 탄탈(TaN)에 의하여 형성되어도 좋다. 당해 배리어막은, 티탄(Ti) 및/또는 질화 티탄(TiN)으로 형성되어도 좋다. 당해 방법은, 당해 배리어막을 형성한 후, 당해 개구부에 다른 도전 부재를 형성하는 공정을 포함해도 좋다. 당해 다층 절연층은, 다른 두 종류의 절연막으로 이루어져 있어도 좋다.
본 발명의 다른 형태는, 기판의 상방에 도전 부재가 매립된 층간 절연막을 형성하는 공정, 당해 도전 부재 및 층간 절연막 상에 에치 스톱막(etch-stop layer)을 형성하는 공정, 당해 도전 부재에 접하고 있는 당해 에치 스톱막을 제거하는 공정 및, 당해 도전 부재에 유기 실란 가스와 수소 가스를 블로우하는 공정을 포함하는 제조 방법에 의하여 제조된 반도체 장치라도 좋다.
상기 제조 방법에 의해 반도체를 제조함으로써, 비어홀 및 배선홈 내의 층간 절연막 등의 측벽에 주어지는 대미지를 극력 적게 하면서, 산화된 배선을 환원하는 것이 가능하다. 특히, 층간 절연막으로서 플루오로카본 등을 이용한 경우, 플루오로카본막은 환원 처리에 의하여 발생하는 대미지로의 내성이 낮기 때문에, 상기 방법을 이용하는 것은 보다 유효하다. 층간 절연막으로의 대미지를 극력 적게 함으로써, 도전 부재와 층간 절연막과의 밀착성을 높일 수 있어, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
당해 방법은, 당해 에치 스톱막을 형성한 후, 당해 에치 스톱막 상에 다른 층간 절연막을 형성하는 공정을 추가로 포함해도 좋다. 당해 방법은, 당해 에치 스톱막을 제거하기 전에, 당해 다른 층간 절연막을 관통하는 개구부를 형성하는 공정을 포함해도 좋다.
당해 블로우하는 공정은, 마이크로파를 적용함으로써, 당해 유기 실란 가스와, 수소 가스를 여기시키는 것을 포함해도 좋다. 당해 수단을 반도체의 제조 방법에 적용함으로써, 단순히 배선 재료의 산화 부분에 유기 실란 가스 및 수소 가스를 블로우한 경우와 비교하여, 보다 효과적으로 산화 부분의 환원을 행하는 것이 가능하다.
당해 블로우하는 공정은, 당해 기판의 온도를 150℃ 내지 350℃의 범위로 상승시켜, 당해 유기 실란 가스와, 수소 가스를 블로우해도 좋다. 당해 수단을 반도체의 제조 방법에 적용함으로써, 단순히 배선 재료의 산화 부분에 유기 실란 가스 및 수소 가스를 블로우한 경우와 비교하여, 보다 효과적으로 산화 부분의 환원을 행하는 것이 가능하다.
당해 유기 실란 가스는, 트리메틸실란 가스이어도 좋다.
본 발명의 다른 형태는, 기판 상에 복수의 배선층을 형성하는 공정에 있어서, 서로의 배선층 사이의 콘택트부를 유기 실란 가스와 수소 가스를 이용하여 블로우하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법이어도 좋다.
당해 블로우하는 공정은, 당해 유기 실란 가스와 수소 가스에 마이크로파를 적용하는 공정을 추가로 포함해도 좋다. 당해 블로우하는 공정은, 당해 기판의 온도를 150℃ 내지 350℃의 범위로 상승시켜, 유기 실란 가스와 수소 가스를 블로우해도 좋다.
상기 제조 방법에 의해 반도체를 제조함으로써, 비어홀 및 배선홈 내의 층간 절연막 등의 측벽에 주어지는 대미지를 극력 적게 하면서, 산화된 배선을 환원하는 것이 가능하다. 특히, 층간 절연막으로서 플루오로카본 등을 이용한 경우, 플루오로카본막은 환원 처리에 의하여 발생하는 대미지로의 내성이 낮기 때문에, 상기 방법을 이용하는 것은 보다 유효하다. 층간 절연막으로의 대미지를 극력 적게 함으로써, 도전 부재와 층간 절연막과의 밀착성을 높일 수 있어, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
(발명을 실시하기 위한 최량의 형태)
우선, 본 발명의 반도체 장치의 제조 방법에 대하여 설명한다. 본 발명에 따른 반도체 장치의 제조 방법으로서, 예를 들면, 종래의 듀얼 대머신(Dual Damascene)법, 싱글 대머신(Single Damascene)법 등을 채용할 수 있다. 본 발명에 따른 반도체 장치의 제조 방법에는, 구체적으로는 이하의 공정이 포함된다.
기판의 상방에 도전 부재가 매립된 제1 층간 절연막을 형성하는 공정,
① 제1 층간 절연막 및 당해 도전 부재의 위에 에치 스톱막을 형성하는 공정,
② 당해 에치 스톱막 상에 제2 층간 절연막 및 캡층(cap layer)을 형성하는 공정,
③ 형성된 제2 층간 절연막 및 캡층을 관통하는 비어홀(via hole) 및 배선홈을 형성하는 공정,
④ 에칭에 의해 당해 에치 스톱막을 제거하는 공정,
⑤ 외부로 노출된 당해 도전 부재의 표면, 그리고, 당해 비어홀 및 배선홈 내의 측벽에 유기 실란 가스 및 수소를 블로우하는 공정,
⑥ 당해 비어홀 및 배선홈 내의 측벽에 배리어막을 형성하는 공정,
⑦ 당해 비어홀 및 배선홈 내에 도전 부재를 퇴적하는 공정 및,
⑧ 당해 도전 부재가 당해 비어홀 및 배선홈 내에만 남도록, CMP에 의하여 캡막을 따라서 연마하는 공정.
이하, 도1∼9 를 따라서 상기 각 공정을 구체적으로 설명한다. 도1 은, 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다. 도1 에는, 기판(1) 상에 제1 층간 절연막(2)이 형성되어 있고, 제1 층간 절연막(2) 중에는 도전 부재(3)가 매립되어 있다. 그리고, 제1 층간 절연막(2) 및 도전 부재(3) 상에는 에치 스톱막(4)이 형성되어 있다.
제1 층간 절연막(2)의 형성은, 예를 들면, CVD(Chemical Vapor Deposition)법에 의해 행할 수 있다. 이때, 제1 층간 절연막(2)의 막두께는, 약 100nm∼300nm로 할 수 있다. 제1 층간 절연막(2)으로서, 예를 들면, 산화 실리콘(SiO2), 질화 실리콘(SixNy), 탄질화 실리콘(SiCN), SiON, SiCOH, CHx, CFx 등을 이용할 수 있다.
한편, 도전 부재는, 예를 들면, 1종 이상의 금속 원소를 주성분으로 하는 도전 재료로 이루어지는 것이 바람직하다. 도전 부재는, 구리를 주성분으로 하는 것이 바람직하다. 도전 부재로서 구리를 이용함으로써, 저(低)저항인 배선을 실현할 수 있다. 도전 부재로서, 그 외 알루미늄 등을 이용할 수도 있다. 또한, 여기에서 주성분이란, 도전 부재의 전체를 100%로 했을 때, 약 50% 이상의 비율을 차지하는 성분인 것을 의미해도 좋다. 도전 부재(3)의 형성은, 스퍼터법, 전해 도금법 또는 무전해 도금법 등을 이용할 수 있다.
한편, 에치 스톱막(4)의 형성 방법으로서는, 예를 들면, CVD법을 채용할 수 있다. 에치 스톱막(4)의 재질로서는, 예를 들면, 산화 실리콘(SiO2), 질화 실리콘(SixNy), 탄화 실리콘(SiC) 및 탄질화 실리콘(SiCN), SiON, SiCO, SiCHO 등을 이용할 수 있다. 에치 스톱막(4)의 재질로서 SiCN을 이용하는 경우, 그 성막 가스로서는, 메탄 및 실란, 모노메틸실란(MMS), 디메틸실란(DMS), 트리메틸실란(TMS), 테트라메틸실란(TMS), 실라잔 등을 들 수 있다. 이들 가스는 혼합하여 이용할 수 있 다. 또한, 전술의 가스에 더하여, 질소(N2), 암모니아(NH3) 등을 첨가하여 성막해도 좋다. 에치 스톱막(4)의 막두께는, 약 5nm∼60nm로 할 수 있다.
다음으로 도2 에 대하여 설명한다. 도2 는, 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다. 도2 는, 도1 에서 설명한 에치 스톱막(4)의 위에 추가로 제2 층간 절연막(5)을 형성하는 공정이다.
제2 층간 절연막의 형성 방법으로서는, 예를 들면, CVD법 등을 들 수 있다. 제2 층간 절연막으로서, 예를 들면, 산화 실리콘(SiO2), 질화 실리콘(SixNy), 탄질화 실리콘(SiCN), SiON, SiCOH, CHx, CFx 등을 이용할 수 있다. 제2 층간 절연막은, 예를 들면, 탄소 원자(C) 및 불소 원자(F)로 합성되어 있는 플루오로카본막인 것이 보다 바람직하다. 여기에서 말하는 플루오로카본막은, 예를 들면 그 막 중의 구성 성분인 탄소 원자와 불소 원자가 거의 1 : 1의 비율인 CF막인 것을 의미해도 좋다. 또한, CF막은 예를 들면, 탄소 원자와 불소 원자를 그 막의 구성 성분으로서 95% 이상 포함하고 있고, 그 외의 성분을 약 5% 이하 포함하고 있는 막이라도 좋다.
CVD법에 의하여 제2 층간 절연막으로서 플루오로카본막을 형성하는 경우, 원료 가스(성막 가스)로서는, C2F4, C2F6, C3F8, C4F8, C5F8, C6F6, CH2F2, CHF3 등을 이용할 수 있다. 성막된 플루오로카본막 중에는, 일부 수소가 포함되어 있어도 좋다. 이때, CVD 장치로서는, 평행 평판형의 CVD 장치 혹은, RLSA(레이디얼 라인 슬롯 안테나)를 이용하여 마이크로파 플라즈마를 이용한 CVD 장치 중 어느 하나를 이용할 수도 있다. 또한, 제2 층간 절연막의 막두께는, 70nm∼280nm인 것이 바람직하다.
다음으로 도3 에 대하여 설명한다. 도3 은, 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다. 도3 은, 도2 에서 설명한 제2 층간 절연막(5)의 위에 추가로 캡막(6)을 형성하는 공정이다.
한편, 캡막(6)의 형성 방법으로서는, 예를 들면, CVD법을 채용할 수 있다. 캡막(6)의 재질로서는, 예를 들면, 산화 실리콘(SiO2), 질화 실리콘(SixNy), 탄화 실리콘(SiC) 및 탄질화 실리콘(SiCN), SiON, SiCO, SiCHO 등을 이용할 수 있다. 캡막(6)의 재질로서 SiCN을 이용하는 경우, 그 성막 가스로서는, 메탄 및 실란, 모노메틸실란(MMS), 디메틸실란(DMS), 트리메틸실란(TMS), 테트라메틸실란(TMS), 실라잔 등을 들 수 있다. 이들 가스는 혼합하여 이용할 수 있다. 또한, 전술의 가스에 더하여, 질소(N2), 암모니아(NH3) 등을 첨가하여 성막해도 좋다. 캡막(6)의 막두께는, 약 30nm∼60nm로 할 수 있다.
또한, 에치 스톱막(4)과 캡막(6)은 동일한 재료를 이용하는 것이 가능하지만, 이들은 서로 동일한 재료를 이용해도 좋고, 혹은 서로 다른 재료를 이용해도 좋다. 캡막(6)은, 비어홀 및 배선홈(후술함)을 형성할 때의 패터닝에 있어서, 제2 층간 절연막의 하드 마스크의 역할을 수행할 수 있다. 또한, 캡막은, 비어홀 및 배선홈 내의 도전 부재를 충전한 후의 CMP 공정의 에칭 스토퍼의 역할을 수행할 수 있다. 또한, 캡막은, 도전 부재를 충전했을 때에, 상면으로부터 제2 층간 절연막 중으로 도전 부재가 확산하는 것을 방지할 수 있다.
다음으로 도4 에 대하여 설명한다. 도4 는, 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다. 도4 는, 도3 에 나타나 있는 제2 층간 절연막(5) 및 캡막(6)을 관통하는 비어홀 및 배선홈(7)을 형성하는 공정이다. 이 공정에서는 구체적으로, 캡막(6)의 위에, 소정의 영역에 개구를 갖는 마스크를 형성한다. 마스크로서는, 예를 들면, 레지스트를 이용할 수 있다. 이어서, 제2 층간 절연막(5) 및 캡막(6)을 에칭하여, 비어홀 및 배선홈(7)을 형성할 수 있다. 당해 에칭은, 예를 들면, 웨트 에칭법 또는 드라이 에칭법에 의해 실행할 수 있다.
다음으로 도5 에 대하여 설명한다. 도5 는, 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다. 도5 는, 도4 에서 비어홀 및 배선홈(7)이 형성된 후, 노출된 에치 스톱막(4)을 에칭에 의해 추가로 제거하는 공정이다. 당해 에칭은, 예를 들면, 웨트 에칭법 또는 드라이 에칭법에 의해 실행할 수 있다. 당해 공정이 실행되면, 도전 부재(3)가 외부에 노출함으로써 외기(外氣)에 노출되기 때문에, 도전 부재의 표면의 일부(8)가 산화되어, CuO, Cu2O가 형성된다.
에치 스톱막(4)을 에칭에 의해 제거한 후, 통상, 세정 공정이 실행된다. 이 공정에 있어서, 통상 상기 도전 부재는 외기에 노출되게 되어, 상기 도전 부재의 표면의 일부(8)가 산화되고, CuO, Cu2O가 형성된다.
다음으로 도6 에 대하여 설명한다. 도6 은, 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다. 도6 은, 도5 에서 형성된 비어홀 및 배선홈 내에, 유기 실란 가스 및 수소를 블로우하는 공정이다. 도5 에 나타나는 공정에 의해 도전 부재의 표면의 일부가 산화되기 때문에, 그 산화된 부분을 환원할 필요가 있으며, 당해 공정은 그 때문에 실행된다.
적층 구조를 구성하고 있는 제2 층간 절연막(5)은 통상 대미지에 대한 내성이 낮다. 따라서, 종래의 환원 처리를 이용하면, 비어홀 및 배선홈 내에서 노출하고 있는 제2 층간 절연막 및 에치 스톱막의 측벽이나 캡막에 대미지를 주어 버린다. 그러나, 도6 에 나타내는 공정에 의해 환원 처리를 행하면, 제2 층간 절연막및 에치 스톱막의 측벽이나 캡막에 대미지를 주는 일 없이, 산화 부분(8)을 완전히 환원하는 것이 가능하다. 또한, 도6 에 나타내는 공정에 의해 환원 처리를 행하면, 제2 층간 절연막이 개질된다는 효과를 얻을 수 있다. 예를 들면, 제2 층간 절연막이 플루오로카본막인 경우에는, 본 환원 처리에 의해 제2 층간 절연막의 측벽인 CF2나 CF3가 C-C 결합이나 C-CH3 결합이 형성된다고 생각되며, 그것에 의하여 제2 층간 절연막의 측벽은 개질된다. 이 개질에 의하여, 밀착성의 향상, 그리고 배리어 특성의 향상을 실현할 수 있다.
비어홀 및 배선홈 내에, 유기 실란 가스 및 수소를 블로우할 때에는, 비어홀 및 배선홈 내의 온도, 혹은 기판의 온도를, 소정의 온도까지 상승시켜도 좋다. 당해 소정의 온도는, 약 150℃ 내지 350℃가 바람직하고, 약 150℃ 내지 300℃인 것이 보다 바람직하다. 온도를 상승시킨 상태에서 당해 블로우 공정을 행함으로써, 보다 효과적으로 산화 부분의 환원을 행할 수 있다. 당해 소정의 온도를 약 350℃ 이상으로 상승시켜 비어홀 및 배선홈 내를 블로우 처리하면, 도전 부재(예를 들면, Cu)가 열에 의하여 변형될 위험성이 높아져 버리기 때문에 바람직하지 않다. 당해 소정의 온도는 300℃ 부근 이하인 것이 바람직하며, 300℃ 부근에서 블로우 처리하면 층간 절연막의 밀착성을 보다 향상시킬 수 있다. 한편, 층간 절연막에 대한 열부하를 고려하면, 약 150℃∼300℃ 정도에서 블로우 처리하는 것이 바람직하다.
또한 한편으로, 비어홀 및 배선홈 내에, 유기 실란 가스 및 수소를 블로우할 때에는, 유기 실란 가스, 수소 중 어느 하나 혹은 양자를 플라즈마 어시스트(assist) 처리하는 것도 가능하다. 플라즈마 처리를 블로우 공정에 도입함으로써, 보다 효과적으로 산화 부분의 환원을 행할 수 있다. 플라즈마 어시스트 처리는 통상 Ar 플라즈마를 여기(excitation)한 후에, 유기 실란 가스(TMS 등)를 도입함으로써 행해진다. 열에 약한 층간 절연막이 이용되고 있는 경우에는, 저온 상태에서 상기 블로우에 의해 환원 공정을 행하는 것이 필요하지만, 그러한 경우에는 승온하는 일 없이, 플라즈마 처리를 행하여 환원 처리를 행함으로써, 효율적인 환원을 행할 수 있다. 가스를 플라즈마화 할 때에는, 예를 들면, 평행 평판형의 플라즈마 발생 장치, 혹은 RLSA(레이디얼 라인 슬롯 안테나)를 이용한 마이크로파 플라즈마 발생 장치를 이용할 수 있다. 마이크로파 플라즈마 발생 장치를 이용한 경우에는, 저(低)에너지의 플라즈마를 얻을 수 있기 때문에, 대미지를 극력 주지 않고 환원 처리를 행하는 것이 가능하다.
한편, 비어홀 및 배선홈 내에, 유기 실란 가스 및 수소의 각각을 블로우하는 타이밍은 동시라도, 같지 않아도 좋다. 예를 들면, 유기 실란 가스를 도입한 후에, 수소 가스를 도입해도 좋다. 그 경우, 예를 들면, 유기 실란 가스 도입 후, 약 수분 후(약 3분 등)에 수소 가스를 도입해도 좋다. 또한, 수소 가스를 도입한 후에, 유기 실란 가스를 도입해도 좋다.
당해 블로우 공정에서 사용되는 유기 실란 가스의 종류는 특별히 한정되지 않지만, 예를 들면, 메틸실란(예를 들면, 모노메틸실란, 디메틸실란, 트리메틸실란, 테트라메틸실란 등), 실라잔(메틸실라잔, 에틸실라잔 등) 등이어도 좋고, 트리메틸실란을 이용하는 것이 가장 효과적이다. 사용되는 유기 실란 가스는, 1종류만이라도 좋고, 복수종을 혼합하여 이용해도 좋다.
다음으로 도7 에 대하여 설명한다. 도7 은, 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다. 도7 은, 도6 에 나타내는 블로우 공정을 행한 후, 비어홀 및 배선홈 내에 배리어막(9)을 형성하는 공정이다. 배리어막(9)의 형성은, 예를 들면, 스퍼터법에 의해 행할 수 있다. 여기에서는, 비어홀 및 배선홈의 벽면 및 캡막의 표면을 따라서 배리어막을 형성한다. 배리어막은, 비어홀 및 배선홈의 내벽면에 형성되어, 도전 부재를 구성하는 원자가 층간 절연막으로 침입하는 것을 블록하는 역할을 수행할 수 있다.
또한, 배리어막은, 도전 부재와 제2 층간 절연막과의 밀착력을 높이는 역할을 수행한다. 또한, 배리어막은, 도전 부재에 포함되는 금속 재료가 제2 층간 절연막으로 확산하는 것을 억제하는 역할을 수행한다. 배리어막으로서, 고융점 금속 또는 고융점 금속 화합물을 이용할 수 있다. 구체적으로는, 배리어막으로서, Ta, TaN, Ti, TiN 등을 이용할 수 있다. 배리어막의 막두께는, 약 3∼15nm인 것이 바람직하다. 또한, 배리어막은, 단층으로 구성되어도 좋고, 적층으로 구성되어도 좋다. 예를 들면, Ta/TaN을 적층하는 경우에는, 배리어성이 높은 Ta를 하층에, Cu와의 밀착성이 높은 TaN을 상층에 이용함으로써, 배리어성 및 밀착성이 높은 배리어막의 형성이 가능해진다.
또한, 배리어막은, 금속 원소를 함유하는 막으로서, 금속 원소만으로 이루어져 있어도 좋고, 금속 원소 외에 금속 이외의 다른 원소를 포함하고 있어도 좋다. 당해 배리어막은, 1종의 금속 원소만을 포함하고 있어도 좋고, 2종 이상의 금속 원소를 포함하고 있어도 좋다. 배리어막을 형성한 경우에는, 도전 부재(Cu 등)의 층간 절연막(CFx 등)으로의 확산을 억제하는 효과가 있다. 또한, 배리어막은 도전 부재와 층간 절연막과의 밀착성을 높이는 효과도 있다.
다음으로 도8 에 대하여 설명한다. 도8 은, 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다. 도8 은, 비어홀 및 배선홈 내에 배리어막을 형성한 후, 도전 부재(10)를 도입하는 공정이다. 여기에서, 비어홀 및 배선홈 내에 도전 부재(10)를 충전하고, 배리어막의 표면을 덮도록 도전 부재(10)를 형성한다. 도전 부재는, 구리를 주성분으로 하는 것이 바람직하다. 도전 부재로서 구리를 이용함으로써, 저(低)저항인 배선을 실현할 수 있다. 도전 부재로서, 그 외 알루미늄 등을 이용할 수도 있다. 또한, 여기에서 주성분이란, 도전 부재의 전체를 100%로 했을 때, 약 50% 이상의 비율을 차지하는 성분인 것을 의 미해도 좋다. 도전 부재의 형성에는, 종래의 방법을 이용할 수 있다. 스퍼터법, 전해 도금법 또는 무전해 도금법 등을 이용할 수 있다.
다음으로 도9 에 대하여 설명한다. 도9 는, 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다. 도9 는, 도전 부재(10)를 도입한 후, 캡막이 상면에 노출하는 정도까지, 도전 부재 및 배리어막을 제거하는 공정이다. 도전 부재 및 배리어막의 제거는, 예를 들면, CMP(chemical mechanical polishing)법에 의해 행할 수 있다.
상기에서 서술한 에칭 공정, 세정 공정, 블로우 공정 및, 배리어막 형성 공정 등은 별체의 장치를 이용하여 행해지는 경우가 있다. 그 때문에, 당해 수법을 이용한 경우에는 각 공정 사이를 반송할 때에도 상기 도전 부재는 대기에 노출되게 되어, 상기 도전 부재의 표면의 일부(8)가 산화되고, CuO, Cu2O가 형성되게 된다. 그래서, 상기 도전 부재가 대기에 노출되는 것을 막기 위해 진공 상태를 유지한 채 상기 각 공정을 행하는 것이, 당해 도전 부재 표면의 산화를 막는 관점에서 바람직하다.
구체적으로는, 도10 및 도11 에 나타내는 바와 같이 블로우 공정과 배리어막 형성 공정과의 사이에서 상기 기판이 존재하는 환경을 진공 상태로 유지함으로써, 상기 도전 부재 표면의 산화를 막는 것이 가능해진다. 즉, 도10 에서는, 제조 공정 도중에 있는 반도체 장치를, TMS 블로우 공정을 행하는 처리 공간(20)과 배리어막 형성을 행하는 처리 공간(21)의 양쪽의 진공 공간을 연속하여 통과시킨다. 이 렇게 하여 당해 반도체 장치를 항상 진공 공간에 둠으로써, 상기 도전 부재의 대기로의 노출을 방지하고 있다. 도10 에 기재된 장치는, 진공 처리를 행하는 임의의 진공 처리 공간(22), 당해 장치를 구성하는 트랜스퍼 모듈(26), 아암(25), 로드록 모듈(27), 로더 모듈(28), 로드 포트(29), GV(23) 및, FOUP(30)로 이루어져 있다. 한편, 도11 은, 도10 의 장치의 구성을 일부 변경한 상태를 나타내는 도면이다. 도11 에는, 도10 에 나타내는 트랜스퍼 모듈(26), 아암(25), GV(23), TMS 블로우 공간(20) 및, 배리어막 형성 공간(21)이 나타나 있다. 도11 은, 제조 공정 도중에 있는 반도체 장치에 대하여, 최초의 공간(20)에서 TMS 블로우 공정을 행한 후, 감압 분위기로 제어 가능한 트랜스퍼 모듈을 통해 기판을 반송하여, 다음의 공간(21)에서 배리어막 형성을 행하는 것을 나타내고 있다. 도면 중의 화살표는 제조 공정 도중에 있는 반도체 장치를 이동시키는 순서를 나타내는 것으로, 당해 반도체 장치를 우선 공간(20)에 이동시켜 블로우하고, 그 후 공간(21)에서 배리어막 형성을 행하는 것을 나타내고 있다. 그들 공정을 행하는 동안, 진공 상태를 유지하여 기판을 반송하는 것이 바람직하다. 또한 다른 방법으로서, TMS 블로우 처리 장치와 배리어막 형성 장치와의 사이를 FOUP에서 1시간 이내에 반송하는 것으로써도 상기 도전 부재를 진공 상태로 유지하여, 표면 산화를 막을 수 있다. 또한, 도10 및 11 에 있어서, 장치 내를 진공으로 하기 위하여 이용하는 장치는 어떠한 것이라도 좋다.
이상, 상기 공정에 의해 본 발명에 따른 반도체 제조 장치를 제조할 수 있다. 또한, 추가로 필요에 따라서 상기 공정을 반복함으로써, 다층 배선을 형성할 수 있다.
다음으로, 산화된 구리 배선에 대하여, 트리메틸실란(TMS) 가스를 이용하여 환원을 행했을 때의 실험 결과에 대하여, 도12∼17에 기초하여 설명한다. 도12∼14는, 환원 처리를 행한 산화 구리를 샘플로 하여 XPS 분석을 행한 결과를 나타내는 도면이다. 도12∼14에 나타나는 번호 ④∼⑧의 측정 조건은, 이하의 표1 에 나타내는 바와 같다.
No. XPS 분석용 샘플 처리 조건
⑦ STG Set Temp.300degC, H2 300sccm, 2000mTorr, 300초
④ STG Set Temp.300degC, TMS 180sccm, Ar 100sccm, 2000mTorr, 300초
⑤ STG Set Temp.300degC, TMS 180sccm, Ar 100sccm, 2000mTorr, 600초
⑥ STG Set Temp.300degC, TMS 180sccm, Ar 100sccm, 2000mTorr, 1800초
⑧ 미처리
주)STG는 기판 재치대를 의미한다.
도12 에는 번호 ④∼⑧의 샘플 처리 조건에서 XPS(O 1s) 분석을 행한 결과가 나타나 있다. 도12 의 상단열에 위치하는 5개의 그래프에는, 구리 표면에 대한 측정 결과가 나타나 있다. 5개의 그래프 중 일부를 원으로 둘러싸고 있으며, 그 부분에 관한 데이터로부터, 샘플 표면에 산화물이 존재하는지 아닌지를 확인했다. 샘플 처리 조건 ④∼⑦에서는, TMS 가스 혹은 수소 가스를 이용해 산화 구리의 처리를 행하여, 구리 표면에 산화 부분은 검출되어 있지 않다. 한편, 어떠한 처리도 행하지 않았던 샘플 처리 조건 ⑧에서는, 구리 표면에 산화 부분이 검출되어 있다.
한편, 도13 에는 번호 ④∼⑧의 샘플 처리 조건에서 XPS(Si 2p) 분석을 행한 결과가 나타나 있다. 도13 의 상단열에 위치하는 5개의 그래프에는, Si 2P 스펙트럼을 검출함으로써, 구리 표면에 부착할 가능성이 있는 Si의 존재의 유무를 측정한 결과가 나타나 있다. 그 중 4개의 그래프의 일부를 원으로 둘러싸고 있으며, 그 부분에 관한 데이터를 보면 Si 2P 스펙트럼은 검출되어 있지 않아, 각 샘플 표면에 TMS 블로우에 기인하는 Si가 존재하고 있지 않은 것을 알 수 있다.
도14 는, 번호 ④, ⑦ 및 ⑧의 샘플 처리 조건에 있어서, XPS(O 1s) 분석 결과와 XPS(Si 2p) 분석 결과를 정리하여 나타낸 도면이다. 결과는 도12 및 도13 에서 서술한 것과 동일하다.
다음으로 도15∼17 에 대하여 설명한다. 도15∼17 은, 환원 처리를 행한 산화 구리를 샘플로 하여 FT―IR 분석을 행한 결과를 나타내는 도면이다. 도15∼17 에 나타나는 번호 ①∼③의 측정 조건은, 이하의 표2 에 나타내는 바와 같다.
No. FT-IR 분석용 샘플 처리 조건
① STG Set Temp.300degC, H2 300sccm, 1200mTorr, 1800초
②＆③ STG Set Temp.300degC, TMS 180sccm, Ar100sccm, 2000mTorr, 1800초
도15∼17 에는 각각, 가스 어닐 전의 흡수 스펙트럼, 가스 어닐 후의 흡수 스펙트럼 및, 어닐 전후의 차이 스펙트럼이 나타나 있다. 도15∼17 에 공통되게 관찰되는 바와 같이, 가스 어닐 전의 흡수 스펙트럼과 가스 어닐 후의 흡수 스펙트럼과의 사이에 흡수치의 차이가 존재하고 있다. 이 점에서, 샘플로서 이용한 구리 산화물이 가스 어닐에 의하여 환원되어 있는 것을 확인할 수 있다.
이상, 본 발명을 복수의 도면 및 그래프를 이용하여 구체적으로 설명했지만, 본 발명이 이들에 한정되는 일 없이, 실시품이 본 발명의 본질 부분을 갖는 한, 어떠한 형태로 실시되더라도, 본 발명의 권리 범위에 속하는 것은 말할 필요도 없다.
상기 제조 방법에 의해 반도체를 제조함으로써, 비어홀 및 배선홈 내의 층간 절연막 등의 측벽에 주어지는 대미지를 극력 적게 하면서, 산화된 배선을 환원하는 것이 가능하다.
도1 은 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다.
도2 는 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다.
도3 은 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다.
도4 는 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다.
도5 는 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다.
도6 은 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다.
도7 은 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다.
도8 은 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다.
도9 는 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 일 공정을 나타내는 도면이다.
도10 은 본 발명에 따른 반도체 장치의 제조에 이용되는 제조 장치를 나타내 는 도면이다.
도11 은 본 발명에 따른 반도체 장치의 제조에 이용되는 다른 제조 장치를 나타내는 도면이다.
도12 는 환원 처리를 행한 산화 구리를 샘플로 하여 XPS 분석을 행한 결과를 나타내는 도면이다.
도13 은 환원 처리를 행한 산화 구리를 샘플로 하여 XPS 분석을 행한 결과를 나타내는 도면이다.
도14 는 환원 처리를 행한 산화 구리를 샘플로 하여 XPS 분석을 행한 결과를 나타내는 도면이다.
도15 는 환원 처리를 행한 산화 구리를 샘플로 하여 FT―IR 분석을 행한 결과를 나타내는 도면이다.
도16 은 환원 처리를 행한 산화 구리를 샘플로 하여 FT―IR 분석을 행한 결과를 나타내는 도면이다.
도17 은 환원 처리를 행한 산화 구리를 샘플로 하여 FT―IR 분석을 행한 결과를 나타내는 도면이다.

Claims (25)

  1. 기판의 상방에 도전 부재 및 절연층이 형성된 반도체 장치의 제조 방법으로서,
    기판의 상방에 도전 부재를 형성하고, 상기 도전 부재 상에 절연층을 형성하는 공정,
    상기 도전 부재의 상방에 존재하는 상기 절연층을 제거하는 공정 및,
    상기 도전 부재 상에 존재하는 산화 영역을 환원하기 위하여 유기 실란 가스와 수소 가스를 블로우(blow)하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 블로우하는 공정은, 상기 유기 실란 가스와 수소 가스에 마이크로파를 적용하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 블로우하는 공정은, 상기 기판의 온도를 150℃ 내지 350℃의 범위로 상승시켜, 유기 실란 가스와 수소 가스를 블로우하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 블로우하는 공정은, 상기 기판의 온도를 150℃ 내지 300℃의 범위로 상승시켜, 유기 실란 가스와 수소 가스를 블로우하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 유기 실란 가스는, 메틸실란 가스인 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 유기 실란 가스는, 트리메틸실란 가스인 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 블로우하는 공정은, 유기 실란 가스를 블로우한 후에 수소 가스를 블로우하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 도전 부재는, 구리를 포함하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제1항에 있어서,
    상기 절연층은, 플루오로카본막, 또는 SiCN막인 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 기판의 상방에 다층 절연층을 갖는 반도체 장치의 제조 방법으로서,
    상기 다층 절연층 내에 도전 부재를 형성하는 공정,
    상기 다층 절연층의 일부를 제거하는 공정 및,
    상기 다층 절연층의 일부를 제거함으로써 상기 도전 부재가 산화된 경우에, 상기 도전 부재의 산화된 부분에 유기 실란 가스와 수소 가스를 블로우함으로써 환원하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 제거하는 공정은, 상기 다층 절연층에 개구부를 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 도전 부재의 산화된 부분을 환원 후, 개구부에 배리어막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제12항에 있어서,
    상기 배리어막은, 탄탈(Ta), 또는 질화 탄탈(TaN), 또는 탄탈(Ta) 및 질화탄탈(TaN)로 형성되는 것을 특징으로 한 반도체 장치 제조 방법.
  14. 제12항에 있어서,
    상기 배리어막은, 티탄(Ti), 또는 질화 티탄(TiN), 또는 티탄(Ti) 및 질화티탄(TiN)으로 형성되는 것을 특징으로 한 반도체 장치 제조 방법.
  15. 제12항에 있어서,
    상기 배리어막을 형성 후, 추가로 다른 도전 부재를 상기 개구부에 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제10항에 있어서,
    상기 다층 절연층이, 다른 두 종류의 절연막으로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 기판의 상방에 도전 부재가 매립된 층간 절연막을 형성하는 공정,
    상기 도전 부재 및 층간 절연막 상에 에치 스톱막(etch-stop layer)을 형성하는 공정,
    상기 도전 부재에 접하고 있는 상기 에치 스톱막을 제거하는 공정 및,
    상기 도전 부재에 유기 실란 가스와 수소 가스를 블로우하는 공정을 포함하는 제조 방법에 의하여 제조된 반도체 장치.
  18. 제17항에 있어서,
    상기 에치 스톱막을 형성한 후, 상기 에치 스톱막 상에 다른 층간 절연막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 에치 스톱막을 제거하기 전에, 상기 다른 층간 절연막을 관통하는 개구부를 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서,
    상기 블로우하는 공정은, 유기 실란 가스와 수소 가스에 마이크로파를 적용하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  21. 제17항에 있어서,
    상기 블로우하는 공정은, 상기 기판의 온도를 150℃ 내지 350℃의 범위로 상승시켜, 상기 유기 실란 가스와 수소 가스를 블로우하는 것을 특징으로 하는 반도체 장치.
  22. 제17항에 있어서,
    상기 유기 실란 가스가, 트리메틸실란 가스인 것을 특징으로 하는 반도체 장치.
  23. 기판 상에 복수의 배선층을 형성하는 공정에 있어서,
    서로의 배선층 사이의 콘택트부를 유기 실란 가스와 수소 가스를 이용하여 블로우하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  24. 제23항에 있어서,
    상기 블로우하는 공정은, 상기 유기 실란 가스와 수소 가스에 마이크로파를 적용하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  25. 제23항에 있어서,
    상기 블로우하는 공정은, 상기 기판의 온도를 150℃ 내지 350℃의 범위로 상승시켜, 유기 실란 가스와 수소 가스를 블로우하는 것을 특징으로 하는 반도체 장치 제조 방법.
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