CN108122821A - 互连结构及其形成方法 - Google Patents

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Abstract

一种互连结构及其形成方法，其中形成方法包括：提供基底；在所述基底上形成介质层；在所述介质层内形成导电结构；在所述导电结构和所述介质层上形成盖帽层，所述盖帽层为Si掺杂的盖帽层；对所述导电结构和所述盖帽层进行退火处理。本发明技术方案中，所述盖帽层为Si掺杂的盖帽层。所述盖帽层中的Si原子，能够与导电结构的材料反应成键，从而提高所述盖帽层和所述导电结构之间的连接强度，有利于抑制所形成互连结构的电迁移，有利于提高所形成互连结构的可靠性。

Description

互连结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种互连结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小。
随着互连结构尺寸的缩小，现有技术所形成互连结构的可靠性有待提高。
发明内容
本发明解决的问题是提供一种互连结构及其形成方法，以改善互连结构的可靠性。
为解决上述问题，本发明提供一种互连结构的形成方法，包括：
提供基底；在所述基底上形成介质层；在所述介质层内形成导电结构；在所述导电结构和所述介质层上形成盖帽层，所述盖帽层为Si掺杂的盖帽层；对所述导电结构和所述盖帽层进行退火处理。
可选的，形成所述盖帽层的步骤包括：采用原子层沉积工艺形成所述盖帽层。
可选的，形成所述盖帽层的步骤中，所述盖帽层的材料包括Si掺杂的AlN。
可选的，形成所述盖帽层的步骤中，所述盖帽层为叠层结构；形成所述盖帽层的步骤包括：在所述导电结构和所述介质层上形成AlSiN层；在所述AlSiN层上形成AlN层。
可选的，形成所述AlSiN层的步骤中，按原子数量百分比，所述AlSiN层中Si的掺杂浓度在10％到20％范围内。
可选的，形成所述AlSiN层的步骤中，沿背向所述导电结构的方向上，所述AlSiN层中Si的掺杂浓度逐渐减小。
可选的，形成所述AlSiN层的步骤包括：进行至少一次掺Si材料沉积；所述掺Si材料沉积的步骤包括：吸附含Al原子层；在所述含Al原子层上吸附含Si原子层；对所述含Al原子层和所述含Si原子层进行氮化处理；在所述含Al原子层上吸附含Si原子层的步骤包括：通入含Si反应气体，所述含Si反应气体包括SiH4；清除剩余的所述含Si反应气体。
可选的，进行多次掺Si材料沉积的步骤包括：通入SiH4的流量逐次减小。
可选的，进行多次掺Si材料沉积的步骤包括：通入SiH4的时间逐次降低。
可选的，形成所述盖帽层的步骤中，所述AlSiN层厚度与所述AlN层厚度的比值在3:1到2:1范围内。
可选的，形成所述导电结构之后，形成盖帽层之前，所述形成方法还包括：对所述介质层表面进行等离子体预处理。
可选的，对所述介质层表面进行等离子体预处理的步骤包括：采用三硅基氮对所述介质层表面进行等离子体预处理。
可选的，形成介质层的步骤中，所述介质层的材料为超低K介质材料；形成导电结构的步骤中，所述导电结构的材料为Cu。
相应的，本发明还提供一种互连结构，包括：
基底；介质层，位于所述基底上；导电结构，位于所述介质层内；盖帽层，位于所述导电结构和所述介质层上，所述盖帽层为Si掺杂的盖帽层。
可选的，所述盖帽层的材料包括Si掺杂的AlN。
可选的，所述盖帽层为叠层结构，包括AlSiN层以及位于所述AlSiN层上的AlN层。
可选的，按原子数量百分比，所述AlSiN层中Si的掺杂浓度在10％到20％范围内。
可选的，沿背向所述导电结构的方向上，Si的掺杂浓度逐渐减小。
可选的，所述AlSiN层厚度与所述AlN层厚度的比值在3:1到2:1范围内。
可选的，所述介质层的材料为超低K材料；所述导电结构的材料为Cu。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案中，所述盖帽层为Si掺杂的盖帽层。所述盖帽层中的Si原子，能够与导电结构的材料反应成键，从而提高所述盖帽层和所述导电结构之间的连接强度，有利于抑制所形成互连结构的电迁移，有利于提高所形成互连结构的可靠性。
本发明可选方案中，所述导电结构的材料为Cu；所述盖帽层的材料包括Si掺杂的AlN。所述盖帽层中的Si原子、Al原子和N原子以及导电结构中的Cu原子反应成键，形成CuSi－AlN，从而能够提高所述盖帽层和所述导电结构之间的连接强度，有利于提高所述盖帽层和所述导电结构的连接强度，抑制所形成互连结构的电迁移，有利于提高所形成互连结构的可靠性。
本发明可选方案中，沿背向所述导电结构的方向上，所述AlSiN层中Si的掺杂浓度逐渐减小，从而能够有效的减小所述盖帽层的电阻，有利于降低Si掺杂盖帽层的形成对所述互连结构电学性能的影响，有利于改善所形成互连结构的性能和稳定性。
本发明可选方案中，所述介质层的材料为超低K材料；形成所述导电结构之后，形成盖帽层之前，采用三硅基氮对所述介质层表面进行等离子体预处理。所述三硅基氮与所述介质层能够在局部反应成键，形成Si－O－SiN，以修复所述介质层表面的缺陷，提高所述介质层的致密度，从而抑制盖帽层材料的扩散，改善所形成互连结构中介质层的电隔离性能，减少漏电和经时击穿现象的出现，有利于提高互连结构的可靠性。
附图说明
图1是一种互连结构的剖面结构示意图；
图2至图6是本发明互连结构形成方法一实施例各个步骤对应的示意图。
具体实施方式
由背景技术可知，现有技术所形成互连结构存在可靠性较低的问题。现结合一种互连结构的结构分析其可靠性低问题的原因：
参考图1，示出了一种互连结构的剖面结构示意图。
所述互连结构包括：基底10；位于所述基底10上的介质层11；位于所述介质层11内的导电结构12，所述导电结构12包括插塞(图中未标示)和位于所述插塞上的互连线(图中未标示)；位于所述介质层11和所述导电结构12上的盖帽层13。
电迁移(Electro Migration,EM)是指电子在静电场的驱动下由阴极向阳极高速运动，同时导电结构12的金属离子在电子的驱动下出现从阴极向阳极定向扩散的现象。随着芯片集成度的提高，器件尺寸的减小，导电结构12的尺寸随之减小。在通电情况下，导电结构12尺寸的减小会造成导电结构12内电流密度的增大，从而使导电结构12出现电迁移现象的几率升高。
所述盖帽层13即用于抑制所述导电结构12电迁移现象的出现。所述盖帽层13的材料为AlN。此外，AlN盖帽层13还可以在工艺中用作为刻蚀停止层。
但是AlN盖帽层13的形成常存在两个问题：首先，AlN盖帽层13与所述导电结构12之间连接的强度较弱，因此AlN盖帽层13对电迁移现象的抑制能力较弱。与含Co盖帽层相比，AlN盖帽层13对电迁移现象的抑制能力往往相差1到2个数量级。其次，由于介质层11的致密度相对较低，介质层11内具有众多细孔(pores)，因此形成AlN盖帽层13的过程中，Al原子很容易穿透(penetrate)进入所述介质层11的细孔中，从而导致所述介质层11电隔离性能的下降，增加漏电或经时击穿(Time Dependent Dielectric Beakdown，TDDB)现象出现的可能。
为解决所述技术问题，本发明提供一种互连结构的形成方法，包括：
提供基底；在所述基底上形成介质层；在所述介质层内形成导电结构；在所述导电结构和所述介质层上形成盖帽层，所述盖帽层为Si掺杂的盖帽层；对所述导电结构和所述盖帽层进行退火处理。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2至图6，示出了本发明互连结构形成方法一实施例各个步骤对应的结构示意图。
参考图2，提供基底100。
所述基底100用于提供工艺操作基础。
本实施例中，所述基底100的材料为单晶硅。在本发明的其他实施例中，所述基底的材料还可以选自多晶硅或者非晶硅；所述基底也可以选自硅、锗、砷化镓或硅锗化合物；所述基底还可以是其他半导体材料，或者，所述基底还可以选自具有外延层或外延层上硅结构。
需要说明的是，本实施例中，所述基底100为平面衬底。本发明其他实施例中，所述基底上还可以具有半导体结构，例如鳍部等半导体结构。
继续参考图2，在所述基底100上形成介质层110。
所述介质层110用于实现相邻半导体结构之间的电隔离。本实施例中，所述介质层110为层间介质层，用于实现相邻器件层之间的电隔离。
本实施例中，所述介质层110的材料为超低K介质材料(介电常数小于2.5)，例如掺杂二氧化硅、有机聚合物和多空材料等。所以所述介质层110内具有众多孔洞，致密度较低。
本发明其他实施例中，所述介质层的材料还可以选自氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料中的一种或多种组合。
具体的，所述介质层110可以通过化学气相沉积、物理气相沉积、原子层沉积或炉管等方式形成。
参考图2，在所述介质层110内形成导电结构120。
所述导电结构120用于实现与外部电路的连接。本实施例中，所述导电结构120贯穿所述介质层110与所述基底100相连，因此所述导电结构120用于实现所述基底100与外部电路的连接。本发明其他实施例中，所述导电结构120也可以位于所述介质层120内，并不与所述基底100相连。
本实施例中，所述互连结构为双大马士革结构(Dual Damascene Structure)，因此所述导电结构120包括位于所述基底100上的插塞(图中未标示)以及位于所述插塞上的互连线(图中未标示)。本发明其他实施例中，所述互连结构也可以为大马士革结构(SingleDamascene Structure)或其他形式的互连结构。具体的，所述导电结构120的材料为Cu。
具体的，形成所述导电结构120的步骤包括：在所述介质层110内形成开口，所述开口包括沟槽，所述沟槽贯穿部分厚度的介质层，以及通孔，所述通孔位于所述沟槽底部且贯穿剩余厚度的介质层110；在所述开口内形成导电结构120。
在所述开口内形成导电结构120的步骤包括：向所述开口内填充导电材料，形成覆盖所述介质层110的导电层；对所述导电层进行平坦化处理，去除高于所述介质层110的导电层，形成所述导电结构120。
需要说明的，形成所述导电结构120之后，所述形成方法还包括：对所述导电结构120进行含氮气体处理，以去除所述导电结构120表面的氧化物。具体的，所述含氮气体包括NH3或N2中的一种或两种。通过含氮气体处理，可以去除所述导电结构120表面的CuO。
参考图3至图5，在所述导电结构120和所述介质层110上形成盖帽层130，所述盖帽层130为Si掺杂的盖帽层。
所述盖帽层130(如图5所示)用于提高所述导电结构120和所述介质层110之间的连接强度，从而抑制所形成互连结构的电迁移，提高所形成互连结构的可靠性。
所述盖帽层130为Si掺杂的盖帽层。所述盖帽层130中的Si原子，能够与导电结构120的材料反应成键，从而提高所述盖帽层130和所述导电结构120之间的连接强度，有利于抑制所形成互连结构的电迁移，有利于提高所形成互连结构的可靠性。
本实施例中，所述盖帽层130的材料包括Si掺杂的AlN。所述导电结构120的材料为Cu。所以所述盖帽层130中的Si原子能够与Al原子和N原子以及导电结构120中的Cu原子反应成键，形成CuSi－AlN，从而能够提高所述盖帽层130和所述导电结构120之间的连接强度，有利于提高所述盖帽层130和所述导电结构120的连接强度，从而抑制所形成互连结构的电迁移，提高所形成互连结构的可靠性。
形成所述盖帽层130的步骤包括：采用原子层沉积工艺形成所述盖帽层130。由于原子层沉积工艺所形成膜层的阶梯覆盖性能较好，所以通过原子层沉积工艺形成所述盖帽层130的做法，能够有效的提高所形成盖帽层130的形貌，有利于扩大工艺窗口，提高良率。
需要说明的是，所述介质层110的材料为超低K介质材料，致密度较低。所以参考图3，形成所述导电结构120之后，形成盖帽层130(如图5所示)之前，本实施例中，所述形成方法还包括：对所述介质层110表面进行等离子体预处理200。
所述等离子体预处理200的步骤用于修复所述介质层110表面缺陷，提高所述介质层110的致密度，从而抑制形成盖帽层130的过程中，盖帽层材料向介质层110内扩散，减少漏电和经时击穿现象的出现。
具体的，对所述介质层110表面进行等离子体预处理200的步骤包括：采用三硅基氮(Si3H9N，TrisilyLamine，TSA)对所述介质层110表面进行等离子体预处理200。三硅基氮在等离子体作用下解离处Si原子和N原子，与所述介质层110在局部反应成键，形成Si－O－SiN，以修复所述介质层110表面的缺陷，提高所述介质层110的致密度，从而抑制盖帽层130材料的扩散，改善所形成互连结构中介质层110的电隔离性能，减少漏电和经时击穿现象的出现，有利于提高互连结构的可靠性。
具体的，本实施例中，采用三硅基氮对所述介质层110表面进行等离子体预处理200的工艺参数包括：包含有三硅基氮的工艺气体流量在150sccm到300sccm范围内；射频功率在250W到750W范围内；工艺温度在250℃到350℃范围内；工艺气体压力在3Torr到10Torr范围内；预处理时间在15秒到45秒范围内。
本实施例中，所述盖帽层130为叠层结构。具体的，形成所述盖帽层130的步骤包括：如图4所示，在所述导电结构120和所述介质层110上形成AlSiN层131；如图5所示，在所述AlSiN层131上形成AlN层132。
需要说明的是，本发明其他实施例中，所述盖帽层130也可以为单层结构，例如，所述盖帽层130为AlSiN材料的单层结构。
具体的，形成所述AlSiN层131的步骤包括：进行至少一次掺Si材料沉积；所述掺Si材料沉积的步骤包括：吸附含Al原子层；在所述含Al原子层上吸附含Si原子层；对所述含Al原子层和所述含Si原子层进行氮化处理。
吸附含Al原子层的步骤包括：通入含Al反应气体(pulse)；清除剩余的所述含Al反应气体(purge)。本实施例中，所述含Al反应气体为AlCH3(三甲基铝，TMA)。
通入含Al反应气体的步骤中，含Al反应气体的流量在50sccm到150sccm范围内，气体压强在5Torr到15Torr范围内，工艺温度在250℃到350℃范围内，时间在10毫秒到50毫秒范围内。
清除剩余的所述含Al反应气体的步骤包括：通入惰性气体以清除剩余的所述含Al反应气体。具体的，所述惰性气体可以为氩气。具体的，清除剩余的所述含Al反应气体的步骤中，惰性气体的流量在50sccm到150sccm范围内，气体压强在3Torr到5Torr范围内，时间50毫秒到150毫秒范围内。
在所述含Al原子层上吸附含Si原子层的步骤包括：通入含Si反应气体(pulse)，所述含Si反应气体包括SiH4；清除剩余的所述含Si反应气体(purge)。
具体的，通入含Si反应气体的步骤中，含Si反应气体的流量在50sccm到150sccm范围内，气体压强在5Torr到15Torr范围内，工艺温度在250℃到350℃范围内，时间在10毫秒到50毫秒范围内。
清除剩余的所述含Si反应气体的步骤包括：通入惰性气体以清除剩余的所述含Si反应气体。具体的，所述惰性气体可以为氩气。具体的，清除剩余的所述含Si反应气体的步骤中，惰性气体的流量在50sccm到150sccm范围内，气体压强在3Torr到5Torr范围内，时间在50毫秒到150毫秒范围内。
对所述含Al原子层和所述含Si原子层进行氮化处理的步骤包括：通过含N反应气体对所述含Al原子层和所述含Si原子层进行等离子氮化处理。本实施例中，所述含N反应气体为NH3或N2中的一种或两种。
具体的，通过含N反应气体对所述硅铝材料层进行等离子氮化处理的步骤中，所述含N反应气体的流量在100sccm到200sccm范围内，气体压强在5Torr到15Torr范围内，工艺温度在250℃到350℃范围内，时间在50毫秒到150毫秒范围内。
需要说明的是，形成所述AlSiN层131的步骤中，所述AlSiN层131中Si的掺杂浓度不宜过高也不宜过低。所述AlSiN层131中Si的掺杂浓度如果太低，与所述介质层110材料反应成键的Si原子太少，无法有效的增强所述介质层110与所述导电结构120的连接强度，不利于所形成互连结构稳定性的提高；所述AlSiN层131中Si的掺杂浓度如果太高，则会使所形成互连结构的电阻过大，影响所形成互连结构的电学性能。本实施例中，形成所述AlSiN层131的步骤中，按原子数量百分比，所述AlSiN层131中Si的掺杂浓度在10％到20％范围内。
本实施例中，形成所述AlSiN层131的步骤包括：进行多次掺Si材料沉积，也就是说，重复执行上述吸附含Al原子层的步骤、吸附含Si原子层以及氮化处理的步骤，直至所形成AlSiN层131的厚度达到预设值。
由于所述AlSiN层131中Si的掺杂浓度会影响所形成盖帽层130的电阻大小；而且Si原子在所述导电结构120表面才能够结合Cu原子反应成键，形成CuSi－AlN，所以本实施例中，形成所述AlSiN层131的步骤中，沿背向所述导电结构120的方向上，所述AlSiN层131中Si的掺杂浓度逐渐减小，以达到减小所形成盖帽层130的电阻的目的，从而减小Si掺杂盖帽层的形成对所述互连结构电学性能的影响，改善所形成互连结构的性能和稳定性。
所以进行多次掺Si材料沉积的步骤包括：通入SiH4的流量逐次减小；或者，通入SiH4的时间逐次降低。
需要说明的是，进行多次掺Si材料沉积的步骤中，通入SiH4的流量逐次减小的速率不宜太大也不宜太小。
通入SiH4的流量逐次减小的速率如果太大，会使所形成AlSiN层131中Si的掺杂浓度过低，无法有效的增强所述介质层110与所述导电结构120的连接强度，不利于所形成互连结构稳定性的提高；通入SiH4的流量逐次减小的速率如果太小，会使所形成AlSiN层131中Si的掺杂浓度过高，则会使所形成互连结构的电阻过大，影响所形成互连结构的电学性能。所以本实施例中，从第一次进行掺Si材料沉积至最后一次进行掺Si材料沉积的过程中，通入SiH4的流量从初始流量逐次减小至初始流量的25％。
进行多次掺Si材料沉积的步骤中，通入SiH4的时间逐次降低的速率不宜太大也不宜太小。通入SiH4的时间逐次降低的速率如果太大，会使所形成AlSiN层131中Si的掺杂浓度过低，无法有效的增强所述介质层110与所述导电结构120的连接强度，不利于所形成互连结构稳定性的提高；通入SiH4的时间逐次降低的速率如果太小，会使所形成AlSiN层131中Si的掺杂浓度过高，则会使所形成互连结构的电阻过大，影响所形成互连结构的电学性能。所以本实施例中，从第一次进行掺Si材料沉积至最后一次进行掺Si材料沉积的过程中，通入SiH4的时间从初始时间逐次减少至初始时间的25％。
需要说明的是，所形成AlSiN层131的厚度不宜过大也不宜过小。如果所述AlSiN层131的厚度过小，难以起到增强所述导电结构120和所述介质层110之间连接强度的作用，会影响互连结构可靠性的增强；如果所述AlSiN层131的厚度过大，则会引起材料浪费、增加工艺难度的问题，而且掺Si帽层131总厚度过大也会引起所形成盖帽层130电阻过大，会影响所形成互连结构的电学性能。所以本实施例中，形成所述AlSiN层131的步骤中，所述AlSiN层131的厚度在到范围内。
形成所述AlSiN层131之后，在所述AlSiN层131上形成AlN层132。具体的，形成所述AlN层132的步骤包括：进行至少一次材料沉积；所述材料沉积的步骤包括：吸附含Al原子层；对所述含Al原子层进行氮化处理。
吸附含Al原子层的步骤包括：通入含Al反应气体；清除剩余的所述含Al反应气体。本实施例中，所述含Al反应气体为AlCH3。
通入含Al反应气体的步骤中，含Al反应气体的流量在50sccm到150sccm范围内，气体压强在5Torr到15Torr范围内，工艺温度在250℃到350℃范围内，时间在10毫秒到50毫秒范围内。
清除剩余的所述含Al反应气体的步骤包括：通入惰性气体以清除剩余的所述含Al反应气体。具体的，所述惰性气体可以为氩气。具体的，清除剩余的所述含Al反应气体的步骤中，惰性气体的流量在50sccm到150sccm范围内，气体压强在3Torr到5Torr范围内，时间50毫秒到150毫秒范围内。
对所述含Al原子层进行氮化处理步骤包括：通过含N反应气体对所述含Al原子层进行等离子氮化处理。本实施例中，所述含N反应气体为NH3或N2中的一种或两种。
具体的，通过含N反应气体对所述含Al原子层进行等离子氮化处理的步骤中，所述含N反应气体的流量在100sccm到200sccm范围内，气体压强在5Torr到15Torr范围内，工艺温度在250℃到350℃范围内，时间在50毫秒到150毫秒范围内。
本实施例中，形成所述AlN层132的步骤包括：进行多次材料沉积，也就是说，重复执行上述吸附含Al原子层的步骤以及氮化处理的步骤，直至所形成所述AlN层132的厚度达到预设值。
需要说明的是，所形成AlN层132的厚度不宜过大也不宜过小。如果所述AlN层132的厚度过小，会影响所述导电结构120和所述介质层110之间的连接强度，从而影响所形成互连结构的可靠性；如果所述AlN层132的厚度过大则会引起材料浪费、增加工艺难度的问题。所以本实施例中，形成所述AlN层132的步骤中，所述AlN层132的厚度在到范围内。
此外，形成所述盖帽层130的步骤中，所述AlSiN层131厚度与所述AlN层132厚度的比值不宜过大也不宜过小。如果所述AlSiN层131厚度与所述AlN层132厚度的比值过小，则所述盖帽层130内Si掺杂的浓度过小，难以起到增强所述导电结构120和所述介质层110之间连接强度的作用，会影响对互连结构可靠性的增强；如果所述AlSiN层131厚度与所述AlN层132厚度的比值过大，则会引起材料浪费、增加工艺难度的问题，而且所述盖帽层130内Si掺杂的浓度过大也会引起所形成盖帽层130电阻过大，会影响所形成互连结构的电学性能。所以本实施例中，形成所述盖帽层130的步骤中，所述AlSiN层131厚度与所述AlN层132厚度的比值在3:1到2:1范围内。
参考图6，形成所述盖帽层130之后，对所述导电结构120和所述盖帽层130进行退火处理210。
所述退火处理210用于形成互连结构，还用于使所述盖帽层130中的Si原子扩散，与所述导电结构120的材料原子反应成键，从而抑制所形成互连结构出现电迁移现象，提高所形成互连结构的可靠性。
本实施例中，所述导电结构120的材料为Cu；所述盖帽层130的材料包括Si掺杂的AlN。所述退火处理210使所述盖帽层130中的Si原子扩散，与Al原子和N原子以及导电结构120中的Cu原子反应成键，形成CuSi－AlN，从而能够提高所述盖帽层130和所述导电结构120之间的连接强度，有利于提高所述盖帽层130和所述导电结构120的连接强度，抑制所形成互连结构的电迁移，有利于提高所形成互连结构的可靠性。
具体的，进行所述退火处理210的步骤中，退火温度不宜太高也不宜太低；退火时间不宜太长也不宜太短。
退火温度如果太高，或者退火时间如果太长，会造成不必要的工艺风险，增大基底100上其他半导体结构受损的可能；退火温度如果太低，或者退火时间如果太短，则会影响Si原子与Cu原子、Al原子、N原子的反应成键，不利于抑制所形成互连结构的电迁移，不利于改善所形成互连结构的可靠性。具体的，进行退火处理210的步骤中，退火温度在250℃到350℃范围内，退火时间在2分钟到5分钟范围内。
需要说明的是，在进行退火处理210之后，所述形成方法还包括：在所述盖帽层130之上形成介电帽层。形成所述介电帽层的具体技术方案与现有技术相同，本发明在此不再赘述。
相应的，本发明还提供一种互连结构。
参考图6，示出了本发明互连结构一实施例的剖面结构示意图。
所述互连结构包括：基底100；介质层110，位于所述基底100上；导电结构120，位于所述介质层110内；盖帽层130，位于所述导电结构120和所述介质层110上，所述盖帽层130为Si掺杂的盖帽层。
所述基底100用于提供工艺操作基础。
本实施例中，所述基底100的材料为单晶硅。在本发明的其他实施例中，所述基底的材料还可以选自多晶硅或者非晶硅；所述基底也可以选自硅、锗、砷化镓或硅锗化合物；所述基底还可以是其他半导体材料，或者，所述基底还可以选自具有外延层或外延层上硅结构。
需要说明的是，本实施例中，所述基底100为平面衬底。本发明其他实施例中，所述基底上还可以具有半导体结构，例如鳍部等半导体结构。
所述介质层110用于实现相邻半导体结构之间的电隔离。本实施例中，所述介质层110为层间介质层，用于实现相邻器件层之间的电隔离。
本实施例中，所述介质层110的材料为超低K介质材料(介电常数小于2.5)，例如掺杂二氧化硅、有机聚合物和多空材料等。所以所述介质层110内具有众多孔洞，致密度较低。
本发明其他实施例中，所述介质层的材料还可以选自氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料中的一种或多种组合。
所述导电结构120用于实现与外部电路的连接。本实施例中，所述导电结构120贯穿所述介质层110与所述基底100相连，因此所述导电结构120用于实现所述基底100与外部电路的连接。本发明其他实施例中，所述导电结构120也可以位于所述介质层120内，并不与所述基底100相连。
本实施例中，所述互连结构为双大马士革结构(Dual Damascene Structure)，因此所述导电结构120包括位于所述基底100上的插塞(图中未标示)以及位于所述插塞上的互连线(图中未标示)。本发明其他实施例中，所述互连结构也可以为大马士革结构(SingleDamascene Structure)或其他形式的互连结构。具体的，所述导电结构120的材料为Cu。
所述盖帽层130(如图5所示)用于提高所述导电结构120和所述介质层110之间的连接强度，从而抑制所述互连结构的电迁移，提高所述互连结构的可靠性。
所述盖帽层130为Si掺杂的盖帽层。所述盖帽层130中的Si原子，能够与导电结构的材料反应成键，从而提高所述盖帽层130和所述导电结构120之间的连接强度，有利于抑制所述互连结构的电迁移，有利于提高所述互连结构的可靠性。
本实施例中，所述盖帽层130的材料包括Si掺杂的AlN。所述导电结构120的材料为Cu。所以所述盖帽层130中的Si原子能够与Al原子和N原子以及导电结构120中的Cu原子反应成键，形成CuSi－AlN，从而能够提高所述盖帽层130和所述导电结构120之间的连接强度，有利于提高所述盖帽层130和所述导电结构120的连接强度，从而抑制所述互连结构的电迁移，提高所述互连结构的可靠性。
如图6所示，所述盖帽层130为叠层结构，包括AlSiN层131以及位于所述AlSiN层131上的AlN层132。本发明其他实施例中，所述盖帽层130的也可以为单层结构，例如，所述盖帽层130为AlSiN材料的单层结构。
所述AlSiN层131的厚度不宜过大也不宜过小。如果所述AlSiN层131的厚度过小，难以起到增强所述导电结构120和所述介质层110之间连接强度的作用，会影响互连结构可靠性的增强；如果所述AlSiN层131的厚度过大，则会引起材料浪费、增加工艺难度的问题，而且掺Si帽层131总厚度过大也会引起所述盖帽层130电阻过大，会影响所述互连结构的电学性能。所以本实施例中，所述AlSiN层131的厚度在到范围内。
需要说明的是，所述AlSiN层131中Si的掺杂浓度不宜过高也不宜过低。所述AlSiN层131中Si的掺杂浓度如果太低，与所述介质层110材料反应成键的Si原子太少，无法有效的增强所述介质层110与所述导电结构120的连接强度，不利于所述互连结构稳定性的提高；所述AlSiN层131中Si的掺杂浓度如果太高，则会使所述互连结构的电阻过大，影响所述互连结构的电学性能。本实施例中，按原子数量百分比，所述AlSiN层131中Si的掺杂浓度在10％到20％范围内。
由于所述AlSiN层131中Si的掺杂浓度会影响所述盖帽层130的电阻大小；而且Si原子在所述导电结构120表面才能够结合Cu原子反应成键，形成CuSi－AlN，所以本实施例中，沿背向所述导电结构120的方向上，所述AlSiN层131中Si的掺杂浓度逐渐减小，以达到减小所述盖帽层130电阻的目的，从而减小Si掺杂盖帽层对所述互连结构电学性能的影响，改善所述互连结构的性能和稳定性。
所述AlN层132的厚度不宜过大也不宜过小。如果所述AlN层132的厚度过小，会影响所述导电结构120和所述介质层110之间的连接强度，从而影响所述互连结构的可靠性；如果所述AlN层132的厚度过大则会引起材料浪费、增加工艺难度的问题。所以本实施例中，所述AlN层132的厚度在到范围内。
此外，所述AlSiN层131厚度与所述AlN层132厚度的比值不宜过大也不宜过小。如果所述AlSiN层131厚度与所述AlN层132厚度的比值过小，则所述盖帽层130内Si掺杂的浓度过小，难以起到增强所述导电结构120和所述介质层110之间连接强度的作用，会影响对互连结构可靠性的增强；如果所述AlSiN层131厚度与所述AlN层132厚度的比值过大，则会引起材料浪费、增加工艺难度的问题，而且所述盖帽层130内Si掺杂的浓度过大也会引起所述盖帽层130电阻过大，会影响所述互连结构的电学性能。所以本实施例中，所述AlSiN层131厚度与所述AlN层132厚度的比值在3:1到2:1范围内。
本发明其他实施例中，所述互连结构还包括位于所述盖帽层130上的介电帽层。所述介电帽层的具体技术方案与现有技术相同，本发明在此不再赘述。
综上，本发明技术方案中，所述盖帽层为Si掺杂的盖帽层。所述盖帽层中的Si原子，能够与导电结构的材料反应成键，从而提高所述盖帽层和所述导电结构之间的连接强度，有利于抑制所形成互连结构的电迁移，有利于提高所形成互连结构的可靠性。而且，本发明可选方案中，所述导电结构的材料为Cu；所述盖帽层的材料包括Si掺杂的AlN。所述盖帽层中的Si原子、Al原子和N原子以及导电结构中的Cu原子反应成键，形成CuSi－AlN，从而能够提高所述盖帽层和所述导电结构之间的连接强度，有利于提高所述盖帽层和所述导电结构的连接强度，抑制所形成互连结构的电迁移，有利于提高所形成互连结构的可靠性。此外，本发明可选方案中，沿背向所述导电结构的方向上，所述AlSiN层中Si的掺杂浓度逐渐减小，从而能够有效的减小所述盖帽层的电阻，有利于降低Si掺杂盖帽层的形成对所述互连结构电学性能的影响，有利于改善所形成互连结构的性能和稳定性。并且，本发明可选方案中，所述介质层的材料为超低K材料；形成所述导电结构之后，形成盖帽层之前，采用三硅基氮对所述介质层表面进行等离子体预处理。所述三硅基氮与所述介质层能够在局部反应成键，形成Si－O－SiN，以修复所述介质层表面的缺陷，提高所述介质层的致密度，从而抑制盖帽层材料的扩散，改善所形成互连结构中介质层的电隔离性能，减少漏电和经时击穿现象的出现，有利于提高互连结构的可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种互连结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成介质层；
在所述介质层内形成导电结构；
在所述导电结构和所述介质层上形成盖帽层，所述盖帽层为Si掺杂的盖帽层；
对所述导电结构和所述盖帽层进行退火处理。
2.如权利要求1所述的形成方法，其特征在于，形成所述盖帽层的步骤包括：采用原子层沉积工艺形成所述盖帽层。
3.如权利要求1所述的形成方法，其特征在于，形成所述盖帽层的步骤中，所述盖帽层的材料包括Si掺杂的AlN。
4.如权利要求1所述的形成方法，其特征在于，形成盖帽层的步骤中，按原子数量百分比，所述盖帽层中Si的掺杂浓度在10％到20％范围内。
5.如权利要求1所述的形成方法，其特征在于，形成盖帽层的步骤中，沿背向所述导电结构的方向上，所述盖帽层中Si的掺杂浓度逐渐减小。
6.如权利要求5所述的形成方法，其特征在于，形成盖帽层的步骤包括：进行至少一次掺Si材料沉积；
所述掺Si材料沉积的步骤包括：吸附含Al原子层；在所述含Al原子层上吸附含Si原子层；对所述含Al原子层和所述含Si原子层进行氮化处理；
在所述含Al原子层上吸附含Si原子层的步骤包括：通入含Si反应气体，所述含Si反应气体包括SiH4；清除剩余的所述含Si反应气体。
7.如权利要求6所述的形成方法，其特征在于，进行多次掺Si材料沉积的步骤包括：通入SiH4的流量逐次减小。
8.如权利要求6所述的形成方法，其特征在于，进行多次掺Si材料沉积的步骤包括：通入SiH4的时间逐次降低。
9.如权利要求1或3所述的形成方法，其特征在于，形成所述盖帽层的步骤中，所述盖帽层为叠层结构；
形成所述盖帽层的步骤包括：
在所述导电结构和所述介质层上形成AlSiN层；
在所述AlSiN层上形成AlN层。
10.如权利要求9所述的形成方法，其特征在于，形成所述盖帽层的步骤中，所述AlSiN层厚度与所述AlN层厚度的比值在3:1到2:1范围内。
11.如权利要求1所述的形成方法，其特征在于，形成所述导电结构之后，形成盖帽层之前，所述形成方法还包括：对所述介质层表面进行等离子体预处理。
12.如权利要求11所述的形成方法，其特征在于，对所述介质层表面进行等离子体预处理的步骤包括：采用三硅基氮对所述介质层表面进行等离子体预处理。
13.如权利要求1所述的形成方法，其特征在于，形成介质层的步骤中，所述介质层的材料为超低K介质材料；形成导电结构的步骤中，所述导电结构的材料为Cu。
14.一种互连结构，其特征在于，包括：
基底；
介质层，位于所述基底上；
导电结构，位于所述介质层内；
盖帽层，位于所述导电结构和所述介质层上，所述盖帽层为Si掺杂的盖帽层。
15.如权利要求14所述的互连结构，其特征在于，所述盖帽层的材料包括Si掺杂的AlN。
16.如权利要求14或15所述的互连结构，其特征在于，所述盖帽层为叠层结构，包括AlSiN层以及位于所述AlSiN层上的AlN层。
17.如权利要求14所述的互连结构，其特征在于，按原子数量百分比，所述AlSiN层中Si的掺杂浓度在10％到20％范围内。
18.如权利要求14所述的互连结构，其特征在于，沿背向所述导电结构的方向上，Si的掺杂浓度逐渐减小。
19.如权利要求16所述的互连结构，其特征在于，所述AlSiN层厚度与所述AlN层厚度的比值在3:1到2:1范围内。
20.如权利要求14所述的互连结构，其特征在于，所述介质层的材料为超低K材料；所述导电结构的材料为Cu。
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