KR20080100153A - 낮은 Ｋ 금속간 유전체 및 에칭 스톱과의 통합을 위한 무전해 Ｃｏ 합금막 상에서의 산화를 감소시키고 접착력을 강화시키는 방법 - Google Patents

낮은 Ｋ 금속간 유전체 및 에칭 스톱과의 통합을 위한 무전해 Ｃｏ 합금막 상에서의 산화를 감소시키고 접착력을 강화시키는 방법 Download PDF

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Abstract

반도체 기판을 처리하는 방법 및 장치는, 기판상에 형성된 도전성 재료에 캡핑층을 증착하는 단계, 캡핑층 상에 형성된 산화물을 환원시키는 단계, 및 유전체 재료를 증착하는 단계를 포함한다. 반도체 기판을 처리하는 방법 및 장치는 기판 상에 형성된 도전성 재료에 캡핑층을 증착하는 단계, 캡핑층을 플라즈마에 노출시키는 단계, 약 100℃ 이상으로 기판을 가열하는 단계, 및 낮은 유전 상수 재료를 증착하는 단계를 포함한다.

Description

낮은 Ｋ 금속간 유전체 및 에칭 스톱과의 통합을 위한 무전해 Ｃｏ 합금막 상에서의 산화를 감소시키고 접착력을 강화시키는 방법{IMPROVING ADHESION AND MINIMIZING OXIDATION ON ELECTROLESS CO ALLOY FILMS FOR INTEGRATION WITH LOW K INTER-METAL DIELECTRIC AND ETCH STEO}
본 발명은 반도체 기판 상에 소자들을 신뢰성있게 형성하는 프로세스에 관한 것이다.
현재, 구리 및 구리의 합금은 구리(Cu)가 낮은 저항률, 높은 전류 보유력, 및 높은 전기이동도 저항성을 갖기 때문에, 서브-미크론 상호접속 기술에 대한 선택적 금속이 되었다. 그러나, Cu의 긍정적 특성에도 불구하고, Cu 상호접속부는 구리 확산, 전기이동도 관련 결함, 및 산화 관련 결함을 야기시키는 경향이 있다. 통상적으로, 라이너 배리어층이 Cu 상호접속부의 측면 및 바닥을 둘러싸는데 이용되어 인접한 유전체층들로 Cu가 확산되는 것을 방지할 수 있다. Cu 상호접속부의 산화 및 전기이동도 관련 결함들은 Cu 상호접속부 표면 상에 예를 들어, 코발트 텅스텐 포스포러스(CoWP), 코발트 주석 포스포러스(CoSnP), 및 코발트 텅스텐 포스포러스 보론(CoWPB)의 얇은 캡핑층을 증착함으로써 크게 감소될 수 있다. 캡핑층 및 순차적 유전체층들을 증착한 후에, BEOL(back-end-of-the-line)층을 프로세싱하고 칩을 패키징하는 동안 약 8 시간의 주기 동안 400℃ 내지 450℃에 이르는 높은 프로세싱 온도는, 캡핑층과 유전체층 사이의 접착력이 약할 경우 캡핑층으로부터 순차적으로 증착되는 유전체층의 분리를 유도한다. 프로세싱 시퀀스 지연은 산화를 조장할 수 있다. 특히, 산화는 약 150Å 미만의 두께를 가지는 얇은 캡핑층들, 예를 들어, 70Å의 CoWP 또는 CoWPB 층에서 특히 문제시된다. Cu 상호접속부 위로 증착된 캡핑층의 표면에 대한 산화물 농도 감소 및 접착력 증가는 순차적으로 증착되는 유전체층들의 분리를 방지하기 위해 필요하다.
도 1(종래기술)은 피쳐가 형성된 단면을 나타낸다. 피쳐는 기판 표면(11)상에 형성된다. 유전체층(14)은 기판(11) 상에 증착된다. 비아(10)가 유전체층(14)에 형성된다. 배리어층(12)은 비아(10)에 증착된다. 구리 또는 다른 도전성 재료(13)가 배리어층(12) 상에 증착된다. 다음 도전성 재료(13)가 평탄화되고 캡핑층(22)이 도전성 재료(13) 상에 증착된다. 다음, 낮은 유전 상수를 가지는 유전체층(16)이 유전체층(14)과 캡핑층(22) 상에 증착된다. 캡핑층(22)과 유전체층(16) 사이에 인터페이스(17)가 형성된다. 다음, 추가의 유전체층(18)이 증착된다. 추가의 유전체층은 플로오로실리케이트 글라스(FSG), 비정질 실리콘, 실리콘 옥시카바이드, 또는 유전 상수 또는 다른 특성에 대해 선택된 다른 유전체일 수 있다. 유전체층(18, 16)은 하나의 연속적 유전체층 복합물(15)일 수 있다. 다음, 포토레지스트가 유전체층(18)의 표면에 증착된다. 포토레지스트가 패터닝되고 또한 하부 유전체 복합물(15)도 패터닝된다. 유전체층(16)이 패터닝됨에 따라, 캡핑층(22)과 유전체층(16) 사이의 인터페이스(17)는 보전성을 손실하여 변형될 수 있다. 특히, 캡핑층(22)과 유전체층(16) 사이의 접착력이 제한되는 경우, 캡핑층(2)과 유전체층(16)은 분리되어 소자 결함을 유도할 수 있다.
지금까지, 캡핑층이 증착되고 바로 유전체층 증착이 이루어졌다. 도 7(종래기술)은 캡핑층 상에 낮은 유전상수 막을 증착하는 프로세스(50)를 나타낸다. 기판은 단계(51)에서 산소 함유 분위기에서 예비가열된다. 다음 실란 또는 테트라에틸오쏘로실리케이트(Si(OC2H5)4), 테트라에틸옥시실란, 또는 TEOS와 같은 실리콘 함유 전구체가 단계(52)에서 챔버로 주입된다. 다음 플라즈마가 단계(53)에서 점화된다. 벌크 유전체층이 단계(54)에서 증착된다. 캡핑층(22)은 산화되기 쉽기 때문에, 상기 프로세스(50)는 캡핑층(22)의 산화를 유도하여 캡핑층(22)과 낮은 k 유전체층 사이의 접착력이 약화된다.
캡핑층과 유전체층 사이에 접착력을 강화시키기 위해서는 캡핑층을 증착하고 처리하는데 있어 개선된 방법 및 장치가 요구된다. 개선된 방법 및 장치는 구리 확산 배리어 특성이 강화된 캡핑층을 제공한다. 개선된 구리 확산 배리어는 또한 에칭 스톱일 수 있다. 따라서, 층(16)과 같은 유전체 캡핑층이 프로세스로부터 소거되고 낮은 k 유전체가 캡핑층상에 바로 증착될 수 있다.
본 발명의 목적은 캡핑층과 유전체층 사이에 접착력을 강화시키는 캡핑층 증착 방법 및 장치를 제공하는 것이다.
본 발명은 기판상에 형성된 도전성 재료에 캡핑층을 증착하는 단계, 캡핑층 상에 형성된 산화물을 환원시키는 단계, 및 유전체 재료를 증착하는 단계를 포함하는 반도체 기판을 처리하는 방법 및 장치를 제공한다. 또한 본 발명은 기판 상에 형성된 도전성 재료에 캡핑층을 증착하는 단계, 캡핑층을 플라즈마에 노출시키는 단계, 약 100℃ 이상으로 기판을 가열하는 단계, 및 낮은 유전 상수 재료를 증착하는 단계를 포함하는 반도체 기판을 처리하는 방법 및 장치를 제공한다.
상기 개시된 본 발명의 특징을 상세히 이해할 수 있도록, 본 발명의 보다 상세한 설명은 첨부된 도면에 도시되는 실시예들을 참조한다. 그러나, 첨부된 도면은 본 발명의 전형적인 실시예만을 나타내는 것으로, 본 발명의 범주를 제한하고자 하는 것은 아니며, 본 발명은 다른 등가의 효과적인 실시예를 구현할 수 있다.
본 발명의 실시예들은 최종 소자 성능을 바람직하게 개선하는, 캡핑층과 순차적으로 증착되는 유전체층 사이에 접착력을 강화시키는 신뢰성있는 상호접속부층을 형성하는 프로세스에 관한 것이다. 캡핑층의 표면을 따른 산화물 형성 방지는 접착력 및 최종 소자 성능 강화를 보조한다.
도 2는 피쳐가 형성된 실시예의 단면도이다. 도 2는 유전체층(14)에 형성된 배리어층을 갖는 상호접속 개구부내에 배치된 도전성 충진 재료(13)를 포함하는 상 호접속부(9)의 단면도를 나타낸다. 일 실시예에서, 유전체층(14)은 캘리포니아 산타 클라라의 어플라이드 머티어리얼스사에서 입수가능한 블랙 다이아몬드TM 막; 캘리포니아 샌어제이의 노벨루스 시스템스사에서 입수가능한 CORALTM 막; 네덜랜드 빌토벤의 ASM 인터내세널에서 입수가능한 AURORATM 막; 유기 실란 또는 유기실록산; 스핀 온 유전체; 카본 도핑 산화물; 실리케이트; 및 임의의 다른 적절한 재료와 같이, 낮은 유전 상수(low k)의 유전체 재료이다. 상호접속부(9) 및 다른 반도체 피쳐는 기판(11) 상에 증착된다. 본 발명의 실시예들에 유용한 기판은, 제한되지는 않지만, 결정성 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 실리콘 게르마늄, 도핑 또는 비도핑 폴리실리콘, 도핑 또는 비도핑 실리콘, 및 실리콘 질화물을 포함한다. 다른 기판들은 베어(bare) 실리콘 웨이퍼, 또는 상부에 유전성, 도전성, 또는 배리어 성질을 가지며, 알루미늄 산화물 및 폴리실리콘을 포함하는 재료층과 같은 도전성 또는 비도전성 층이 형성되고 예비처리된 표면을 가지는 기판을 포함한다. 표면의 예비처리는 연마(예를 들어, CMP, 전기-연마), 패터닝, 에칭, 환원, 산화, 수산화, 어닐링 및 베이킹중 하나 이상을 포함할 수 있다. 기판 표면이란 용어는 임의 반도체 피쳐를 포함하는 것으로 이용되며, 비아의 상부, 하부 및/또는 측벽, 라인, 듀얼 다마신, 콘택 등과 같은 상호접속 피쳐의 노출된 표면을 포함한다.
트렌치 및 홀과 같이 다수의 전자 소자 결함이 유전체 재료(14)에 형성될 수 있다. 라이너 배리어층(12)은 도전성 충진 재료(13)와 유전체 재료(14)를 분리시키는데 이용된다. 라이너 배리어층(12)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질 화물, 탄탈 실리콘 질화물, 텅스텐 질화물, 실리콘 질화물, 및 이들의 조합물과 같은 재료를 포함할 수 있고, 이들은 통상적으로 물리적 기상 증착(PVD), 원자층 증착(ALD), 및 화학적 기상 증착(CVD) 기술에 의해 증착된다. 도전성 충진 재료(13)는 상호접속부(9) 구조물(예를 들어, 라이너 또는 비아)을 형성하기 위한 Cu 또는 Cu 합금이다. 도전성 충진 재료(13)는 일반적으로, 전기도금, 무전해 도금, CVD, PVD, ALD 및/또는 이들의 조합과 같은 증착 프로세스에 의해 증착된다. 도전성 충진 재료층은 도전성 표면(27) 및 유전체 표면(28)을 갖는, 도 2에 도시된 상호접속부(9) 구조물을 형성하기 위해, 전기화학적 연마 및/또는 CMP와 같은 기술에 의해 증착된 다음 연마 또는 레벨링될 수 있다. 일반적으로 도전성 표면(27)은 충진된 트렌치 표면 도전성 재료(13) 함유 홀 및 CMP 프로세스 이후 노출된 라이너 배리어층(26)으로 정의된다. 연마 후에, 유전체 표면(28)은 통상적으로 연마 잔류물 및 다르 오염물을 제거하기 위해 세정된다.
또한 도 2는 도전성 재료(13)상에 증착되는 캡핑층인 코발트-함유 합금층(22)을 포함하는 상호접속부(9)의 단면도이다. 코발트-함유 합금층(22)은 본 명세서에서 참조되며 2004년 10월 15일자로 출원된 미국 특허 출원 번호 10/967,644호에 개시된 도금 용액에 도전성 재료(13)를 노출시킴으로써 선택적으로 증착된다. 코발트-함유 합금층은 대략 원자층 내지 약 500Å, 바람직하게는 약 10Å 내지 약 300Å, 및 보다 더 바람직하게는 약 50Å 내지 약 200Å의 두께로 증착된다. 코발트-함유 합금층(22)은 몇가지 단계로 증착될 수 있다. 예를 들어, 기판 표면은 제 1 두께(예를 들어 100Å)를 가지는 제 1 층을 증착하기 위해 도금 용액의 제 1 볼 륨에 노출되고 기판 표면은 제 2 두께(약 100Å)를 가지는 제 2 층을 증착하기 위해 도금 용액의 제 2 볼륨에 노출되어 전체 코발트-함유 합금층을 형성한다.
코발트-함유 합금층은 코발트, 텅스텐 또는 몰리브덴, 포스포러스, 보론 및 이들의 조합물을 함유하는 다양한 조성물을 포함한다. 일반적으로, 코발트-함유 합금은 약 85% 내지 약 95% 범위의 코발트 농도, 약 1% 내지 약 6% 범위의 텅스텐 농도 또는 약 1 % 내지 약 6% 범위의 몰리브덴 농도, 및 약 1% 내지 약 12%, 바람직하게 약 3% 내지 약 9% 범위의 포스포러스 농도와 같이, 원자%이 조성을 포함한다. 가변적인 보론 양이 보란 환원제의 포함으로 인해 본 발명의 방법에 따라 마련된 코발트-함유 합금에 제공될 수 있다. 소정의 실시예에서, 텅스텐의 몰리브덴 치환은 코발트-함유 합금의 증착 동안 경제적으로 바람직할 수 있다.
코발트-함유 합금층내에서 포스포러스 및/또는 보론의 농도는 캡핑층이 증착된 최종 결정성 구조물에 영향을 미칠 수 있다. 일반적으로, 구리, 산소 또는 물의 확산을 방지하는 능력과 같은 배리어 특성은 캡핑층이 보다 비정질화 될수록 증가한다. 선택적으로, 포스포러스 또는 보론의 작용은 캡핑층을 통한 구리 확산을 방지하는 경향이 있는 입계들(grain boundaries)의 "스터핑(stuffing)"을 야기할 수 있다.
일반적으로, 산소는 유전체막이 증착되기 이전의 대기 환경에 캡핑층을 노출시킴으로써 코발트-함유 합금으로 원치않게 통합된다. 일반적으로 금속 산화물들은 코발트-함유 합금의 표면 부근에 있다. 상당량의 산소는 코발트-함유 합금에서 바람직하지 않으며, 이는 배리어 특성 및 도전성이 산소 농도 증가에 따라 감소되 기 때문이다. 순차적으로 증착되는 유전체 재료의 접착력이 감소될 수 있다. 본 발명의 일부 실시예에서, 코발트-함유 합금의 산소 농도는 약 5×1018 atoms/cm3 내지 약 5×1019 atoms/cm3 범위로 최소화된다. 낮은 산소 농도는 코발트-함유 합금의 보다 효과적인 환원으로 인해 하이포아인산염(hypophosphite) 소스 및 보란-기재 공동-환원제(co-reductant), 및 비교적 높은 비율의 금속 이온 대 환원제와 같은 전구체로부터 부분적으로 야기된다.
도 3은 피쳐가 형성된 추가 실시예의 개략도이다. 도 2의 피쳐는 추가의 프로세싱 단계들을 거치게 된다. 실리사이드층(24)은 캡핑층(22) 상에 선택적으로 증착될 수 있다. 실리사이드층(124)은 실리콘 함유 전구체로 형성될 수 있다. 바람직한 전구체는 실란(SiH4)이다. 도 3은 실리사이드층(24)의 표면에 증착된 유전체층(29)을 나타낸다. 유전체층은 플로오로실리케이트 글래스(FSG), 비정질 실리콘, 또는 유전상수 또는 다른 특성에 대해 선택된 다른 유전체일 수 있다.
도 4는 피쳐가 형성된 추가 실시예의 단면도이다. 도 4는 도 2와 비교된다. 그러나, 도 4는 캡핑층(22)의 상부 표면과 직접 접촉하는 유전체층(18)을 포함한다. 캡핑층(22)의 상부 표면은 캡핑층(22)과 유전체층(18) 사이의 인터페이스에 접착성을 강화시키기 위해 어닐링 또는 플라즈마 처리될 수 있다.
도 5는 피쳐가 형성된 추가 실시예의 단면도이다. 유전체 재료(14)는 듀얼 다마신 프로세스에 의해 증착되어, 상호접속 개구부(19)는 연속적이고 평활한 측벽을 갖지 않는 형상의 도전성 재료(13)를 갖게 된다. 캡핑층(22)이 도전성 재 료(13) 상에 선택적으로 증착된다. 유전체층(18)은 캡핑층(22) 상에 증착된다. 포토레지스트층(미도시)이 피쳐 상에 증착된다. 패터닝된 포토레지스트 아래의 재료를 제거하기 위해 패터닝 단계가 수행되며 포토레지스트는 기판 표면에서 제거된다. 도 5에 형성된 피쳐는 노출된 도전성 재료 표면 및 캡핑층(22) 및 유전체층(18)에 의해 함몰된 도전성 재료의 일부를 포함한다.
도 6은 증착 프로세스(100)의 실시예의 흐름도이다. 캡핑층은 단계(102)에서 도전성 재료 상에 증착된다. 본 명세서에서 참조되며 2005년 10월 15일자로 출원된 미국 특허 출원 10/967,099호 및 본 명세서에서 참조되며 2005년 1월 22일자로 출원된 미국 특허 출원 11/040,962호는 도전성 재료상에 캡핑층을 증착하는 상세한 프로세스를 개시하고 있다. 단계(104)에서 불순물을 제거하고 결정성 구조물을 강화시키기 위해 기판 어닐링이 선택적으로 수행될 수 있다.
단계(106)는 기판을 아르곤 또는 헬륨 플라즈마와 같은 불활성 가스 플라즈마, 암모니아 또는 수소 플라즈마와 같은 환원 가스, 또는 불활성 가스 및 환원가스, 암모니아 및 수소 가스들이 조합된 플라즈마에 노출시킴으로써 캡핑층 상에 형성된 산화물을 감소시킨다. 플라즈마 방법 및 장치는 본 명세서에서 참조되며 2004년 2월 17일자로 출원된 미국 특허 번호 6,905,965호에 개시된다.
도 6에서, 단계(108)는 선택적이다. 접착 강화층은 단계(108)에서 증착된다. 접착 강화층은 챔버에 실란(SiH4) 가스를 주입함으로써 250Å의 두께로 형성된다. 바람직하게, 약 3 내지 약 50Å의 단층이 증착된다. 실리콘-코발트 결합을 형성하는 임의의 실리콘 함유 전구체는 접착 강화층을 형성하는데 적합하다. 예를 들어, 실란은 약 100℃ 이상에서 실리콘을 증착하기 위해 열적으로 분해될 수 있다. 실리콘-코발트 결합의 형성은 캡핑층과 그 위에 증착되는 유전체 사이의 접착력을 증가시키는데 바람직하다.
선택적 실시예에서, 원하는 물리적 및 전기적 조건을 충족시키는 막을 형성하기 위해 TEOS 증착이 이용된다. 기판상에서 이용되는 예시적인 전형적 PECVD TEOS 프로세스는 기판이 약 0.5 내지 약 3 Torr 범위내의 전체 가스 압력, 및 약 100℃ 내지 약 550℃ 범위의 기판 온도를 이용하여 챔버내의 산소 및 캐리어 가스(예를 들어 헬륨)와 함께 테트라에틸옥실란을 흘려보냄으로써 형성된 플라즈마에 노출되는 방법으로 실시된다. 바람직하게, 챔버 압력은 약 1 Torr이고 기판 온도는 약 400℃ +/- 50℃이다. 13.56MHz의 주파수에서 약 1,000 와트의 RF 전력이 원하는 기판 프로세싱 공간에서 가스 분포 플레이트로 전달된다. TEOS 증착 프로세스에 의해 형성된 실리콘 이산화물은 금속간 유전체막들로서 반도체 산업에서 통상적으로 이용되고 있다. TEOS 증착 프로세스는 유전체층을 증착하기 위해 통상적으로 테트라에틸오쏘실리케이트를 함유하는 가스 혼합물과 같은 유전체층 형성 가스를 이용하여 수행된다. TEOS를 이용한 증착을 위한 전형적인 프로세스의 예는 1995년 10월 31일자로 "Chemical Vapor Deposition Method for Forming SiO2"란 명칭으로 출원된 미국 특허 번호 5,462,899호, 및 본 명세서에서 참조되며 2002년 9월 17일자로 "Deposition of TEOS Oxide Using Pulsed RF Plasma"란 명칭으로 출원 된 미국 특허 번호 6,451,390호에 보다 상세히 개시된다.
단계(109)는 캡핑층과 결합되는 능력에 대해 선택된 유전체층을 증착한다. 층의 유전상수는 최종 소자 성능을 강화시키도록 조절될 수 있다. 바람직하게, 층은 약 50Å 내지 약 800Å의 두께로 증착되며 약 5 이하의 유전상수를 가지는 질소 함유 실리콘 카바이드 또는 실리콘 카바이드와 같은 낮은 유전상수 재료이다. 낮은 k 재료의 예로는 프로세스에 의해 형성된, 캘리포니아 산타 클라라의 어플라이드 머티어리얼스사로부터 상업적으로 입수가능한 BLOKTM 유전체 재료이다.
단계(110)는 단계(109)에서 증착된 층과 같이, 유전 특성에 대해 선택된 유전체층을 증착한다. 유전체층은 실리콘 산화물-기재 재료를 포함할 수 있다. 유전체 재료의 예로는 실리콘 산화물, PSG, PBSG와 같은 도핑된 실리콘 산화물, 및 카본 도핑 실리콘 산화물이 포함된다. 예시적인 낮은 k 재료는 캘리포니아 산타 클라라의 어플라이드 머티어리얼스사로부터 상업적으로 입수가능한 블랙 다이아몬드TM 유전체 재료이다. 2005년 6월 3일자로 출원된 미국 특허 출원 번호 11/145,432호는 낮은 k 재료를 증착하는 프로세스를 개시하며 이는 본 명세서에서 참조된다.
도 8은 증착 프로세스(110A)의 실시예의 흐름도이다. 단계(122)는 차후 증착 프로세스를 위한 기판을 마련하기 위해 약 100℃ 내지 약 500℃로 기판을 예비가열한다. 실리콘 또는 다른 실리콘 함유 재료가 단계(124) 동안 챔버에 주입된다. 다음 RF 플라즈마가 단계(126)에서 점화된다. 플라즈마가 점화됨에 따라, 산 소가 챔버에 부가되어 유전체 증착이 개시된다. 다음 단계(130)에서, 벌크 유전체층이 증착된다. 최종 형성된 피쳐는 도 3의 피쳐와 유사하다.
도 9는 증착 프로세스(110B)의 추가 실시예의 흐름도이다. 도 9의 프로세스는 도 8의 프로세스와 유사하지만, 플라즈마를 점화시키기 이전에 실리콘 함유 전구체를 주입하는 단계는 없다. 기판은 단계(122)에서 불활성 분위기에서 예비가열된다. 플라즈마는 단계(127) 동안 점화된다. 실리콘 함유 전구체 및 산소가 챔버에 주입되어 단계(128)에서 캡핑층의 표면을 따라 코발트 실리콘과의 결합이 형성된다. 단계(130)에서 기판 표면에 대해 벌크층이 증착된다.
도 10은 증착 프로세스(110C)의 추가 실시예의 흐름도이다. 도 10의 프로세스는 도 9의 프로세스와 비교된다. 그러나 선택적인 실리콘 함유 전구체 및 산화제 모두가 플라즈마가 스트라이킹(striking)되기 이전에 기판 표면에 제공되도록 첨가된다. 기판은 단계(122) 동안 가열된다. 실리콘 함유 전구체 및 산화제가 단계(125) 동안 챔버에 첨가된다. 선택적 산화제는 중간의 산화 능력을 위해 선택된다. 산소 및/또는 일산화 질소가 산화제로서 이용될 수 있다. 단계(129)에서 플라즈마가 점화된다. 다음, 벌크 유전체가 단계(130)에서 증착된다.
도전성 재료 상의 캡핑층은 전자이동도 및 확산을 방지하기 때문에 바람직하다. 캡핑 또는 에칭 스톱층과 같은 소정의 유전체층의 필요성이 소거될 수 있다. 아르곤 또는 헬륨은 플라즈마 기재 프로세싱 단계들에 대해 바람직한 가스이다. 상승된 온도에 산소 노출로 코발트 산화물이 형성되는 것을 방지하는 캡핑층 보호는 순차적인 습식 세정 프로세스 동안 캡핑층으로부터의 에칭 가능성이 감소되기 때문에 중요하다. 또한 포토레지스트를 제거하는 애싱 프로세스는 산화를 감소시키기 위해 보다 낮은 산소 농도 및 보다 낮은 온도를 이용하도록 조절되어야 한다. 선택적 애싱 프로세스에서 수반되는 암모니아와 같은 환원 가스가 포토레지스트를 제거하기 위해 산소 대신 이용될 수 있다. 캡핑층의 증착 이전의 프로세싱 단계들은 산화물 형성을 방지한다.
지금까지 본 발명의 실시에들에 대해 개시되었지만, 본 발명의 기본 범주내에서 다른 추가적인 실시예들이 구현될 수 있으며, 본 발명의 기본 범주는 하기의 특허청구범위에 의해 한정된다.
본 발명에 따라 캡핑층과 유전체층 사이의 접착력이 강화된다.
도 1(종래기술)은 피쳐가 형성된 개략도,
도 2는 피쳐가 형성된 실시예의 단면도,
도 3은 피쳐가 형성된 추가 실시예의 단면도,
도 4는 피쳐가 형성된 추가 실시예의 단면도,
도 5는 피쳐가 형성된 추가 실시예의 단면도,
도 6은 증착 프로세스 실시예의 흐름도,
도 7(종래기술)은 증착 프로세스 실시예의 흐름도,
도 8은 증착 프로세스의 실시예의 흐름도,
도 9는 증착 프로세스의 추가 실시예의 흐름도,
도 10은 증착 프로세스의 추가 실시예의 흐름도.

Claims (10)

  1. 반도체 기판 처리 방법으로서,
    상기 기판 상에 형성된 전도성 재료 위에 코발트를 포함하는 캡핑층을 증착하는 단계;
    상기 캡핑층을 어닐링하는 단계;
    상기 캡핑층 상에 접착 강화층(adhesion promoting layer)을 증착하는 단계; 및
    상기 접착 강화층 상에 벌크 유전체를 증착하는 단계
    를 포함하고, 상기 접착 강화층을 증착하는 단계는,
    (a) 100℃를 초과하도록 상기 기판을 가열하는 단계;
    (b) 상기 캡핑층을 실리콘 함유 프리커서에 노출시키는 단계;
    (c) 플라즈마를 점화시키는 단계; 및
    (d) 상기 기판을 산화제에 노출시키는 단계
    를 포함하는,
    반도체 기판 처리 방법.
  2. 반도체 기판 처리 방법으로서,
    상기 기판 상에 형성된 전도성 재료 위에 코발트를 포함하는 캡핑층을 증착하는 단계;
    상기 캡핑층을 어닐링하는 단계;
    상기 캡핑층 상에 접착 강화층을 증착하는 단계; 및
    상기 접착 강화층 상에 벌크 유전체를 증착하는 단계
    를 포함하고, 상기 접착 강화층을 증착하는 단계는,
    (a) 100℃를 초과하도록 상기 기판을 가열하는 단계;
    (b) 불활성 가스를 포함하는 플라즈마를 점화시키는 단계; 및
    (c) 상기 캡핑층을 실리콘 함유 프리커서와 산소에 노출시키는 단계
    를 포함하는,
    반도체 기판 처리 방법.
  3. 반도체 기판 처리 방법으로서,
    상기 기판 상에 형성된 전도성 재료 위에 코발트를 포함하는 캡핑층을 증착하는 단계;
    상기 캡핑층을 어닐링하는 단계;
    상기 캡핑층 상에 접착 강화층을 증착하는 단계; 및
    상기 접착 강화층 상에 벌크 유전체를 증착하는 단계
    를 포함하고, 상기 접착 강화층을 증착하는 단계는,
    (a) 100℃를 초과하도록 상기 기판을 가열하는 단계;
    (b) 상기 캡핑층을 실리콘 함유 프리커서와 산화제에 노출시키는 단계; 및
    (c) 플라즈마를 점화시키는 단계
    를 포함하는,
    반도체 기판 처리 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 캡핑층은 10Å 내지 500Å의 두께를 갖는 것을 특징으로 하는 반도체 기판 처리 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 방법은, 아르곤 플라즈마, 헬륨 플라즈마, 수소 플라즈마 및 암모니아 플라즈마로 이루어진 그룹에서 선택된 플라즈마에 상기 캡핑층을 노출시킴으로써, 상기 어닐링 동안 상기 캡핑층 상에 형성되는 산화물을 감소시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 처리 방법.
  6. 제 5 항에 있어서,
    상기 캡핑층의 산소 농도는 5×1018 atoms/cm3 내지 5×1019 atoms/cm3 범위로 최소화되는 것을 특징으로 하는 반도체 기판 처리 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 접착 강화층은 250Å까지의 두께를 갖는 것을 특징으로 하는 반도체 기판 처리 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 실리콘 함유 프리커서는 기체상태의 실란 또는 TEOS인 것을 특징으로 하는 반도체 기판 처리 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    코발트-실리사이드가 형성되는 것을 특징으로 하는 반도체 기판 처리 방법.
  10. 제 1 항 또는 제 3 항에 있어서,
    상기 산화제는 산소, 일산화질소(nitrous oxide), 또는 이들의 조합물들을 포함하는 것을 특징으로 하는 반도체 기판 처리 방법.
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