JP2005311366A - 半導体相互接続構造体およびその製造方法 - Google Patents

半導体相互接続構造体およびその製造方法 Download PDF

Info

Publication number
JP2005311366A
JP2005311366A JP2005119003A JP2005119003A JP2005311366A JP 2005311366 A JP2005311366 A JP 2005311366A JP 2005119003 A JP2005119003 A JP 2005119003A JP 2005119003 A JP2005119003 A JP 2005119003A JP 2005311366 A JP2005311366 A JP 2005311366A
Authority
JP
Japan
Prior art keywords
low
dielectric layer
layer
diffusion barrier
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005119003A
Other languages
English (en)
Other versions
JP4288251B2 (ja
Inventor
Lawrence A Clevenger
ローレンス・エイ・クレベンジャー
Stefanie R Chiras
ステファニー・アール・シラス
Timothy Dalton
ティモシー・ダルトン
James J Demarest
ジェームズ・ジェイ・デマレスト
Derren N Dunn
デレン・エヌ・ダン
Chester T Dziobkowski
チェスター・ティー・ディオブコウスキ
Philip L Flaitz
フィリップ・エル・フレイツ
Michael W Lane
マイケル・ダブリュー・レーン
James R Lloyd
ジェームズ・アール・ロイド
D Resutaino Daryl
ダリル・ディー・レスタイノ
Thomas M Shaw
トーマス・エム・ショー
Yun Yu Wang
ユン・ユー・ワン
Chih-Chao Yang
チー・チャオ・ヤン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2005311366A publication Critical patent/JP2005311366A/ja
Application granted granted Critical
Publication of JP4288251B2 publication Critical patent/JP4288251B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31633Deposition of carbon doped silicon oxide, e.g. SiOC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Laminated Bodies (AREA)

Abstract

【課題】 上部低誘電率(low-k)誘電体層とその下に存在する拡散障壁キャップ誘電体層との間の接着性を改善する相互接続構造体を実現する。
【解決手段】 本発明の相互接続構造体は(誘電率が4.0未満である)上部低誘電率(low-k)誘電体層(たとえばSi、C、O、およびHから成る元素群を含む誘電体)とその下に存在する拡散障壁キャップ誘電体層(たとえばC、Si、N、およびHから成る元素群を含むキャップ層)との間の接着性が、これら2つの層の間に接着遷移層を設けることにより改善されている。上部低誘電率(low-k)誘電体層と拡散障壁キャップ誘電体層との間に接着遷移層が存在するから、パッケージング工程の間に相互接続構造体が離層する機会を低減させることが可能になる。ここで提供する接着遷移層は下部SiOx (またはSiON)含有領域と上部C傾斜領域とを備えている。このような構造体、特に接着遷移層を形成する方法も提供する。
【選択図】 図2

Description

本発明は半導体相互接続構造体に関し、特に、拡散障壁誘電体キャップ層(たとえば、C、Si、N、およびHを含む拡散障壁誘電体キャップ層〔以下「CSiNH」という〕など)の上に設けられた上部低誘電率(low-k)誘電体層(たとえば、炭素をドープした酸化物〔すなわちSi、C、O、およびHを含む誘電体;以下「SiCOH」という〕など)を備えた半導体相互接続構造体に関する。本発明の相互接続構造体では、上部低誘電率(low-k)誘電体層と拡散障壁誘電体キャップ層との間の接着性が改善されるが、それはこれら2つの誘電体材料の間に接着遷移(adhesion transition)層を設けているからである。また、本発明はこのような相互接続構造体を形成する様々な方法も提供する。
近年、ULSI(ultra-large scale integrated)回路で使用する電子デバイスの大きさが絶えず縮小し続けた結果、BEOL(back-end-of-the-line)において形成するメタライゼーションの抵抗値が増大し、しかも、それに付随して相互接続の容量値が低減することはなかった。(BEOLとは配線を形成する工程のことである。)抵抗値の増大を軽減させようとして相互接続のアスペクト比をさらに大きくする結果、容量値の増大を招来している場合が多いが。これら2つの効果が組み合わさると、ULSI電子デバイスにおける信号の遅延が増大する。このため、将来におけるULSI回路のスイッチング性能を改善するために、低誘電率(low-k)誘電体、特にシリコン酸化物よりも誘電率(k)がはるかに小さい低誘電率(low-k)誘電体を導入し、容量値を低減させつつある。
ULSIデバイスに適用するために検討されてきた低誘電率(low-k)材料にSi、C、およびOを含むポリマ(重合体)がある。これらのポリマの例として、次に示すものが挙げられる。すなわち、メチルシロキサン(methylsiloxane) 、メチルシルセスキオキサン(methylsilsesquioxane) 、および、他の有機もしくは非有機のポリマ(これらはスピンオン(spin-on)法によって製造する)、または、Si、C、O、およびHを含有する材料(SiCOH、SiOCH、炭素ドープ酸化物(carbon-doped oxide: CDO)、シリコン・オキシカーバイド(silicon−oxycarbide)、有機ケイ酸塩ガラス(organosilicate glass: OSG))(これらはPECVD(plasma enhanced chemical vapor deposition)によって堆積させる)である。
集積回路(IC)の相互接続構造体中に低誘電率(low-k)誘電体を取り入れるには多くの場合、拡散障壁キャップ層、または、エッチング停止用およびCMP(chemo-mechanical polishing)用のハードマスクとして他の誘電体材料を使用することが必要になる。ICデバイスの複雑な構造体中の異なる層の間の接着性は多くの場合きわめて小さいから、ICデバイスを処理する間に離層してしまう、あるいは、一般的なパッケージング材料に起因する熱機械応力の影響を受けて信頼性が低下してしまう。
図1は従来技術に係る典型的な相互接続構造体10を示す図である。相互接続構造体10は上部CVD(chemical vapor deposited)低誘電率(low-k)SiCOH誘電体層12と下部CVD低誘電率(low-k)SiCOH誘電体層20とを備えている。誘電体層12および20の各々はその中に形成された金属配線領域14を備えている。金属配線領域14はC、Si、N、およびHを含有する誘電体(すなわちCSiNH)から成る拡散障壁キャップ誘電体層18によって覆われて(キャップされて)いる。
NH3 による前処理を含む、CSiNHを前洗浄する工程のために、SiCOHの表面の各々にはSiONから成る薄層16が形成される。SiON層16は次に示す3つの領域を備えている。すなわち、CSiNHキャップ誘電体層18との界面の近傍に位置し、窒素含有量の多いSiONから成る上部領域、酸素含有量の多いSiONから成る中間領域、および、炭素が欠乏した下部領域である。この炭素が欠乏した下部領域は各SiCOH誘電体層の上部表面領域中に絶えず伸長している。
パッケージング工程においては通常、CSiNHキャップ誘電体層18と上部SiCOH誘電体誘電体層20との間に亀裂が形成される。これはCSiNHキャップ誘電体層18と上部SiCOH誘電体層20との間の界面19が脆弱(ぜいじゃく)であることを示している。また、界面19において、CSiNHキャップ誘電体層18と上部SiCOH誘電体層20との離層が発生する。接着性の試験が示すところによれば、CSiNHキャップ誘電体層18と上部SiCOH誘電体層20との間の界面19の接着係数は小さい。同じ試験が示すところによれば、下部誘電体層12とCSiNHキャップ誘電体層18との間の接着係数はSiON層が存在することにより改善されている。上部SiCOH誘電体誘電体層20とその下に存在するCSiNHキャップ誘電体層18との間の現在の接着力は2〜4J/m2 の範囲にある。これはSiCOH材料の結合力の値(6J/m2 )よりも小さい。
図1に示す現在の相互接続構造体に関する上述した問題点に鑑み、上部低誘電率(low-k)誘電体層とその下に存在する拡散障壁キャップ誘電体層との間の接着性を改善する相互接続構造体を実現することが求められている。
本発明は相互接続構造体を提供する。この相互接続構造体は(誘電率が4.0未満である)上部低誘電率(low-k)誘電体層(たとえばSi、C、O、およびHから成る元素群を含む誘電体)とその下に存在する(underlying)拡散障壁キャップ誘電体層(たとえばC、Si、N、およびHから成る元素群を含むキャップ層)との間の接着性が、これら2つの層の間に接着遷移層を設けることにより改善されている。前記拡散障壁キャップ誘電体層は通常、相互接続配線層の表面に設けられている。前記上部低誘電率(low-k)誘電体層と前記拡散障壁キャップ誘電体層との間に前記接着遷移層が存在するから、パッケージング工程の間に相互接続構造体が離層する機会を低減させることが可能になる。
特に、そして広義には、本発明は少なくとも、上部低誘電率(low-k)誘電体層と下に存在する拡散障壁キャップ誘電体層とを備えた相互接続構造体に関する。前記相互接続構造体には、前記上部低誘電率(low-k)誘電体層と前記下に存在する拡散障壁キャップ誘電体層との間に、下部SiOx (またはSiON)含有領域と上部C傾斜領域とを備えた接着遷移層が設けられている。前記接着遷移層は前記上部低誘電率(low-k)誘電体層と前記下に存在する拡散障壁キャップ誘電体層との間に設けられた、下部SiOx (またはSiON)含有領域と上部C傾斜領域とを備えている。本発明の一部の実例では、前記上部低誘電率(low-k)誘電体層はSi、C、O、およびHから成る元素群を含んでおり、一方、前記下に存在るす拡散障壁キャップ誘電体層はC、Si、N、およびHから成る元素群を含んでいる。他の実例では、前記下に存在する拡散障壁キャップ誘電体層中のNは任意事項である。
本発明によると、前記接着遷移層の前記上部C傾斜領域は前記接着遷移層(SiOx (またはSiON)含有領域)との界面の近傍においてCが欠乏している。したがって、上部C傾斜領域においては、Cの含有量は前記上部低誘電率(low-k)誘電体層に近付くのにつれて低減している。すなわち、前記接着遷移層は前記上部低誘電率(low-k)誘電体層の近傍において、Cが欠乏しているから、Si−O結合の面密度が最大になっている。
また、本発明は本発明の相互接続構造体を形成する様々な方法にも関する。本発明の一実例では、始めに、下部低誘電率(low-k)誘電体層(Si、C、O、およびHから成る元素群を含んでいるのが望ましい)の表面に拡散障壁キャップ誘電体層(C、Si、N、およびHから成る元素群を含んでいるのが望ましい)を形成する。前記拡散障壁キャップ誘電体層を形成したら、アルゴン・プラズマを用いて本発明の接着遷移層を形成した後、上部低誘電率(low-k)誘電体層を形成する。特に、アルゴンによる前処理は前記上部低誘電率(low-k)誘電体層を形成する始めの段階の間に行う。
本発明の別の実例では、始めに、下部低誘電率(low-k)誘電体層(たとえばC、Si、N、およびHから成る元素群を含む材料)の表面に拡散障壁キャップ誘電体層(たとえばSi、C、O、およびHから成る元素群を含む材料)を形成する。前記拡散障壁キャップ誘電体層を形成した後、当該拡散障壁キャップ誘電体層を酸素プラズマによって処理する。この処理により、前記拡散障壁キャップ誘電体層の表面領域がSiO含有層に変換される。このSiO含有層はSiOx またはSiONから成る。続いて、アルゴン・プラズマによる前処理プロセスを用いて前記接着遷移層のC傾斜領域を形成した後、前記上部低誘電率(low-k)誘電体層を形成する。上述した実例と同様に、前記アルゴン・プラズマによる前処理工程は前記上部低誘電率(low-k)誘電体層を形成する始めの段階の間に行う。
本発明のさらに別の実例では、始めに、下部低誘電率(low-k)誘電体層(たとえばSi、C、O、およびHから成る元素群を含む材料)の表面に拡散障壁キャップ誘電体層(C、Si、N、およびHから成る元素群を含む材料)を形成する。前記拡散障壁キャップ誘電体層を形成した後、当該拡散障壁キャップ誘電体層の上にSiO含有層を形成する。このSiO含有層は本発明に係る接着遷移層の一部分を形成している。続いて、酸素プラズマによる前処理プロセスを用いて前記接着遷移層のC傾斜領域を形成した後、上部低誘電率(low-k)誘電体層を形成する。上述した実例と同様に、前記酸素プラズマによる前処理工程は前記上部低誘電率(low-k)誘電体層を形成する始めの段階の間に行う。
上述したように、本発明では拡散障壁層と誘電率が4.0未満の層間誘電体との間に接着遷移層を設ける。一般に、Cu誘電体層の表面に設けられた拡散障壁層はNを含有おり、より最近ではCを含有している。拡散障壁層中に炭素を取り入れると接着性が劣化する可能性があるが、それはCが他の元素と弱い結合を形成するからである。また、拡散障壁層中にNを取り入れると(たとえば二酸化シリコンよりも)稠密(ちゅうみつ)な膜が得られるが、それは3価のNが2価のOに取って代わるからである。その結果、拡散障壁としての特性が二酸化シリコンよりも良好な膜が得られる。この膜は一般に引っ張り応力が大きく、比較的不活性であるために改質するのがより困難である。したがって、本発明は比較的不活性な拡散障壁層と該拡散障壁層に比して反応性がより高い低誘電率(low-k)誘電体層との間の良好な接着性を保証する新規なプロセスを提供するもである(これらの材料の誘電率は、当該材料から成る膜を化学的に改質する能力を、改質するのがより容易な低誘電率(low-k)の膜と比較する際における良好な指標である)。良好な接着性は接着増強層の全体にわたってSi−O結合の比を慎重に制御することによって保証される。その要件はSi−O結合の比を拡散障壁層に隣接する位置で最大にすることである。この程度のSi−O結合の密度は傾斜界面層が低誘電率(low-k)誘電体層に近付くのにつれて同一の値を維持するか低減するが、低誘電率(low-k)誘電体層中に存在するSi−O結合の密度よりも大きな値を維持している必要がある。この化学的性質を有する界面遷移層を備えると、上述した傾斜層を始めに堆積する間、Arプラズマを用いるときに拡散障壁層と低誘電率(low-k)膜との間の良好な接着性を保証するとともに容易に改質しうる膜が得られる。
次に、本発明を詳細に説明する。以下に示す検討において、拡散障壁層はC、Si、N、およびHから成り、一方、低誘電率(low-k)誘電体層はSi、C、O、およびHから成る。これらの材料を記述するとともに説明するけれども、低誘電率(low-k)誘電体層の方が拡散障壁層よりも反応性が強いものであるかぎり、他の拡散障壁材料と他の低誘電率(low-k)誘電体を使用してもよい。ここで説明する実施形態では、接着遷移層を実現する。この接着遷移層はSi、C、O、およびHから成る元素群を含有する上部低誘電率(low-k)誘電体材料とC、Si、N、およびHから成る元素群を含有する拡散障壁キャップ誘電体層との間の接着性を改善するものである。本発明のこの実施形態を図2に示す。
図2は本発明の相互接続構造体50を示す図である。相互接続構造体50はSi、C、O、およびHから成る元素群を含有するとともに基板52の表面に設けられている。基板52しては、半導体基板、誘電体層、金属層、または、これらを任意に組み合わせたものを用いることができる。
下部低誘電率(low-k)誘電体層54はその中に設けられた少なくとも1つの配線領域56を備えている。配線領域56は通常、導電金属(たとえばAl、Cu、W、または、それらの合金など)で充填されている。配線領域56を有さない下部低誘電率(low-k)誘電体層54の表面には、SiO2 またはSiONから成る拡散障壁層58が設けられいてる。
本発明の相互接続構造体50は下部低誘電率(low-k)誘電体層54の表面に設けられた、C、Si、N、およびHから成る元素群を含有する拡散障壁キャップ誘電体層60も備えている。拡散障壁キャップ誘電体層60の表面には、本発明に係る接着遷移層62が設けられている。接着遷移層62は下部SiOx (またはSiON)含有領域64と上部C傾斜領域66とを備えている。本発明に係る接着遷移層62の上には、Si、C、O、およびHから成る元素群を含有する上部低誘電率(low-k)誘電体層68が直接に設けられている。上部低誘電率(low-k)誘電体層68はその中に設けられた少なくとも1つの配線領域56も備えている。上部低誘電率(low-k)誘電体層68の表面には、別の拡散障壁層58と別の拡散障壁キャップ誘電体層とが設けられいてる。
本発明の相互接続構造体50では、上部低誘電率(low-k)誘電体層68とその下にある拡散障壁誘電体層60との間の接着性が改善されるが、それは本発明に係る接着遷移層62に起因する。特に、本発明によって接着性が改善するのは、本発明に係る接着遷移層62と、上部低誘電率(low-k)誘電体層68と、拡散障壁キャップ誘電体層60と間において異なる結合がなされる点に帰すことができる。特に、本発明に係る接着遷移層の上部C傾斜領域66は上部低誘電率(low-k)誘電体層68と接触しているが、当該上部低誘電率(low-k)誘電体層68との間に強い結合を実現している。一方、下部SiOx (またはSiON)含有領域64はその下にある拡散障壁キャップ誘電体層60と接触しているが、当該拡散障壁キャップ誘電体層60との間に強い結合を実現している。
本発明によれば、上部C傾斜領域のCを下部SiOx (またはSiON)含有領域64との界面において欠乏させると、さらに大きな接着力が得られる。
次に、製造方法について説明する。まず、図2に示す相互接続構造体50から本発明に係る接着遷移層62を除去した状態のものを当業者にとって周知である既存のBEOLプロセスを用いて形成する。たとえば、Si、C、O、およびHから成る元素群を含有する下部低誘電率(low-k)誘電体層54をPECVD(plasma-enhanced chemical vapor deposition)を用いて形成する。その際、次に示すSiCOHを含有する前駆体を少なくとも1つ使用する。すなわち、TMCTS(tetramethylcyclotetrasiloxane)、OMCTS(octamethylcyclotetrasiloxane)、DEMS(diethoxymethylsilane)、DEDMS(diethoxyldmethylsilane)、および,他の関連する環式または非環式のシランおよびシロキサンである。SiCOHを含有する前駆体は不活性ガス(たとえばHeまたはArなど)および/または反応性ガス(H22 、O2 、CO2 など)とともに使用する。
本願では、用語「低誘電率(low-k)」は誘電率が4.0未満、好ましくは3.7未満である誘電体を指すのに使用する。
下部低誘電率(low-k)誘電体層54を形成する際に使用しうる堆積方法と様々な前駆体材料の詳細はたとえば次に示す米国特許に記載されている。すなわち、米国特許第6147009号、米国特許第6312793号、米国特許第6441491号、米国特許第6437443号、米国特許第6441491号、米国特許第6541398号、米国特許第6479110号、および米国特許第6497693号である。
SiO2 またはSiONから成る拡散障壁層58は下部低誘電率(low-k)誘電体層54の表面に既存の堆積プロセス(たとえばCVD(chemical vapor deposition)、PECVD(plasma-enhanced chemical vapor deposition)、化学溶液堆積(chemical solution deposition)、原子層堆積(atomic layer deposition)、などの堆積プロセス)を用いて形成する。あるいは、拡散障壁層58は熱酸化プロセスまたは熱窒化プロセスによって形成する。さらに別の実施形態では、拡散障壁層58は配線領域を形成した後、拡散障壁キャップ誘電体層60を堆積するのに先立って行う下部低誘電率(low-k)誘電体層54の表面を洗浄する工程中に形成する。
次いで、リソグラフィとエッチングによって配線領域56を少なくとも1つ形成する。これにより、下部低誘電率(low-k)誘電体層54の少なくとも上部を貫通する開口(ラインまたはバイア〔ビア〕)を形成する。開口を形成したら、通常、当該開口を拡散ライナ材料(図示せず)(たとえばTiN、Ta、およびTaNなど)でライナ(内張り)を施す。次いで、当該開口を導電材料で充填する。次いで、この導電材料を拡散障壁層58の表面まで、または下部低誘電率(low-k)誘電体層54の表面まで平坦化する。
以前に形成していない場合、本発明のこの時点で拡散障壁層58を形成するが、それは配線領域56を有しない下部低誘電率(low-k)誘電体層54の露出した部分をNH3 から成るプラズマにさらすことにより行う。NH3 プラズマによる処理工程によって、拡散障壁キャップ誘電体層60との界面近傍に位置し窒素含有量の多いSiONから成る上部領域と、酸素含有量の多いSiONから成る中間領域と、炭素が欠乏した下部領域とが形成される。炭素が欠乏した下部領域は下部低誘電率(low-k)誘電体層54の上部表面領域に絶えず伸長している。
次いで、平坦化した構造体の表面に、C、Si、N、およびHから成る元素群を含有する拡散障壁キャップ誘電体層60を当業者にとって周知の手法を用いて形成する。たとえば、拡散障壁キャップ誘電体層60は通常、PECVDによって形成する。その際、上記平坦化した構造体を収容した反応炉中にSiCNHを含有する前駆体を少なくとも1種類導入した後、当該前駆体のガスを、堆積用に使用するプラズマに変換する。SiCNH膜は通常、当該膜を窒素ドーピングするために、アンモニアを添加したトリメチルシラン・ガスとヘリウム・ガスを用いて形成する。
続いて、拡散障壁キャップ誘電体層60上に本発明に係る接着遷移層62を形成する。本発明に係る接着遷移層62を形成する際に使用しうる様々なプロセスについての詳細は以下においてより詳細に説明する。
接着遷移層62を形成したら、Si、C、O、およびHから成る元素群を含有するとともに配線領域56を有する、上述した上部低誘電率(low-k)誘電体層68を形成する。拡散障壁層58は拡散障壁キャップ層60を堆積するための前洗浄プロセスの間において、配線領域を形成する前に、または、配線領域を形成した後に形成する。
上述した工程群を複数回繰り返すと、多層相互接続構造体が得られる。この場合、本発明に係る接着遷移層62は各拡散障壁キャップ誘電体層と、それ対応するとともにその上方に横たわる低誘電率(low-k)誘電体層と間に形成される。
本発明の接着遷移層62は下部SiOx (またはSiON)含有領域64と上部C傾斜領域66とを備えているが、3つの異なる実施形態を用いて形成することができる。本発明の接着遷移層62の合計の厚さは通常、約2〜約70nmであるが、約5〜約30nmの合計の厚さがより典型的である。
本発明に係る接着遷移層62の下部SiOx (またはSiON)含有領域64の厚さは通常、約1〜約20nmであるが、約2〜約10nmの厚さがより典型的である。本発明の接着遷移層62の上部C傾斜領域66の厚さは通常、約1〜約50nmであるが、約5〜約20nmの厚さがより典型的である。用語「C傾斜領域」は領域64のCの含有量が、下部SiOx (またはSiON)含有領域64との界面に近付くにつれて低減する、ということを意味している。本発明の好適な実施形態では、Cは下部SiOx (またはSiON)含有領域64に近接する領域またはその近傍において欠乏しているが、傾斜領域を通じて増加し、SiCOHから成る上部低誘電率(low-k)誘電体層68中のCの含有量に至るまで増加し続ける。
本発明の一実施形態では、接着遷移層62は上に横たわる上部低誘電率(low-k)誘電体層68を始めに堆積する間に、Arプラズマによる前処理プロセスを実行することにより形成する。特に、拡散障壁キャップ誘電体層60を形成した後、上部低誘電率(low-k)誘電体層68を堆積する初期段階の間にArプラズマによる前処理プロセスを実行する。Arによる前処理プロセスにおいては、プラズマを生成しうる反応炉中にArガスを導入し、それをプラズマに変換する。Arガスは単独で使用してもよいし、不活性ガス(たとえばN、He、Xe、Krなど)とともに使用してもよい。表面前処理に使用するArガスの流量は使用する反応炉システムによって変化する。チャンバの圧力は6.67〜2666.4Pa(0.05〜20Torr)の範囲で変動しうるが、133.3〜1333.2Pa(1〜10Torr)の動作圧力の範囲が好適である。Arプラズマによる前処理工程は通常、約5〜約60秒間行う。
表面前処理用ガスのArプラズマを発生させるために通常、RF電源を使用する。このRF電源は高周波の範囲(約100W以上)または低周波の範囲(250W未満)で動作させる。あるいは、それらを組み合わせたものを使用してもよい。高周波の電力密度は0.1〜2.0W/cm2 の範囲のものを使用しうるが、0.2〜1.0W/cm2 が好適な動作範囲である。低周波の電力密度は0.0〜1.0W/cm2 の範囲のものを使用しうるが、0.2〜0.5W/cm2 が好適な動作範囲である。露出した誘電体の表面が著しくスパッタ・エッチングされるのを避ける(除去量を5ナノメートル未満にする)ために、電力レベルは十分に小さく選定する必要がある。
Arプラズマによる前処理工程が完了したら、上部低誘電率(low-k)誘電体層を堆積するための前駆体のガスを反応炉中に導入する。
本発明の別の実施形態では、接着遷移層62の形成は、O2 プラズマ工程を実行して拡散障壁キャップ誘電体層の表面領域をSiOを含有する領域に変換した後、上に横たわる上部低誘電率(low-k)誘電体層68を始めに堆積する間にArプラズマによる前処理プロセスを実行することにより行う。
2 プラズマ工程では、プラズマを生成しうる反応炉中に酸素含有ガス(たとえばO2 )を導入し、それをプラズマに変換する。O2 ガスは単独で使用してもよいし、不活性ガス(たとえばAr、N、He、Xe、Kr)とともに使用してもよい。表面処理に使用するガスの流量は使用する反応炉システムによって変化する。チャンバの圧力は6.67〜2666.4Pa(0.05〜20Torr)の範囲で変動しうるが、133.3〜1333.2Pa(1〜10Torr)の範囲が好適である。O2 による前処理工程は通常、約5〜約60秒間行う。
表面処理ガスのO2 プラズマを発生させるために通常、RF電源を使用する。このRF電源は高周波の範囲(約100W以上)または低周波の範囲(250W未満)で動作させる。あるいは、それらを組み合わせたものを使用してもよい。高周波の電力密度は0.1〜2.0W/cm2 の範囲のものを使用しうるが、0.2〜1.0W/cm2 が好適な動作範囲である。低周波の電力密度は0.0〜1.0W/cm2 の範囲のものを使用しうるが、0.2〜0.5W/cm2 が好適な動作範囲である。露出した誘電体の表面が著しくスパッタ・エッチングされるのを避ける(除去量を5ナノメートル未満にする)ために、電力レベルは十分に小さく選定する必要がある。
2 プラズマによる拡散障壁キャップ誘電体層の処理が完了したら、上述した第1の実施形態(すなわち、上部低誘電率(low-k)誘電体層を堆積する初期段階の間におけるArによる前処理)を採用する。
本発明のさらに別の実施形態では、まず、拡散障壁キャップ誘電体層58の表面に、SiO含有層を既存の堆積プロセスまたは熱成長プロセスによって形成する。次いで、上部低誘電率(low-k)誘電体層68を始めのO2 プラズマ処理プロセスを用いて堆積することにより、堆積済みの上部低誘電率(low-k)誘電体層68の始めの数ナノメートルにおけるC含有量を低減させる。本発明の第2の実施形態において上述したO2 プラズマの条件はこの実施形態でも使用しうる。留意点を挙げると、SiO含有層によって本発明に係る接着遷移層62の下部領域74が形成され、一方、上部低誘電率(low-k)誘電体層を始めに堆積する間に行うO2 プラズマによる前処理プロセスによって本発明に係る接着遷移層62の上部C傾斜領域66が形成される。
上述したように、本発明の接着遷移層62によると、拡散障壁キャップ誘電体層58とその上に横たわる上部低誘電率(low-k)誘電体層68との間の接着力が増大する。本発明から得られる接着力の測定値は約5J/m2 以上である。本発明の試料について測定されたこの接着力は拡散障壁キャップ誘電体層と上部低誘電率(low-k)誘電体層との間に接着層が存在しないものよりも大きい。接着層が存在しない従来技術においては、接着力の測定値は2.0〜3.8J/m2 の範囲である。
次に示す実施例は本発明の接着遷移層の製造方法を説明するため、および、そこから得られる利点を説明するために提示するものである。
Arによるスパッタ洗浄の効果を調べるために、試料を様々なスパッタ条件の下に置いた。特に、ArからSiCOHの前駆体材料へ徐々に切り替わるように制御して、次に示す諸点が得られるようにした。すなわち、CSiNHの表面が清浄であること、堆積の始めにおいてSiCOH中のCが欠乏していること、および、SiCOHの組成がバルクの組成になるまで徐々に変化していること、である。4点曲げ試験を行ったところ、OMCTSから調製したSiCOHの試料は接着強度が明らかに優れていた。
界面の化学的性質を解明するために、得られた試料をオージェ法、TOF−SIMS法、TEM/EELS法によって分析した。接着力が改善した試料はすべて、CSiNH/SiCOH界面においてCが明らかに欠乏していることを示すとともに、SiCOH中のCの含有量が基本組成に至るまでの約7〜12nmにわたって徐々に変化していることを示していた。また、この分析によって、Cが最も顕著に欠乏している領域においてOの含有量が増大していることも分かった。
接着強度が最も大きい試料の場合、当該界面に、実質的にCを含有しないSiO2 から成る界面層が形成されていることが分かった。これらの結果を次に示す3つの試料において説明する。これら3つの試料はSiCOHの堆積に先立つArプラズマによる処理だけを異ならせて同時に調製したものである。
第1の試料はArを変化させずに標準のSiCOHの堆積を行ったものである。接着力の測定値は3.8J/m2 であった。EELS分析によって、CはCSiNH中のレベルからSiCOH中のレベルへ直接に遷移していることが分かった。第2の試料はArプラズマによるある種の洗浄を行ったものであり、接着力は4.3J/m2 であった。この構造体の分析によって、Cは界面において急激に低減した後、SiCOH中の予期されるCのレベルに至るまで徐々に増大していることが分かった。この種のプロファイルはArプラズマによる処理を行った試料の大多数にとって典型的であった(すなわち、Cは界面において急激に低減した後、標準のCのレベルに至るまで徐々に増大している)。Arによる異なる前処理を行った第3の試料によって、最も大きな接着力の測定値(6.0J/m2 )が得られた。この試料の分析によって、Cは界面において検出限界(すなわち<1%)まで低減しており、代わりにSiO2 から成る約5nm厚の界面層が形成されていることが分かった。この層の上部では、Cは傾斜領域中の約10nmにわたり典型的な含有量に至るまで増大していた。
これらの結果から本出願人は次に示す事項を提示する。すなわち、SiCOHとCSiNHとの接着性を改善する最も良い方法には、界面に酸化層を存在させることと、その上部に約5〜20nmにわたってCの組成を徐々に変化させたSiCOHから成る領域を設けることとが含まれる。この酸化層はこれらの実験において行ったように、プロセス中にその場で(in-situ)形成してもよいし、あるいは、CSiNHを熱酸化する、または薄いTEOSもしくは類似の酸化物を堆積することにより事前に形成しておいてもよい。Arを徐々に変化させることは、表面に吸着される雰囲気中の炭化水素を除去すること、および、始めにSiCOHを堆積する間にCの含有量を変化させることの双方に役立つ。
以上、本発明のいくつかの実施形態をその変形例とともに詳細に説明するとともに図面に示したが、本発明の範囲の内でさらに様々な変形をなしうることは明らかである。上述した説明中の事項は本発明を特許請求の範囲よりも狭く限定することを意図していない。提示した実施例は限定することではなく、説明することだけを意図している。
上部誘電体層と下に存在する拡散障壁キャップ層との間の接着力が劣る従来技術に係る相互接続構造体を(断面によって)示す模式図である。 本発明の相互接続構造体を(断面によって)示す模式図である。
符号の説明
10 相互接続構造体
12 上部CVD低誘電率(low-k)SiCOH誘電体層
14 金属配線領域
16 SiON薄層
18 拡散障壁キャップ誘電体層
20 下部CVD低誘電率(low-k)SiCOH誘電体層
50 相互接続構造体
52 基板
54 下部低誘電率(low-k)誘電体層
56 配線領域
58 拡散障壁層
60 拡散障壁キャップ誘電体層
62 接着遷移層
64 下部SiOx (またはSiON)含有領域
66 上部C傾斜領域
68 上部低誘電率(low-k)誘電体層

Claims (32)

  1. 少なくとも、
    誘電率が4.0未満である上部低誘電率(low-k)誘電体層と、
    下に存在るす拡散障壁キャップ誘電体層と
    を備えた相互接続構造体であって、
    前記上部低誘電率(low-k)誘電体層と前記下に存在るす拡散障壁キャップ誘電体層との間に、下部SiOx (またはSiON)含有領域と上部C傾斜領域とを備えた接着遷移層が設けられている、
    相互接続構造体。
  2. 前記接着遷移層の前記上部C傾斜領域は前記下部SiOx (またはSiON)含有領域の近傍においてCが欠乏している、
    請求項1に記載の相互接続構造体。
  3. 前記拡散障壁キャップ誘電体層は下部低誘電率(low-k)誘電体層の表面に設けられている、
    請求項1に記載の相互接続構造体。
  4. 前記下部低誘電率(low-k)誘電体層は金属配線領域を備えている、
    請求項3に記載の相互接続構造体。
  5. 前記金属配線領域は導電性金属から成る、
    請求項4に記載の相互接続構造体。
  6. 前記導電性金属はAl、Cu、W、または、これらの合金である、
    請求項5に記載の相互接続構造体。
  7. 前記上部低誘電率(low-k)誘電体層は金属配線領域を備えている、
    請求項1に記載の相互接続構造体。
  8. 前記金属配線領域は導電性金属から成る、
    請求項7に記載の相互接続構造体。
  9. 前記導電性金属はAl、Cu、W、または、これらの合金である、
    請求項8に記載の相互接続構造体。
  10. 前記下部SiOx (またはSiON)含有領域の厚さが約1〜約20nmである、
    請求項1に記載の相互接続構造体。
  11. 前記上部C傾斜領域の厚さが約1〜約50nmである、
    請求項1に記載の相互接続構造体。
  12. 前記上部低誘電率(low-k)誘電体層はSi、C、O、およびHから成る元素群を含んでおり、
    前記下に存在るす拡散障壁キャップ誘電体層はC、Si、Hから成る元素群を含んでおり、任意事項としてNを含んでいる、
    請求項1に記載の相互接続構造体。
  13. 少なくとも、
    Si、C、O、およびHから成る元素群を含む上部低誘電率(low-k)誘電体層と、
    C、Si、N、およびHから成る元素群を含む下に存在るす拡散障壁キャップ誘電体層と
    を備えた相互接続構造体であって、
    前記上部低誘電率(low-k)誘電体層と前記下に存在るす拡散障壁キャップ誘電体層との間に、下部SiOx (またはSiON)含有領域と上部C傾斜領域とを備えた接着遷移層が設けられている、
    相互接続構造体。
  14. 相互接続構造体を形成する方法であって、
    拡散障壁キャップ誘電体層の表面に接着遷移層を形成するステップであって、前記接着遷移層は下部SiOx (またはSiON)含有領域と上部C傾斜領域とを備えている、ステップと、
    前記接着遷移層の表面に誘電率が4.0未満の低誘電率(low-k)誘電体層を形成するステップであって、前記低誘電率(low-k)誘電体層が前記接着遷移層の前記上部C傾斜領域と接触して界面を形成している、ステップと
    を備えた
    方法。
  15. 接着遷移層を形成する前記ステップが、
    前記低誘電率(low-k)誘電体層を形成する始めの段階の間に、前記拡散障壁キャップ誘電体層をアルゴン・プラズマによる前処理工程に置くステップ
    を備えている、
    請求項14に記載の方法。
  16. 前記アルゴン・プラズマを、任意にN、He、Xe、またはKrとともに使用してよい、Arガスから生成する、
    請求項15に記載の方法。
  17. 前記アルゴン・プラズマによる前処理工程を、6.67〜2666.4Pa(0.05〜20Torr)の動作圧力で、約5〜約60秒間行う、
    請求項15に記載の方法。
  18. 前記アルゴン・プラズマをRF電源を用いて生成する、
    請求項15に記載の方法。
  19. 接着遷移層を形成する前記ステップが、
    前記拡散障壁キャップ誘電体層を、当該拡散障壁キャップ誘電体層の上表面領域をSiO含有層に変換する、酸素プラズマによる処理にさらすステップと、
    前記低誘電率(low-k)誘電体層を形成する始めの段階の間に、アルゴン・プラズマによる前処理工程を行うステップと
    を備えている、
    請求項14に記載の方法。
  20. 前記酸素プラズマを、任意事項として不活性ガスと混合する、酸素ガスから生成する、
    請求項19に記載の方法。
  21. 前記酸素プラズマによる処理工程を、6.67〜2666.4Pa(0.05〜20Torr)の動作圧力で、約5〜約60秒間行う、
    請求項19に記載の方法。
  22. 前記酸素プラズマをRF電源を用いて生成する、
    請求項19に記載の方法。
  23. 前記アルゴン・プラズマを、任意事項としてN、He、Xe、またはKrとともに使用する、Arガスから生成する、
    請求項19に記載の方法。
  24. 前記アルゴン・プラズマによる前処理工程を、6.67〜2666.4Pa(0.05〜20Torr)の動作圧力で、約5〜約60秒間行う、
    請求項19に記載の方法。
  25. 前記アルゴン・プラズマをRF電源を用いて生成する、
    請求項19に記載の方法。
  26. 接着遷移層を形成する前記ステップが、
    前記拡散障壁キャップ誘電体層の上にSiO含有層を形成するステップと、
    酸素プラズマによる前処理プロセスを実行して前記接着遷移層の前記C傾斜領域を形成するステップと
    を備えている、
    請求項14に記載の方法。
  27. 前記SiO含有層を熱成長プロセスまたは堆積によって形成する、
    請求項26に記載の方法。
  28. 前記酸素プラズマを、任意事項として不活性ガスと混合する、酸素ガスから生成する、
    請求項26に記載の方法。
  29. 前記酸素プラズマによる前処理工程を、6.67〜2666.4Pa(0.05〜20Torr)の動作圧力で、約5〜約60秒間行う、
    請求項26に記載の方法。
  30. 前記酸素プラズマをRF電源を用いて生成する、
    請求項26に記載の方法。
  31. 前記上部低誘電率(low-k)誘電体層はSi、C、O、およびHから成る元素群を含んでおり、
    前記拡散障壁キャップ誘電体層はC、Si、およびHから成り、任意事項としてNを含む元素群を含んでいる、
    請求項14に記載の方法。
  32. 相互接続構造体を形成する方法であって、
    C、Si、N、およびHから成る元素群を含む拡散障壁キャップ誘電体層の表面に接着遷移層を形成するステップであって、前記接着遷移層は下部SiOx (またはSiON)含有領域と上部C傾斜領域とを備えている、ステップと、
    前記接着遷移層の表面に、Si、C、O、およびHから成る元素群を含む低誘電率(low-k)誘電体層を形成するステップであって、前記低誘電率(low-k)誘電体層が前記接着遷移層の前記上部C傾斜領域と接触して界面を形成している、ステップと
    を備えた
    方法。
JP2005119003A 2004-04-19 2005-04-15 半導体相互接続構造体を形成する方法 Active JP4288251B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/827,693 US7102232B2 (en) 2004-04-19 2004-04-19 Structure to improve adhesion between top CVD low-k dielectric and dielectric capping layer

Publications (2)

Publication Number Publication Date
JP2005311366A true JP2005311366A (ja) 2005-11-04
JP4288251B2 JP4288251B2 (ja) 2009-07-01

Family

ID=35095453

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005119003A Active JP4288251B2 (ja) 2004-04-19 2005-04-15 半導体相互接続構造体を形成する方法

Country Status (4)

Country Link
US (3) US7102232B2 (ja)
JP (1) JP4288251B2 (ja)
CN (1) CN100420012C (ja)
TW (1) TWI334641B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010522433A (ja) * 2007-03-23 2010-07-01 インターナショナル・ビジネス・マシーンズ・コーポレーション 多孔SiCOH膜を含む半導体デバイス構造およびその製造方法

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002001627A1 (fr) * 2000-06-26 2002-01-03 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication associe
JP4296051B2 (ja) * 2003-07-23 2009-07-15 株式会社リコー 半導体集積回路装置
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US7102232B2 (en) * 2004-04-19 2006-09-05 International Business Machines Corporation Structure to improve adhesion between top CVD low-k dielectric and dielectric capping layer
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7727880B1 (en) 2004-11-03 2010-06-01 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
US7727881B1 (en) 2004-11-03 2010-06-01 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
KR100606905B1 (ko) * 2004-12-29 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US7846832B2 (en) * 2005-07-07 2010-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
US7563704B2 (en) * 2005-09-19 2009-07-21 International Business Machines Corporation Method of forming an interconnect including a dielectric cap having a tensile stress
US7691736B2 (en) * 2006-02-10 2010-04-06 Infineon Technologies Ag Minimizing low-k dielectric damage during plasma processing
US20070238309A1 (en) * 2006-03-31 2007-10-11 Jun He Method of reducing interconnect line to line capacitance by using a low k spacer
EP1858071A1 (en) * 2006-05-18 2007-11-21 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method for fabricating a semiconductor on insulator type wafer and semiconductor on insulator wafer
US7910420B1 (en) * 2006-07-13 2011-03-22 National Semiconductor Corporation System and method for improving CMOS compatible non volatile memory retention reliability
US7459388B2 (en) * 2006-09-06 2008-12-02 Samsung Electronics Co., Ltd. Methods of forming dual-damascene interconnect structures using adhesion layers having high internal compressive stresses
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US10037905B2 (en) * 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US7897505B2 (en) * 2007-03-23 2011-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for enhancing adhesion between layers in BEOL fabrication
KR100881396B1 (ko) * 2007-06-20 2009-02-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
US7830010B2 (en) * 2008-04-03 2010-11-09 International Business Machines Corporation Surface treatment for selective metal cap applications
US20100015816A1 (en) * 2008-07-15 2010-01-21 Kelvin Chan Methods to promote adhesion between barrier layer and porous low-k film deposited from multiple liquid precursors
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
US8268722B2 (en) * 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
JP5773306B2 (ja) * 2010-01-15 2015-09-02 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated 半導体素子構造を形成する方法および装置
US8435901B2 (en) 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
CN102487001B (zh) * 2010-12-01 2013-08-14 中芯国际集成电路制造(上海)有限公司 提高介质层的均匀性方法
CN102487057B (zh) * 2010-12-03 2014-03-12 中芯国际集成电路制造(北京)有限公司 金属前介质层及其制造方法
US8753978B2 (en) 2011-06-03 2014-06-17 Novellus Systems, Inc. Metal and silicon containing capping layers for interconnects
KR101690392B1 (ko) 2011-12-20 2016-12-27 인텔 코포레이션 등각 저온 밀봉 유전체 확산 장벽들
US10832904B2 (en) 2012-06-12 2020-11-10 Lam Research Corporation Remote plasma based deposition of oxygen doped silicon carbide films
US10325773B2 (en) 2012-06-12 2019-06-18 Novellus Systems, Inc. Conformal deposition of silicon carbide films
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
US20140117511A1 (en) 2012-10-30 2014-05-01 Infineon Technologies Ag Passivation Layer and Method of Making a Passivation Layer
CN103021935A (zh) * 2012-12-24 2013-04-03 上海集成电路研发中心有限公司 局部空气隙的形成方法
CN103928391A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10297442B2 (en) * 2013-05-31 2019-05-21 Lam Research Corporation Remote plasma based deposition of graded or multi-layered silicon carbide film
CN105336673A (zh) * 2014-07-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN105336674B (zh) * 2014-07-28 2018-03-30 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN105336675B (zh) * 2014-07-29 2019-03-12 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN105826237A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN105990217B (zh) * 2015-01-29 2019-03-12 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN106158729B (zh) * 2015-04-08 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
US9633896B1 (en) 2015-10-09 2017-04-25 Lam Research Corporation Methods for formation of low-k aluminum-containing etch stop films
US10326019B2 (en) 2016-09-26 2019-06-18 International Business Machines Corporation Fully-depleted CMOS transistors with U-shaped channel
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
US10002787B2 (en) 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
US20190157213A1 (en) 2017-11-20 2019-05-23 Globalfoundries Inc. Semiconductor structure with substantially straight contact profile
US10840087B2 (en) 2018-07-20 2020-11-17 Lam Research Corporation Remote plasma based deposition of boron nitride, boron carbide, and boron carbonitride films
KR102668080B1 (ko) 2018-07-24 2024-05-22 삼성전자주식회사 반도체 소자
CN109585264B (zh) * 2018-08-26 2020-12-22 合肥安德科铭半导体科技有限公司 一种氮化硅薄膜的可流动化学气相沉积方法
KR20230085954A (ko) 2018-10-19 2023-06-14 램 리써치 코포레이션 갭 충진 (gapfill) 을 위한 도핑되거나 도핑되지 않은 실리콘 카바이드 증착 및 원격 수소 플라즈마 노출
CN111044183B (zh) * 2019-12-24 2022-03-18 浙江清华柔性电子技术研究院 柔性压力传感及其制备方法
US11791155B2 (en) * 2020-08-27 2023-10-17 Applied Materials, Inc. Diffusion barriers for germanium
US20240071817A1 (en) * 2022-08-26 2024-02-29 Applied Materials, Inc. Adhesion improvement between low-k materials and cap layers

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1041119C (zh) * 1994-04-01 1998-12-09 吉林大学 含金刚石膜的soi集成电路芯片材料及其制作工艺
US6147009A (en) * 1998-06-29 2000-11-14 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
US6303192B1 (en) * 1998-07-22 2001-10-16 Philips Semiconductor Inc. Process to improve adhesion of PECVD cap layers in integrated circuits
US6251770B1 (en) * 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
US6593653B2 (en) * 1999-09-30 2003-07-15 Novellus Systems, Inc. Low leakage current silicon carbonitride prepared using methane, ammonia and silane for copper diffusion barrier, etchstop and passivation applications
US6465365B1 (en) * 2000-04-07 2002-10-15 Koninklijke Philips Electronics N.V. Method of improving adhesion of cap oxide to nanoporous silica for integrated circuit fabrication
US20030008493A1 (en) * 2001-07-03 2003-01-09 Shyh-Dar Lee Interconnect structure manufacturing
US6570256B2 (en) * 2001-07-20 2003-05-27 International Business Machines Corporation Carbon-graded layer for improved adhesion of low-k dielectrics to silicon substrates
US6737747B2 (en) 2002-01-15 2004-05-18 International Business Machines Corporation Advanced BEOL interconnect structures with low-k PE CVD cap layer and method thereof
US6649512B1 (en) * 2002-06-07 2003-11-18 Silicon Integrated Systems Corp. Method for improving adhesion of a low k dielectric to a barrier layer
US6525428B1 (en) * 2002-06-28 2003-02-25 Advance Micro Devices, Inc. Graded low-k middle-etch stop layer for dual-inlaid patterning
US20040018697A1 (en) * 2002-07-26 2004-01-29 Chung Henry Wei-Ming Method and structure of interconnection with anti-reflection coating
US6974762B2 (en) * 2002-08-01 2005-12-13 Intel Corporation Adhesion of carbon doped oxides by silanization
US6756321B2 (en) 2002-10-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant
US6974768B1 (en) * 2003-01-15 2005-12-13 Novellus Systems, Inc. Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
US7067437B2 (en) 2003-09-12 2006-06-27 International Business Machines Corporation Structures with improved interfacial strength of SiCOH dielectrics and method for preparing the same
US7144828B2 (en) * 2004-01-30 2006-12-05 Chartered Semiconductor Manufacturing Ltd. He treatment to improve low-k adhesion property
US7102232B2 (en) * 2004-04-19 2006-09-05 International Business Machines Corporation Structure to improve adhesion between top CVD low-k dielectric and dielectric capping layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010522433A (ja) * 2007-03-23 2010-07-01 インターナショナル・ビジネス・マシーンズ・コーポレーション 多孔SiCOH膜を含む半導体デバイス構造およびその製造方法

Also Published As

Publication number Publication date
US7820559B2 (en) 2010-10-26
CN100420012C (zh) 2008-09-17
US7402532B2 (en) 2008-07-22
TW200605300A (en) 2006-02-01
US20070148958A1 (en) 2007-06-28
JP4288251B2 (ja) 2009-07-01
TWI334641B (en) 2010-12-11
US20080254643A1 (en) 2008-10-16
US7102232B2 (en) 2006-09-05
CN1691323A (zh) 2005-11-02
US20050230831A1 (en) 2005-10-20

Similar Documents

Publication Publication Date Title
JP4288251B2 (ja) 半導体相互接続構造体を形成する方法
US7888741B2 (en) Structures with improved interfacial strength of SiCOH dielectrics and method for preparing the same
US8445377B2 (en) Mechanically robust metal/low-k interconnects
JP5016067B2 (ja) 多孔SiCOH膜を含む半導体デバイス構造およびその製造方法
US7948083B2 (en) Reliable BEOL integration process with direct CMP of porous SiCOH dielectric
US7749892B2 (en) Embedded nano UV blocking and diffusion barrier for improved reliability of copper/ultra low K interlevel dielectric electronic devices
US7833901B2 (en) Method for manufacturing a semiconductor device having a multi-layered insulating structure of SiOCH layers and an SiO2 layer
US8173537B1 (en) Methods for reducing UV and dielectric diffusion barrier interaction
US7968451B2 (en) Method for forming self-assembled mono-layer liner for Cu/porous low-k interconnections
JP2008117903A (ja) 半導体装置の製造方法
JP4578332B2 (ja) 半導体装置およびその製造方法
JP2004253791A (ja) 絶縁膜およびそれを用いた半導体装置
TWI229918B (en) Method of forming an inter-metal dielectric layer in an interconnect structure
US20050242430A1 (en) Multi-level semiconductor device with capping layer with improved adhesion
US20070155186A1 (en) OPTIMIZED SiCN CAPPING LAYER
WO2010113375A1 (ja) 半導体装置及びその製造方法
JPH11354464A (ja) 電子装置およびその製造方法
Ohto et al. Method for manufacturing a semiconductor device having a multi-layered insulating structure of SiOCH layers and an SiO 2 layer

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080918

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081021

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090119

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090317

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090330

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120403

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4288251

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120403

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130403

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130403

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140403

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250