KR20050059942A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR20050059942A
KR20050059942A KR1020030091667A KR20030091667A KR20050059942A KR 20050059942 A KR20050059942 A KR 20050059942A KR 1020030091667 A KR1020030091667 A KR 1020030091667A KR 20030091667 A KR20030091667 A KR 20030091667A KR 20050059942 A KR20050059942 A KR 20050059942A
Authority
KR
South Korea
Prior art keywords
layer
copper
metal wiring
deposition
mgal
Prior art date
Application number
KR1020030091667A
Other languages
English (en)
Other versions
KR100567539B1 (ko
Inventor
최경근
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030091667A priority Critical patent/KR100567539B1/ko
Publication of KR20050059942A publication Critical patent/KR20050059942A/ko
Application granted granted Critical
Publication of KR100567539B1 publication Critical patent/KR100567539B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 다마신 패턴 내에 구리이온 확산방지 도전층, 구리 시드층 및 구리층이 적층된 금속배선을 형성하고, 구리와 접합력이 우수하고 산화력이 우수하며 유전율이 낮은 MgAl2O3를 400 ℃ 이하의 온도에서 단원자 증착법이나 화학기상증착법으로 금속배선 상에 증착하여 구리이온 확산방지 절연층을 형성하므로, 구리이온의 외부 확산을 최대한 억제할 수 있어 금속배선의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 금속배선 형성방법{Method of forming metal wiring in semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 금속배선으로부터의 금속이온이 외부로 확산되는 것을 방지하여 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리는 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.
기존의 구리배선 형성방법으로 다마신 방식에 의해 절연층을 식각하여 구리배선이 형성될 다마신 패턴을 형성하고, 구리배선으로부터 구리 이온이 외부로 확산되는 것을 방지하기 위하여, 다마신 패턴 내에 구리배선을 형성하기 전에 다마신 패턴 측벽을 따라 구리이온 확산방지 도전층을 형성하고, 다마신 패턴 내에 구리배선을 형성한 후에 구리배선 표면을 덮는 구리이온 확산방지 절연층을 형성한다.
구리이온 확산방지 도전층으로는 Ta 또는 TaN등과 같이 구리확산 방지 능력이 우수하면서 도전성도 우수한 물질로 형성한다. 그리고 구리이온 확산방지 절연층으로는 배선간 캐패시턴스의 증가를 방지하기 위해 저유전율 값을 갖고 구리확산 방지 능력이 우수한 절연물질을 선택하여 형성하고 있는데, 일반적으로 CVD SiN을 사용하여 형성하고 있다.
CVD SiN층은 SiH4 기체와 NH3 기체를 이용하여 약 400 ℃에서 증착하여 형성한다. 그런데, 구리층은 열적 안정성이 낮아 SiN층 증착온도에서 열적 스트레스를 받아 힐록(hillock)이 발생되고, SiN 증착시에 사용되는 원료 기체인 SiH4 기체와 구리층의 Cu가 반응하여 SiN 구리이온 확산방지 절연층과 구리배선과의 계면에 구리-실리사이드 결함(Cu-silicide defect)이 형성된다. 구리-실리사이드는 순수 구리보다 저항이 높기 때문에 구리배선의 면저항이 증가되는 문제를 발생시킨다. 또한, 이러한 구리-실리사이드 결함은 후속 노광 및 식각 공정에 영향을 끼쳐 일부 비아홀은 홀의 크기가 작아졌고, 일부 비아홀은 크기가 커짐이 관찰되었다. 이와 같이, 구리-실리사이드 결함은 소자 신뢰성에 악 영향을 미치는 요인으로 작용한다. "K. Takeda, Jpn.Appl. Phys. Vol. 40 (2001) 2658"에는 구리 다마신 구조에서 TDDB(Time-Dependent Dielectric Breakdown)가 SiN층과 구리배선과의 계면에서 주로 발생된다고 보고하였다. 이 결과는 구리배선과 SiN층과의 계면에 잔존하는 결함을 줄이고 접합력을 증진시켜야 함을 암시한다. 또한, 종래의 SiN층은 막내에 핀홀(pinhole)이 다량 존재하고 플라즈마 증가형 화학기상증착(PECVD) 법으로 증착되어 막의 표면이 거칠다. 이에 따라 후속 공정에서 구리배선의 확산 방지 역할이 충분하지 못하여 배선과 배선 사이의 누설전류를 증착시켜 소자의 신뢰성을 열화시킨다.
따라서, 본 발명은 금속배선으로부터의 금속이온이 외부로 확산되는 것을 방지하여 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 금속배선 형성방법은 다마신 패턴을 포함한 층간 절연층 표면을 따라 구리이온 확산방지 도전층 및 구리 시드층을 형성하는 단계; 다마신 패턴이 매립되도록 구리 시드층 상에 구리층을 형성하고, 퍼니스 어닐 공정을 실시하는 단계; 화학적 기계적 연마 공정으로 다마신 패턴 내에 금속배선을 형성하는 단계; 및 금속배선을 포함한 층간 절연층 상에 CuMg 합금층 및 MgAl2O3 층이 적층된 구리이온 확산방지 절연층을 형성하는 단계를 포함한다.
상기에서, 퍼니스 어닐 공정은 10 L의 N2 및 1 L의 H2 분위기와 약 150 ℃온도에서 10 내지 120분 정도 실시한다.
구리이온 확산방지 절연층은, 반응기에 금속배선이 형성된 웨이퍼를 로딩하는 단계; 200 내지 400 ℃의 증착 온도와 200 내지 5000 W의 전력 하에서, Mg 전구체와 Al 전구체를 캐리어 기체를 이용하여 O2와 함께 반응기에 플로우 시켜 플라즈마 증가형 화학기상증착법이나 단원자 증착법으로 MgAl2O3를 100 내지 1000 Å의 두께로 증착시키는 단계; 및 MgAl2O3 증착막의 결정화와 접합력 강화를 위해 200 내지 500 ℃의 온도에서 어닐링 공정을 실시하고, 이로 인하여 금속배선을 포함한 층간 절연층 전체 표면에는 MgAl2O3 층이 형성되고, MgAl2O3 층과 금속배선 사이에는 CuMg 합금층이 형성되는 단계를 포함한다.
구리이온 확산방지 절연층은, 반응기에 금속배선이 형성된 웨이퍼를 로딩하는 단계; 200 내지 400 ℃의 증착 온도와 200 내지 5000 W의 전력 하에서, Mg 전구체를 캐리어 기체를 이용하여 반응기에 플로우 시켜 플라즈마 증가형 화학기상증착법이나 단원자 증착법으로 Mg를 50 내지 500 Å의 두께 증착시키는 단계; Al 전구체를 캐리어 기체를 이용하여 O2와 함께 반응기에 플로우 시켜 플라즈마 증가형 화학기상증착법이나 단원자 증착법으로 Al2O3를 50 내지 500 Å의 두께로 증착시키는 단계; 및 적층된 Mg 증착막 및 Al2O3 증착막을 200 내지 500 ℃의 온도에서 어닐링 공정을 실시하고, 이로 인하여 금속배선을 포함한 층간 절연층 전체 표면에는 Mg 증착막 및 Al2O3 증착막이 상호 반응하여 결정화와 접합력 강화된 MgAl2O 3 층이 형성되고, 금속배선 부분에서는 CuMg 합금층이 형성되는 단계를 포함한다.
Mg 전구체로는 Mg(acac, acetylacetonato)2나 Mg(tmhd, 2,2,6,6-tetramethyl-3,5-heptanedionato)2를 이용하고, Al 전구체로는 Al(CH3)3나 Al(OCH(CH3)4)2를 이용한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 1a 내지 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 웰, 소자 분리막, 트랜지스터와 같은 반도체 소자를 구성하기 위한 요소들이 형성된 기판(11) 상에 층간 절연층(12)을 형성한다. 싱글 다마신 기법이나 듀얼 다마신 기법 등 다양한 방법을 통해 층간 절연층(12)에 다마신 패턴(13)을 형성한다. 다마신 패턴(13)을 포함한 층간 절연층(12) 표면을 따라 구리이온 확산방지 도전층(14) 및 구리 시드층(15)을 형성하고, 다마신 패턴(13)이 완전히 매립되도록 구리 시드층(15) 상에 구리층(16)을 형성한다. 이후 퍼니스 어닐(furnace anneal) 공정을 실시한다.
상기에서, 층간 절연층(12)은 하나 또는 그 이상의 절연물질을 사용하여 단층 또는 다층 구조로 형성하며, 사용되는 물질은 배선과 배선 사이의 기생 캐패시터로 인한 문제를 해결하기 위해 저유전율을 갖는 물질로 형성하는 것이 바람직하다. 예를 들어, 유전 상수 값이 1.5 내지 4.5 대역의 SiO2 계열에 H, F, C, CH3 등이 부분적으로 결합되어 있는 물질이나, C-H를 기본 구조로 하는 SiLKTM제품, FlareTM제품 등의 유기 물질(organic material)이나, 이들 물질의 유전 상수 값을 낮추기 위해 이들 물질의 기공도(porosity)를 증가시킨 다공성(porous) 물질로 형성한다. 구리이온 확산방지 도전층(14)은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 하나 또는 이들의 적층시켜 50 내지 400 Å의 두께로 형성한다. 구리 시드층(15)은 500 내지 1500 Å의 두께로 형성한다. 구리층(16)은 전기도금 방법으로 3000 내지 10000 Å의 두께로 형성한다. 퍼니스 어닐 공정은 10 L의 N2 및 1 L의 H2 분위기와 약 150 ℃온도에서 10 내지 120분 정도 실시한다.
도 1b를 참조하면, 화학적 기계적 연마(CMP) 공정을 층간 절연층(12)의 상단 표면이 노출될 때까지 실시하여 다마신 패턴(13) 내에 구리이온 확산방지 도전층(14), 구리 시드층(15) 및 구리층(16)이 적층된 금속배선(456)을 형성한다.
도 1c를 참조하면, 금속배선(456)을 포함한 층간 절연층(12) 상에 CuMg 합금층(17) 및 MgAl2O3 층(18)이 적층된 구리이온 확산방지 절연층(780)이 형성된다. CuMg 합금층(17)은 층간 절연층(12)의 표면에는 형성되지 않고 금속배선(456) 표면에 형성된다.
상기에서, CuMg 합금층(17) 및 MgAl2O3 층(18)이 적층된 구리이온 확산방지 절연층(780)은 여러 가지 방법에 의해 형성된다.
첫번째, 반응기에 금속배선(456)이 형성된 웨이퍼를 로딩(loading)하고, 200 내지 400 ℃의 증착 온도와 200 내지 5000 W의 전력 하에서, 30 내지 1000 sccm 유량의 Mg 전구체와 30 내지 1000 sccm 유량의 Al 전구체를 Ar 또는 He 캐리어 기체를 이용하여 100 내지 3000 sccm 유량의 O2와 함께 반응기에 플로우(flow) 시켜 플라즈마 증가형 화학기상증착법(PECVD)이나 단원자 증착법(ALD)으로 MgAl2O3를 100 내지 1000 Å의 두께로 증착시키고, MgAl2O3 증착막의 결정화와 접합력 강화를 위해 200 내지 500 ℃의 온도에서 어닐링 공정을 실시하고, 이로 인하여 금속배선(456)을 포함한 층간 절연층(12) 전체 표면에는 MgAl2O3 층(18)이 형성되고, MgAl2 O3 층(18)과 금속배선(456) 사이에는 MgAl2O3 층(18)의 Mg와 구리층(16)의 Cu가 반응하여 CuMg 합금층(17)이 형성된다. 이때, 어닐링 공정은 추가로 어닐 반응기에서 어닐링 공정을 통해 수행하거나, 증착 반응기에서 반응 기체 도입을 막고 약 1 내지 10분간 비활성(inert) 기체만 플로우시켜 수행할 수 있다. Mg 전구체로는 Mg(acac, acetylacetonato)2나 Mg(tmhd, 2,2,6,6-tetramethyl-3,5-heptanedionato)2를 이용하고, Al 전구체로는 Al(CH3)3나 Al(OCH(CH3)4)2를 이용한다.
두번째, 반응기에 금속배선(456)이 형성된 웨이퍼를 로딩(loading)하고, 200 내지 400 ℃의 증착 온도와 200 내지 5000 W의 전력 하에서, 먼저 30 내지 1000 sccm 유량의 Mg 전구체를 Ar 또는 He 캐리어 기체를 이용하여 반응기에 플로우(flow) 시켜 플라즈마 증가형 화학기상증착법(PECVD)이나 단원자 증착법(ALD)으로 Mg를 50 내지 500 Å의 두께 증착하고, 이어서 30 내지 1000 sccm 유량의 Al 전구체를 Ar 또는 He 캐리어 기체를 이용하여 100 내지 3000 sccm 유량의 O2와 함께 반응기에 플로우(flow) 시켜 플라즈마 증가형 화학기상증착법(PECVD)이나 단원자 증착법(ALD)으로 Al2O3를 50 내지 500 Å의 두께로 증착시키고, 적층된 Mg 증착막 및 Al2O3 증착막을 200 내지 500 ℃의 온도에서 어닐링 공정을 실시하고, 이로 인하여 금속배선(456)을 포함한 층간 절연층(12) 전체 표면에는 Mg 증착막 및 Al2O3 증착막이 상호 반응하여 결정화 및 접합력이 강화된 MgAl2O3 층(18)이 형성되고, 금속배선(456) 부분에서는 Mg 증착막의 Mg와 구리층(16)의 Cu가 반응하여 CuMg 합금층(17)이 형성된다. 이때, 어닐링 공정은 추가로 어닐 반응기에서 어닐링 공정을 통해 수행하거나, 증착 반응기에서 반응 기체 도입을 막고 약 1 내지 10분간 비활성(inert) 기체만 플로우시켜 수행할 수 있다. Mg 전구체로는 Mg(acac, acetylacetonato)2나 Mg(tmhd, 2,2,6,6-tetramethyl-3,5-heptanedionato)2를 이용하고, Al 전구체로는 Al(CH3)3나 Al(OCH(CH3)4)2를 이용한다.
한편, 상기한 두번째 방법에서 Mg 증착막 형성 공정과 Al2O3 증착막 형성 공정을 1주기(cyclic)로 하여 100 내지 1000 Å의 구리이온 확산방지 절연층(780)을 형성하였으나, 증착 두께를 조절함에 의해 주기를 수 차례 실시하여 100 내지 1000 Å의 두께를 갖는 다층 구조로 형성할 수 있다. 이후의 공정은 상기한 바와 같다.
본 발명의 구리이온 확산방지 절연층(780)으로 적용되는 MgAl2O3은 산화력이 우수하고 유전율이 8.3 내지 9.4로 낮은 편이며, 구리확산 방지 능력이 우수하다. 또한, 기존의 SiH4와 Cu와의 반응으로 형성되는 구리-실리사이드를 제거할 수 있다. 또한, MgAl2O3을 구성하고 있는 Mg는 400 ℃이하의 낮은 온도에서도 산화력이 강해 구리층으로 수분 흡수를 쉽게 방지할 수 있다. 더욱이, MgAl2O3은 단원자 증착법이나 화학기상증착법이 가능하여 기존의 SiN보다 핀홀 등의 결함이 훨씬 적으며, 박막의 스트레스가 낮다. 그리고 MgAl2O3은 구리층과 접합력이 우수할 뿐만 아니라 층간 절연층을 이루는 산화물질과도 접합력이 우수하여 기존에 산화막과 SiN 계면에서 발생되는 구리 확산을 억제하고 구리-실리사이드 형성을 제거할 수 있다.
상술한 바와 같이, 본 발명은 구리이온 확산방지 절연층으로 MgAl2O3을 이용하므로, 구리-실리사이드와 힐록 형성을 최대한 억제하면서 금속배선으로부터의 구리이온이 외부로 확산되는 것을 최대한 방지할 수 있을 뿐만 아니라 금속배선 표면에 CuMg 합금의 형성으로 구리 금속배선의 EM 내성을 향상시킬 수 있어, 금속배선의 신뢰성을 증대시킬 수 있다.
도 1a 내지 1c는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판 12: 층간 절연층
13: 다마신 패턴 14: 구리이온 확산방지 도전층
15: 구리 시드층 16: 구리층
17: CuMg 합금층 18: MgAl2O3 층
456: 금속배선 780: 구리이온 확산방지 절연층

Claims (5)

  1. 다마신 패턴을 포함한 층간 절연층 표면을 따라 구리이온 확산방지 도전층 및 구리 시드층을 형성하는 단계;
    상기 다마신 패턴이 매립되도록 상기 구리 시드층 상에 구리층을 형성하고, 퍼니스 어닐 공정을 실시하는 단계;
    화학적 기계적 연마 공정으로 상기 다마신 패턴 내에 금속배선을 형성하는 단계; 및
    상기 금속배선을 포함한 층간 절연층 상에 CuMg 합금층 및 MgAl2O3 층이 적층된 구리이온 확산방지 절연층을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 퍼니스 어닐 공정은 10 L의 N2 및 1 L의 H2 분위기와 약 150 ℃온도에서 10 내지 120분 정도 실시하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 구리이온 확산방지 절연층은,
    반응기에 상기 금속배선이 형성된 웨이퍼를 로딩하는 단계;
    200 내지 400 ℃의 증착 온도와 200 내지 5000 W의 전력 하에서, Mg 전구체와 Al 전구체를 캐리어 기체를 이용하여 O2와 함께 반응기에 플로우 시켜 플라즈마 증가형 화학기상증착법이나 단원자 증착법으로 MgAl2O3를 100 내지 1000 Å의 두께로 증착시키는 단계; 및
    상기 MgAl2O3 증착막의 결정화와 접합력 강화를 위해 200 내지 500 ℃의 온도에서 어닐링 공정을 실시하고, 이로 인하여 상기 금속배선을 포함한 상기 층간 절연층 전체 표면에는 상기 MgAl2O3 층이 형성되고, 상기 MgAl2O3 층과 상기 금속배선 사이에는 상기 CuMg 합금층이 형성되는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 구리이온 확산방지 절연층은,
    반응기에 상기 금속배선이 형성된 웨이퍼를 로딩하는 단계;
    200 내지 400 ℃의 증착 온도와 200 내지 5000 W의 전력 하에서, Mg 전구체를 캐리어 기체를 이용하여 반응기에 플로우 시켜 플라즈마 증가형 화학기상증착법이나 단원자 증착법으로 Mg를 50 내지 500 Å의 두께 증착시키는 단계;
    Al 전구체를 캐리어 기체를 이용하여 O2와 함께 반응기에 플로우 시켜 플라즈마 증가형 화학기상증착법이나 단원자 증착법으로 Al2O3를 50 내지 500 Å의 두께로 증착시키는 단계; 및
    상기 적층된 Mg 증착막 및 Al2O3 증착막을 200 내지 500 ℃의 온도에서 어닐링 공정을 실시하고, 이로 인하여 상기 금속배선을 포함한 상기 층간 절연층 전체 표면에는 상기 Mg 증착막 및 상기 Al2O3 증착막이 상호 반응하여 결정화와 접합력 강화된 상기 MgAl2O3 층이 형성되고, 상기 금속배선 부분에서는 상기 CuMg 합금층이 형성되는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 Mg 전구체로는 Mg(acac, acetylacetonato)2나 Mg(tmhd, 2,2,6,6-tetramethyl-3,5-heptanedionato)2를 이용하고, 상기 Al 전구체로는 Al(CH3)3 나 Al(OCH(CH3)4)2를 이용하는 반도체 소자의 금속배선 형성방법.
KR1020030091667A 2003-12-15 2003-12-15 반도체 소자의 금속배선 형성방법 KR100567539B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030091667A KR100567539B1 (ko) 2003-12-15 2003-12-15 반도체 소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030091667A KR100567539B1 (ko) 2003-12-15 2003-12-15 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR20050059942A true KR20050059942A (ko) 2005-06-21
KR100567539B1 KR100567539B1 (ko) 2006-04-05

Family

ID=37252797

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030091667A KR100567539B1 (ko) 2003-12-15 2003-12-15 반도체 소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR100567539B1 (ko)

Also Published As

Publication number Publication date
KR100567539B1 (ko) 2006-04-05

Similar Documents

Publication Publication Date Title
TWI402887B (zh) 用以整合具有改良可靠度之超低ｋ介電質之結構與方法
US7524755B2 (en) Entire encapsulation of Cu interconnects using self-aligned CuSiN film
KR20080016463A (ko) 반도체 장치의 제조 방법
KR100790452B1 (ko) 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
KR100546209B1 (ko) 반도체 소자의 구리 배선 형성 방법
US7199043B2 (en) Method of forming copper wiring in semiconductor device
US8278218B2 (en) Electrical conductor line having a multilayer diffusion barrier for use in a semiconductor device and method for forming the same
JP2007220744A (ja) 半導体装置およびその製造方法
JP2006324584A (ja) 半導体装置およびその製造方法
US8008774B2 (en) Multi-layer metal wiring of semiconductor device preventing mutual metal diffusion between metal wirings and method for forming the same
KR100914982B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
JP2009164471A (ja) 高信頼性銅配線及びその製造方法
US20080157368A1 (en) Multi-layered metal line of semiconductor device having excellent diffusion barrier and method for forming the same
KR100924556B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100973277B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR20070005870A (ko) 반도체 소자의 구리 금속배선 형성방법
KR100567539B1 (ko) 반도체 소자의 금속배선 형성방법
KR20100011799A (ko) 반도체 소자의 제조방법
JP2010129693A (ja) 半導体装置及びその製造方法
KR100960934B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100935193B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR20090075501A (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100622637B1 (ko) 반도체 소자의 금속배선 구조 및 그 형성방법
KR101029105B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR20050006468A (ko) 반도체 소자의 구리 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140218

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee